JP2663732B2 - 論理判定回路 - Google Patents
論理判定回路Info
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- JP2663732B2 JP2663732B2 JP3039702A JP3970291A JP2663732B2 JP 2663732 B2 JP2663732 B2 JP 2663732B2 JP 3039702 A JP3039702 A JP 3039702A JP 3970291 A JP3970291 A JP 3970291A JP 2663732 B2 JP2663732 B2 JP 2663732B2
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- Japan
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- power supply
- transistor
- terminal
- input
- control signal
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Description
【０００１】
【産業上の利用分野】本発明は論理判定回路に関する。
【０００２】
【従来の技術】従来の制御信号端子を有する論理判定回
路の例としては、図３に示されるような回路がある。図
３において、この論理判定回路は、電源端子６６および
６９と、バイアス電源端子６７と、出力端子６８と、制
御信号入力端子７０と、信号入力端子７１とに対応し
て、ＮＭＯＳトランジスタ２２と、トランジスタ２３お
よび２４と、定電流源２５と、抵抗２６および２７とを
備えて構成されている。
路の例としては、図３に示されるような回路がある。図
３において、この論理判定回路は、電源端子６６および
６９と、バイアス電源端子６７と、出力端子６８と、制
御信号入力端子７０と、信号入力端子７１とに対応し
て、ＮＭＯＳトランジスタ２２と、トランジスタ２３お
よび２４と、定電流源２５と、抵抗２６および２７とを
備えて構成されている。
【０００３】入力信号端子７１を介して、トランジスタ
２４のベースに入力信号が入力されると、バイアス電源
端子５７より、トランジスタ２３のベースに入力されて
いるバイアス電源との対応において、当該入力信号のレ
ベルが、このバイアス電圧よりも高い場合においては、
トランジスタ２３はトランジスタ２４よりも深くＯＮの
状態となり、定電流源２５の電流はトランジスタ２３の
方に流れる。従って、抵抗２６に接続されている出力端
子６８の電圧は、電源端子６９の電源電圧レベルよりも
高い電位となる。また、入力信号端子７１より入力され
る入力信号のレベルがバイアス電圧よりも低い場合にお
いては、トランジスタ２４はトランジスタ２３よりも深
くＯＮの状態となり、定電流源２５の電流はトランジス
タ２４の方に流れる。従って、出力端子６８の電圧は、
電源端子６９の電源電圧レベルと同電位となる。従っ
て、この論理判定回路においては、入力信号端子７１よ
り入力される入力信号の電圧レベルに応じて、出力端子
６８からは、電源端子６９の電源電圧と同電位か、また
は、この電源電圧よりも高い電位が出力される。
２４のベースに入力信号が入力されると、バイアス電源
端子５７より、トランジスタ２３のベースに入力されて
いるバイアス電源との対応において、当該入力信号のレ
ベルが、このバイアス電圧よりも高い場合においては、
トランジスタ２３はトランジスタ２４よりも深くＯＮの
状態となり、定電流源２５の電流はトランジスタ２３の
方に流れる。従って、抵抗２６に接続されている出力端
子６８の電圧は、電源端子６９の電源電圧レベルよりも
高い電位となる。また、入力信号端子７１より入力され
る入力信号のレベルがバイアス電圧よりも低い場合にお
いては、トランジスタ２４はトランジスタ２３よりも深
くＯＮの状態となり、定電流源２５の電流はトランジス
タ２４の方に流れる。従って、出力端子６８の電圧は、
電源端子６９の電源電圧レベルと同電位となる。従っ
て、この論理判定回路においては、入力信号端子７１よ
り入力される入力信号の電圧レベルに応じて、出力端子
６８からは、電源端子６９の電源電圧と同電位か、また
は、この電源電圧よりも高い電位が出力される。
【０００４】次に、制御信号入力端子７０に、制御信号
として、ＮＭＯＳトランジスタ２２のしきい値電圧より
も低い電圧が入力されると、ＮＭＯＳトランジスタ２２
はＯＮの状態とはならず、この場合には、出力端子６８
の電位は、前述のように、信号入力端子７１に入力され
る入力信号の電圧レベルに依存する。一方、前記制御信
号として、ＮＭＯＳトランジスタ２２のしきい値電圧よ
りも高い電圧が入力されると、ＮＭＯＳトランジスタ２
２はＯＮの状態となり、信号入力端子の電位は、電源端
子６６の電源電圧と略々等しくなる。この状態において
は、電源端子６６の電位は、バイアス電源端子６７の電
位よりも高いので、トランジスタ２３の方がトランジス
タ２４よりも深くＯＮの状態となり、出力端子６８の電
位は、電源端子６９の電位よりも高くなる。以上のこと
から、図３に示される従来例においては、制御信号入力
端子７０より入力される制御信号の電位により、出力端
子６８の電位が制御され、論理判定回路として動作する
ことが分る。
として、ＮＭＯＳトランジスタ２２のしきい値電圧より
も低い電圧が入力されると、ＮＭＯＳトランジスタ２２
はＯＮの状態とはならず、この場合には、出力端子６８
の電位は、前述のように、信号入力端子７１に入力され
る入力信号の電圧レベルに依存する。一方、前記制御信
号として、ＮＭＯＳトランジスタ２２のしきい値電圧よ
りも高い電圧が入力されると、ＮＭＯＳトランジスタ２
２はＯＮの状態となり、信号入力端子の電位は、電源端
子６６の電源電圧と略々等しくなる。この状態において
は、電源端子６６の電位は、バイアス電源端子６７の電
位よりも高いので、トランジスタ２３の方がトランジス
タ２４よりも深くＯＮの状態となり、出力端子６８の電
位は、電源端子６９の電位よりも高くなる。以上のこと
から、図３に示される従来例においては、制御信号入力
端子７０より入力される制御信号の電位により、出力端
子６８の電位が制御され、論理判定回路として動作する
ことが分る。
【０００５】次に、図３の応用例として、よく用いられ
ている論理判定回路の従来例としては、図４に示される
論理判定回路がある。図４において、この論理判定回路
は、電源端子７２および７５と、バイアス電源端子７３
と、出力端子７４および７６と、制御信号入力端子７７
および７９と、入力信号端子７８とに対応して、ＮＭＯ
Ｓトランジスタ２８および２９と、トランジスタ３０〜
３５と、定電流源３６〜３９と、抵抗４０〜４３とを備
えて構成されている。
ている論理判定回路の従来例としては、図４に示される
論理判定回路がある。図４において、この論理判定回路
は、電源端子７２および７５と、バイアス電源端子７３
と、出力端子７４および７６と、制御信号入力端子７７
および７９と、入力信号端子７８とに対応して、ＮＭＯ
Ｓトランジスタ２８および２９と、トランジスタ３０〜
３５と、定電流源３６〜３９と、抵抗４０〜４３とを備
えて構成されている。
【０００６】図３および図４を対比して明らかなよう
に、図４の論理判定回路は、図３の論理判定回路を二つ
並列に接続する形で構成されている。従って、出力端子
７４および７６と、制御信号入力端子７７および７９以
外の端子は、全て共用されている。また入力信号端子７
８には、それぞれトランジスタ３４と定電流源３８、ま
たはトランジスタ３５と定電流源３９より成るバッファ
回路が接続されているが、これらのバッファ回路は、そ
れぞれ制御信号端子７７および７９より入力される制御
信号を介して、入力信号端子７８より、それぞれの論理
判定回路に入力される共通の入力信号を、個別に制御す
ることができるように付加された回路である。これらの
並列に接続された論理判定回路の動作については、図３
に示される論理判定回路の場合と同様である。
に、図４の論理判定回路は、図３の論理判定回路を二つ
並列に接続する形で構成されている。従って、出力端子
７４および７６と、制御信号入力端子７７および７９以
外の端子は、全て共用されている。また入力信号端子７
８には、それぞれトランジスタ３４と定電流源３８、ま
たはトランジスタ３５と定電流源３９より成るバッファ
回路が接続されているが、これらのバッファ回路は、そ
れぞれ制御信号端子７７および７９より入力される制御
信号を介して、入力信号端子７８より、それぞれの論理
判定回路に入力される共通の入力信号を、個別に制御す
ることができるように付加された回路である。これらの
並列に接続された論理判定回路の動作については、図３
に示される論理判定回路の場合と同様である。
【０００７】
【発明が解決しようとする課題】上述した従来の制御信
号端子を具備している論理判定回路において、図４に示
されるように、入力信号を共有し、論理判定回路を並列
に接続して構成する場合には、入力信号に対応して、制
御信号をそれぞれ個別に入力して制御する必要があるた
めに、それぞれの論理判定回路に対応するバッファ回路
を設けることが必要条件となる。図４に見られるよう
に、これらのバッファ回路に含まれる定電流源３８およ
び３９の電流は、トランジスタ３４および３５が導通も
しくは非導通の何れの状態にあっても常時流れている。
従って、入力信号を共有し、且つ制御信号端子を個別に
備えて論理判定回路を構成する場合には、バッファ回路
を設けることに伴ない消費電流量が増大するという欠点
がある。
号端子を具備している論理判定回路において、図４に示
されるように、入力信号を共有し、論理判定回路を並列
に接続して構成する場合には、入力信号に対応して、制
御信号をそれぞれ個別に入力して制御する必要があるた
めに、それぞれの論理判定回路に対応するバッファ回路
を設けることが必要条件となる。図４に見られるよう
に、これらのバッファ回路に含まれる定電流源３８およ
び３９の電流は、トランジスタ３４および３５が導通も
しくは非導通の何れの状態にあっても常時流れている。
従って、入力信号を共有し、且つ制御信号端子を個別に
備えて論理判定回路を構成する場合には、バッファ回路
を設けることに伴ない消費電流量が増大するという欠点
がある。
【０００８】
【課題を解決するための手段】本発明の論理判定回路
は、ゲートに所定の入力信号端子が接続され、ドレイン
に所定の制御信号入力端子が接続される第１のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ソースが所定の第２の電源
に接続されるとともに、ゲートが所定の第２のバイアス
電源に接続される第２のＮＭＯＳトランジスタと、コレ
クタが所定の出力端子に接続され、ベースが所定の第１
のバイアス電源に接続される第１のトランジスタと、前
記第１のトランジスタのエミッタと前記第２の電源との
間に挿入接続される定電流源と、エミッタが前記第１の
トランジスタのエミッタに接続され、ベースが前記第１
のＮＭＯＳトランジスタのソースに接続される第２のト
ランジスタと、所定の第１の電源と、前記出力端子との
間に接続される第１の抵抗と、前記第１の電源と、前記
第２のトランジスタのコレクタとの間に挿入接続される
第２の抵抗と、を備えて構成される。
は、ゲートに所定の入力信号端子が接続され、ドレイン
に所定の制御信号入力端子が接続される第１のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ソースが所定の第２の電源
に接続されるとともに、ゲートが所定の第２のバイアス
電源に接続される第２のＮＭＯＳトランジスタと、コレ
クタが所定の出力端子に接続され、ベースが所定の第１
のバイアス電源に接続される第１のトランジスタと、前
記第１のトランジスタのエミッタと前記第２の電源との
間に挿入接続される定電流源と、エミッタが前記第１の
トランジスタのエミッタに接続され、ベースが前記第１
のＮＭＯＳトランジスタのソースに接続される第２のト
ランジスタと、所定の第１の電源と、前記出力端子との
間に接続される第１の抵抗と、前記第１の電源と、前記
第２のトランジスタのコレクタとの間に挿入接続される
第２の抵抗と、を備えて構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、電源
端子５１および５４と、出力端子５２と、バイアス電源
端子５３および５７と、制御信号入力端子５５と、入力
信号端子５６とに対応して、ＮＭＯＳトランジスタ１お
よび２と、トランジスタ３および４と、定電流源５と、
抵抗６および７とを備えて構成される。
ク図である。図１に示されるように、本実施例は、電源
端子５１および５４と、出力端子５２と、バイアス電源
端子５３および５７と、制御信号入力端子５５と、入力
信号端子５６とに対応して、ＮＭＯＳトランジスタ１お
よび２と、トランジスタ３および４と、定電流源５と、
抵抗６および７とを備えて構成される。
【００１１】図１において、制御信号入力端子５５に入
力される制御信号の電圧レベルが十分に高い場合には、
ＮＭＯＳトランジスタ１および２はソースフォロアとし
て動作するため、入力信号端子５６に入力される入力信
号は、ＮＭＯＳトランジスタ１のソースを経由してトラ
ンジスタ４のベースに入力される。トランジスタ４にお
いては、バイアス電源端子５３よりトランジスタ３のベ
ースに印加されるバイアス電源の電圧レベルと、トラン
ジスタ４のベースに入力される前記入力信号レベルとが
比較されて、その比較結果は出力端子５２を介して出力
される。例えば、トランジスタ３のベース電位よりも十
分に高い電圧レベルの入力信号がトランジスタ４のベー
スに入力される場合には、定電流源５の電流はトランジ
スタ４を流れるため、出力端子５２における出力電圧
は、電源端子５１に供給される電源電圧と同レベルとな
る。逆に、トランジスタ３のベース電位よりも低い電圧
レベルの入力信号がトランジスタ４のベースに入力され
る場合には、定電流源５の電流はトランジスタ３を流れ
るため、出力端子５２における出力電圧は、電源端子５
１に供給される電源電圧よりも低い電圧レベルとなる。
力される制御信号の電圧レベルが十分に高い場合には、
ＮＭＯＳトランジスタ１および２はソースフォロアとし
て動作するため、入力信号端子５６に入力される入力信
号は、ＮＭＯＳトランジスタ１のソースを経由してトラ
ンジスタ４のベースに入力される。トランジスタ４にお
いては、バイアス電源端子５３よりトランジスタ３のベ
ースに印加されるバイアス電源の電圧レベルと、トラン
ジスタ４のベースに入力される前記入力信号レベルとが
比較されて、その比較結果は出力端子５２を介して出力
される。例えば、トランジスタ３のベース電位よりも十
分に高い電圧レベルの入力信号がトランジスタ４のベー
スに入力される場合には、定電流源５の電流はトランジ
スタ４を流れるため、出力端子５２における出力電圧
は、電源端子５１に供給される電源電圧と同レベルとな
る。逆に、トランジスタ３のベース電位よりも低い電圧
レベルの入力信号がトランジスタ４のベースに入力され
る場合には、定電流源５の電流はトランジスタ３を流れ
るため、出力端子５２における出力電圧は、電源端子５
１に供給される電源電圧よりも低い電圧レベルとなる。
【００１２】次に、制御信号入力端子５５に入力される
制御信号の電圧レベルが低い場合には、ＮＭＯＳトラン
ジスタ１および２は非導通状態となり、このため、入力
信号端子５６に入力される入力信号の電圧レベルに依存
することなく、トランジスタ４のベース電位は、略々電
源端子５４に供給される電源電圧と同レベルとなる。こ
の時、バイアス電源端子５３より供給されるバイアス電
圧を、電源端子５４より供給される電源電圧よりも高く
設定しておくことにより、トランジスタ３はより深く導
通状態となり、出力端子５２における出力電圧レベル
は、強制的に電源端子５１に供給される電源電圧よりも
低いレベルとなる。この時に消費される電流は、定電流
源５に流れる電流のみである。即ち、制御信号入力端子
５５に入力される制御信号の電圧レベルを介して、出力
端子５２における電圧レベルが制御される論理判定回路
が実現される。
制御信号の電圧レベルが低い場合には、ＮＭＯＳトラン
ジスタ１および２は非導通状態となり、このため、入力
信号端子５６に入力される入力信号の電圧レベルに依存
することなく、トランジスタ４のベース電位は、略々電
源端子５４に供給される電源電圧と同レベルとなる。こ
の時、バイアス電源端子５３より供給されるバイアス電
圧を、電源端子５４より供給される電源電圧よりも高く
設定しておくことにより、トランジスタ３はより深く導
通状態となり、出力端子５２における出力電圧レベル
は、強制的に電源端子５１に供給される電源電圧よりも
低いレベルとなる。この時に消費される電流は、定電流
源５に流れる電流のみである。即ち、制御信号入力端子
５５に入力される制御信号の電圧レベルを介して、出力
端子５２における電圧レベルが制御される論理判定回路
が実現される。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図２は本発明の第２の実施例を示すブロッ
ク図である。図２に示されるように、本実施例は、電源
端子５８および６１と、出力端子５９と、バイアス電源
端子６０および６４と、制御信号入力端子６２および６
５と、入力信号端子６３とに対応して、ＮＭＯＳトラン
ジスタ８〜１１と、トランジスタ１２〜１５と、定電流
源１６および１７と、抵抗１８〜２１とを備えて構成さ
れる。
ク図である。図２に示されるように、本実施例は、電源
端子５８および６１と、出力端子５９と、バイアス電源
端子６０および６４と、制御信号入力端子６２および６
５と、入力信号端子６３とに対応して、ＮＭＯＳトラン
ジスタ８〜１１と、トランジスタ１２〜１５と、定電流
源１６および１７と、抵抗１８〜２１とを備えて構成さ
れる。
【００１５】図１および図２を対比して明らかなよう
に、図２に示される第２の実施例の論理判定回路は、前
述の図１の論理判定回路を二つ並列に接続する形で構成
されている。図２より明らかなように、並列接続された
二つの論理判定回路に対応して、電源端子５８および６
１と、バイアス電源端子６０および６４と、入力信号端
子６３は、それぞれ両論理判定回路に対して共用されて
いる。
に、図２に示される第２の実施例の論理判定回路は、前
述の図１の論理判定回路を二つ並列に接続する形で構成
されている。図２より明らかなように、並列接続された
二つの論理判定回路に対応して、電源端子５８および６
１と、バイアス電源端子６０および６４と、入力信号端
子６３は、それぞれ両論理判定回路に対して共用されて
いる。
【００１６】図２において、入力信号端子６３に入力さ
れる入力信号に対応して、制御信号入力端子６２および
６５より入力される制御信号の電圧レベルが十分に高い
場合には、ＮＭＯＳトランジスタ８、９およびＮＭＯＳ
トランジスタ１０、１１は、それぞれソースフォロアと
して動作するため、当該入力信号は、対応するトランジ
スタ１３および１５に対しては、それぞれＮＭＯＳトラ
ンジスタ８および１０のソースを経由して入力される。
このため、定電流源１６および１７に流入する電流と、
二つのソースフォロアに流れる電流とが消費電流とな
る。また、制御入力端子６２および６５より入力される
制御信号の電圧レベルが低い場合には、ＮＭＯＳトラン
ジスタ８および１０は共に非導通状態となり、このた
め、消費電流は定電流源１６および１７に流入する電流
のみとなる。即ち、制御信号の電圧レベルにより、ソー
スフォロアに流れる電流を削減することが可能となる。
れる入力信号に対応して、制御信号入力端子６２および
６５より入力される制御信号の電圧レベルが十分に高い
場合には、ＮＭＯＳトランジスタ８、９およびＮＭＯＳ
トランジスタ１０、１１は、それぞれソースフォロアと
して動作するため、当該入力信号は、対応するトランジ
スタ１３および１５に対しては、それぞれＮＭＯＳトラ
ンジスタ８および１０のソースを経由して入力される。
このため、定電流源１６および１７に流入する電流と、
二つのソースフォロアに流れる電流とが消費電流とな
る。また、制御入力端子６２および６５より入力される
制御信号の電圧レベルが低い場合には、ＮＭＯＳトラン
ジスタ８および１０は共に非導通状態となり、このた
め、消費電流は定電流源１６および１７に流入する電流
のみとなる。即ち、制御信号の電圧レベルにより、ソー
スフォロアに流れる電流を削減することが可能となる。
【００１７】
【発明の効果】以上説明したように、本発明は、制御信
号入力端子を具備する論理判定回路に適用されて、前記
制御信号入力端子に入力される制御信号の電圧レベルを
介して、当該論理判定回路における消費電流量を削減す
ることができるという効果がある。
号入力端子を具備する論理判定回路に適用されて、前記
制御信号入力端子に入力される制御信号の電圧レベルを
介して、当該論理判定回路における消費電流量を削減す
ることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】他の従来例を示すブロック図である。
１，２，８〜１１，２２，２８，２９ ＮＭＯＳトラ
ンジスタ ３，４，１２〜１５，２３，２４，３０〜３５ トラ
ンジスタ ５，１６，１７，２５，３６〜３９ 定電流源 ６，７，１８〜２１，２６，２７，４０〜４３ 抵抗
ンジスタ ３，４，１２〜１５，２３，２４，３０〜３５ トラ
ンジスタ ５，１６，１７，２５，３６〜３９ 定電流源 ６，７，１８〜２１，２６，２７，４０〜４３ 抵抗
Claims (1)
- 【請求項１】 ゲートに所定の入力信号端子が接続さ
れ、ドレインに所定の制御信号入力端子が接続される第
１のＮＭＯＳトランジスタと、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続され、ソースが所定
の第２の電源に接続されるとともに、ゲートが所定の第
２のバイアス電源に接続される第２のＮＭＯＳトランジ
スタと、コレクタが所定の出力端子に接続され、ベース
が所定の第１のバイアス電源に接続される第１のトラン
ジスタと、前記第１のトランジスタのエミッタと前記第
２の電源との間に挿入接続される定電流源と、エミッタ
が前記第１のトランジスタのエミッタに接続され、ベー
スが前記第１のＮＭＯＳトランジスタのソースに接続さ
れる第２のトランジスタと、所定の第１の電源と、前記
出力端子との間に接続される第１の抵抗と、前記第１の
電源と、前記第２のトランジスタのコレクタとの間に挿
入接続される第２の抵抗と、を備えることを特徴とする
論理判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039702A JP2663732B2 (ja) | 1991-03-06 | 1991-03-06 | 論理判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039702A JP2663732B2 (ja) | 1991-03-06 | 1991-03-06 | 論理判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278467A JPH04278467A (ja) | 1992-10-05 |
| JP2663732B2 true JP2663732B2 (ja) | 1997-10-15 |
Family
ID=12560346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039702A Expired - Lifetime JP2663732B2 (ja) | 1991-03-06 | 1991-03-06 | 論理判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663732B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5950051A (en) * | 1997-08-08 | 1999-09-07 | Xerox Corporation | Encoding device for a moving web |
-
1991
- 1991-03-06 JP JP3039702A patent/JP2663732B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04278467A (ja) | 1992-10-05 |
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