JPH08293744A - 半導体回路 - Google Patents
半導体回路Info
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- JPH08293744A JPH08293744A JP7097086A JP9708695A JPH08293744A JP H08293744 A JPH08293744 A JP H08293744A JP 7097086 A JP7097086 A JP 7097086A JP 9708695 A JP9708695 A JP 9708695A JP H08293744 A JPH08293744 A JP H08293744A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 230000005669 field effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- H03K5/003—Changing the DC level
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- Electronic Switches (AREA)
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Abstract
(57)【要約】
【目的】 無用の電流を消費しない半導体回路の提供。
【構成】 電源ＶCCと信号線Ｌとの間に介装された直列
接続のＰチャネル電界効果トランジスタ８及びＮチャネ
ル電界効果トランジスタ９と、電源ＶCCと信号線Ｌとの
間に介装されたＰチャネル電界効果トランジスタ７とを
備え、Ｐチャネルトランジスタ８及びＰチャネル電界効
果トランジスタ７の各ゲートを、Ｐチャネルトランジス
タ８及びＮチャネルトランジスタ９の接続点と接続し、
Ｐチャネルトランジスタ９のゲートに基準電圧ＶREF を
入力する構成にする。
接続のＰチャネル電界効果トランジスタ８及びＮチャネ
ル電界効果トランジスタ９と、電源ＶCCと信号線Ｌとの
間に介装されたＰチャネル電界効果トランジスタ７とを
備え、Ｐチャネルトランジスタ８及びＰチャネル電界効
果トランジスタ７の各ゲートを、Ｐチャネルトランジス
タ８及びＮチャネルトランジスタ９の接続点と接続し、
Ｐチャネルトランジスタ９のゲートに基準電圧ＶREF を
入力する構成にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関するもの
である。
である。
【０００２】
【従来の技術】信号線を所定電圧に保持するためにクラ
ンプ回路が用いられる。図５は差動増幅器を用いている
クランプ回路のブロック図である。差動増幅器１の正入
力端子＋に基準電圧ＶREF が入力され、負入力端子−は
所定電位に保持される信号線Ｌと接続される。差動増幅
器１の出力電圧は、電源ＶCCと信号線Ｌとの間に介装さ
れているＮチャネル電界効果トランジスタ (以下Ｎチャ
ネルトランジスタという) ２のゲートへ入力される。
ンプ回路が用いられる。図５は差動増幅器を用いている
クランプ回路のブロック図である。差動増幅器１の正入
力端子＋に基準電圧ＶREF が入力され、負入力端子−は
所定電位に保持される信号線Ｌと接続される。差動増幅
器１の出力電圧は、電源ＶCCと信号線Ｌとの間に介装さ
れているＮチャネル電界効果トランジスタ (以下Ｎチャ
ネルトランジスタという) ２のゲートへ入力される。
【０００３】次にこのクランプ回路の動作を説明する。
ここで差動増幅器１は利得が極めて大きい理想的な差動
増幅器であるとする。いま、信号線Ｌの電圧Ｖが基準電
圧Ｖ REF より低い場合は、差動増幅器１の負入力端子−
に入力される電圧が正入力端子＋に入力される電圧より
も低いため、差動増幅器１は電源ＶCCの電圧に近い電圧
を出力する。この電圧がＮチャネルトランジスタ２のゲ
ートへ入力され、それによってＮチャネルトランジスタ
２が導通し、電源ＶCCからＮチャネルトランジスタ２を
通って信号線Ｌに電流が流れ、信号線Ｌがチャージされ
る。信号線Ｌの電圧が上昇すると差動増幅器１の負入力
端子−の電圧と、正入力端子＋の電圧との差が少なくな
って、差動増幅器１の出力電圧は低下していく。
ここで差動増幅器１は利得が極めて大きい理想的な差動
増幅器であるとする。いま、信号線Ｌの電圧Ｖが基準電
圧Ｖ REF より低い場合は、差動増幅器１の負入力端子−
に入力される電圧が正入力端子＋に入力される電圧より
も低いため、差動増幅器１は電源ＶCCの電圧に近い電圧
を出力する。この電圧がＮチャネルトランジスタ２のゲ
ートへ入力され、それによってＮチャネルトランジスタ
２が導通し、電源ＶCCからＮチャネルトランジスタ２を
通って信号線Ｌに電流が流れ、信号線Ｌがチャージされ
る。信号線Ｌの電圧が上昇すると差動増幅器１の負入力
端子−の電圧と、正入力端子＋の電圧との差が少なくな
って、差動増幅器１の出力電圧は低下していく。
【０００４】なお、差動増幅器１の出力電圧が、信号線
Ｌの電圧ＶにＮチャネルトランジスタ２の閾値電圧Ｖth
を加えた電圧より上昇したときＮチャネルトランジスタ
２が導通する。差動増幅器１の利得は極めて大きいた
め、このときの負入力端子−の入力電圧と、正入力端子
＋の入力電圧との差は極く小さい。そのため、Ｎチャネ
ルトランジスタ２が非導通になったときにクランプされ
る信号線Ｌの電圧Ｖは、基準電圧ＶREF と略同電圧とな
る。また、信号線Ｌの電圧Ｖが基準電圧ＶREF より高い
場合は、差動増幅器１の出力電圧は、信号線Ｌの電圧Ｖ
に閾値電圧Ｖthを加えた電圧よりも低くなり、Ｎチャネ
ルトランジスタ２は非導通になる。
Ｌの電圧ＶにＮチャネルトランジスタ２の閾値電圧Ｖth
を加えた電圧より上昇したときＮチャネルトランジスタ
２が導通する。差動増幅器１の利得は極めて大きいた
め、このときの負入力端子−の入力電圧と、正入力端子
＋の入力電圧との差は極く小さい。そのため、Ｎチャネ
ルトランジスタ２が非導通になったときにクランプされ
る信号線Ｌの電圧Ｖは、基準電圧ＶREF と略同電圧とな
る。また、信号線Ｌの電圧Ｖが基準電圧ＶREF より高い
場合は、差動増幅器１の出力電圧は、信号線Ｌの電圧Ｖ
に閾値電圧Ｖthを加えた電圧よりも低くなり、Ｎチャネ
ルトランジスタ２は非導通になる。
【０００５】図６は前述した差動増幅器１をＮチャネル
トランジスタ及びＰチャネル電界効果トランジスタ (以
下Ｐチャネルトランジスタという) で構成したクランプ
回路のブロック図である。差動増幅器１はＰチャネルト
ランジスタ５、Ｐチャネルトランジスタ６と、Ｎチャネ
ルトランジスタ３、Ｎチャネルトランジスタ４とにより
構成される。Ｐチャネルトランジスタ５ (６) のソース
は電源ＶCCと接続され、ドレインはＮチャネルトランジ
スタ３ (４) のドレインと接続される。Ｎチャネルトラ
ンジスタ３, ４のソースはともに接地される。Ｐチャネ
ルトランジスタ５, ６の各ゲートは共通接続されて、Ｐ
チャネルトランジスタ５のドレインとＮチャネルトラン
ジスタ３のドレインとの接続点と接続される。Ｎチャネ
ルトランジスタ３のゲートには基準電圧ＶREF が入力さ
れる。
トランジスタ及びＰチャネル電界効果トランジスタ (以
下Ｐチャネルトランジスタという) で構成したクランプ
回路のブロック図である。差動増幅器１はＰチャネルト
ランジスタ５、Ｐチャネルトランジスタ６と、Ｎチャネ
ルトランジスタ３、Ｎチャネルトランジスタ４とにより
構成される。Ｐチャネルトランジスタ５ (６) のソース
は電源ＶCCと接続され、ドレインはＮチャネルトランジ
スタ３ (４) のドレインと接続される。Ｎチャネルトラ
ンジスタ３, ４のソースはともに接地される。Ｐチャネ
ルトランジスタ５, ６の各ゲートは共通接続されて、Ｐ
チャネルトランジスタ５のドレインとＮチャネルトラン
ジスタ３のドレインとの接続点と接続される。Ｎチャネ
ルトランジスタ３のゲートには基準電圧ＶREF が入力さ
れる。
【０００６】Ｐチャネルトランジスタ６のドレインとＮ
チャネルトランジスタ４のドレインとの接続点は、Ｎチ
ャネルトランジスタ２のゲートと接続される。Ｎチャネ
ルトランジスタ２のドレインは電源ＶCCと接続され、ソ
ースはＮチャネルトランジスタ４のゲート及び信号線Ｌ
と接続される。このように構成された差動増幅器１はＮ
チャネルトランジスタ４及びＰチャネルトランジスタ６
の両方がともに飽和領域で動作しているときに利得が大
きく、動作中は常に電流が流れ続ける。一方、このクラ
ンプ回路と同様、差動増幅器を備える増幅回路は特開平
１−165211号公報に示されている。
チャネルトランジスタ４のドレインとの接続点は、Ｎチ
ャネルトランジスタ２のゲートと接続される。Ｎチャネ
ルトランジスタ２のドレインは電源ＶCCと接続され、ソ
ースはＮチャネルトランジスタ４のゲート及び信号線Ｌ
と接続される。このように構成された差動増幅器１はＮ
チャネルトランジスタ４及びＰチャネルトランジスタ６
の両方がともに飽和領域で動作しているときに利得が大
きく、動作中は常に電流が流れ続ける。一方、このクラ
ンプ回路と同様、差動増幅器を備える増幅回路は特開平
１−165211号公報に示されている。
【０００７】
【発明が解決しようとする課題】前述した従来の前者の
クランプ回路は差動増幅器を用いているため回路素子が
多く複雑になる。また信号線Ｌに電流を供給するＮチャ
ネルトランジスタ２が非導通であっても、差動増幅器１
のＮチャネルトランジスタ４及びＰチャネルトランジス
タ６に電流が流れ続けてクランプ回路の消費電力が大き
いという問題がある。一方、後者の増幅回路においても
差動増幅部を備えているため回路素子が多く複雑であ
り、またドライバー回路のトランジスタが非導通になっ
ても、差動増幅部のトランジスタには電流が流れるた
め、無用の電流を遮断するトランジスタを付加する必要
があり、これによっても回路素子が増加するという問題
がある。本発明は斯かる問題に鑑み、少数の回路素子で
構成でき、無用の電流が流れない半導体回路を提供する
ことを目的とする。
クランプ回路は差動増幅器を用いているため回路素子が
多く複雑になる。また信号線Ｌに電流を供給するＮチャ
ネルトランジスタ２が非導通であっても、差動増幅器１
のＮチャネルトランジスタ４及びＰチャネルトランジス
タ６に電流が流れ続けてクランプ回路の消費電力が大き
いという問題がある。一方、後者の増幅回路においても
差動増幅部を備えているため回路素子が多く複雑であ
り、またドライバー回路のトランジスタが非導通になっ
ても、差動増幅部のトランジスタには電流が流れるた
め、無用の電流を遮断するトランジスタを付加する必要
があり、これによっても回路素子が増加するという問題
がある。本発明は斯かる問題に鑑み、少数の回路素子で
構成でき、無用の電流が流れない半導体回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】第１発明に係る半導体回
路は、第１電源と信号線との間に、第１の一導電型トラ
ンジスタ及び他導電型トランジスタの直列回路を介装
し、第１電源と信号線との間に第２の一導電型トランジ
スタを介装して、第１, 第２の一導電型トランジスタの
各ゲートを、第１の一導電型トランジスタ及び他導電型
トランジスタの接続点と接続し、他導電型トランジスタ
のゲートに所定電圧を入力する構成にする。
路は、第１電源と信号線との間に、第１の一導電型トラ
ンジスタ及び他導電型トランジスタの直列回路を介装
し、第１電源と信号線との間に第２の一導電型トランジ
スタを介装して、第１, 第２の一導電型トランジスタの
各ゲートを、第１の一導電型トランジスタ及び他導電型
トランジスタの接続点と接続し、他導電型トランジスタ
のゲートに所定電圧を入力する構成にする。
【０００９】第２発明に係る半導体回路は、第１電源と
信号線との間に、第１の一導電型トランジスタ、第１の
他導電型トランジスタ及び第２の他導電型トランジスタ
の直列回路を介装し、第１電源と信号線との間に第２の
一導電型トランジスタを介装し、第１, 第２の一導電型
トランジスタの各ゲートを、第１の一導電型トランジス
タ及び第１の他導電型トランジスタの接続点と接続し、
第１の他導電型トランジスタのゲートに第１所定電圧
を、第２の他導電型トランジスタのゲートに第２所定電
圧を入力する構成にする。
信号線との間に、第１の一導電型トランジスタ、第１の
他導電型トランジスタ及び第２の他導電型トランジスタ
の直列回路を介装し、第１電源と信号線との間に第２の
一導電型トランジスタを介装し、第１, 第２の一導電型
トランジスタの各ゲートを、第１の一導電型トランジス
タ及び第１の他導電型トランジスタの接続点と接続し、
第１の他導電型トランジスタのゲートに第１所定電圧
を、第２の他導電型トランジスタのゲートに第２所定電
圧を入力する構成にする。
【００１０】第３発明に係る半導体回路は、第１発明又
は第２発明の半導体回路において、第１電源と他導電型
トランジスタ又は第１の他導電型トランジスタとの間
に、第３の一導電型トランジスタを介装し、第３の一導
電型トランジスタのゲートを第２電源と接続する構成に
する。
は第２発明の半導体回路において、第１電源と他導電型
トランジスタ又は第１の他導電型トランジスタとの間
に、第３の一導電型トランジスタを介装し、第３の一導
電型トランジスタのゲートを第２電源と接続する構成に
する。
【００１１】
【作用】第１発明では、他導電型トランジスタに所定電
圧を入力している場合に、信号線が所定電圧以下になる
と、第１, 第２の一導電型トランジスタ及び他導電型ト
ランジスタが導通して、第１電源から信号線に電流を供
給する。信号線が所定電圧になると、第１, 第２の一導
電型トランジスタ及び他導電型トランジスタが非導通に
なり、信号線へ流れる電流を遮断する。これにより、信
号線が所定電圧にクランプされている場合は無用の電流
が流れない。
圧を入力している場合に、信号線が所定電圧以下になる
と、第１, 第２の一導電型トランジスタ及び他導電型ト
ランジスタが導通して、第１電源から信号線に電流を供
給する。信号線が所定電圧になると、第１, 第２の一導
電型トランジスタ及び他導電型トランジスタが非導通に
なり、信号線へ流れる電流を遮断する。これにより、信
号線が所定電圧にクランプされている場合は無用の電流
が流れない。
【００１２】第２発明では、第１の他導電型トランジス
タが導通している場合に信号線が所定電圧以下になる
と、第１, 第２の一導電型トランジスタ及び第２の他導
電型トランジスタが導通して第１電源から信号線に電流
が流れる。信号線が所定電圧になると第１, 第２の一導
電型トランジスタ及び第２の他導電型トランジスタが非
導通になり、信号線への電流を遮断する。第１の他導電
型トランジスタに第２所定電圧を入力すると、第１の他
導電型トランジスタが非導通になり、第２の他導電型ト
ランジスタを流れる電流を完全に遮断する。これによ
り、信号線が所定電圧にクランプされている場合は無用
の電流が全く流れない。
タが導通している場合に信号線が所定電圧以下になる
と、第１, 第２の一導電型トランジスタ及び第２の他導
電型トランジスタが導通して第１電源から信号線に電流
が流れる。信号線が所定電圧になると第１, 第２の一導
電型トランジスタ及び第２の他導電型トランジスタが非
導通になり、信号線への電流を遮断する。第１の他導電
型トランジスタに第２所定電圧を入力すると、第１の他
導電型トランジスタが非導通になり、第２の他導電型ト
ランジスタを流れる電流を完全に遮断する。これによ
り、信号線が所定電圧にクランプされている場合は無用
の電流が全く流れない。
【００１３】第３発明では、第３の一導電型トランジス
タが導通する。他導電型トランジスタ又は第１の他導電
型トランジスタが非導通になると、第１, 第２の一導電
型トランジスタが完全に非導通になり、第１, 第２の一
導電型トランジスタを流れる電流を遮断する。これによ
り、他導電型トランジスタ又は第１の他導電型トランジ
スタが非導通になると、ゲートを共通接続している一導
電型トランジスタの閾値電圧に差があっても、両トラン
ジスタは確実に非導通になり、無用の電流が流れない。
タが導通する。他導電型トランジスタ又は第１の他導電
型トランジスタが非導通になると、第１, 第２の一導電
型トランジスタが完全に非導通になり、第１, 第２の一
導電型トランジスタを流れる電流を遮断する。これによ
り、他導電型トランジスタ又は第１の他導電型トランジ
スタが非導通になると、ゲートを共通接続している一導
電型トランジスタの閾値電圧に差があっても、両トラン
ジスタは確実に非導通になり、無用の電流が流れない。
【００１４】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体回路の第１実施例の
構成を示すブロック図である。第１のＰチャネルトラン
ジスタ８のソースは電源ＶCCと接続され、そのドレイン
はＮチャネルトランジスタ９のドレインと接続される。
Ｐチャネルトランジスタ８のドレインとＮチャネルトラ
ンジスタ９のドレインとの接続点は、Ｐチャネルトラン
ジスタ８のゲートと、第２のＰチャネルトランジスタ７
のゲートとに接続される。Ｐチャネルトランジスタ７の
ソースは電源ＶCCと接続される。Ｎチャネルトランジス
タ９のソース及びＰチャネルトランジスタ７のドレイン
は信号線Ｌと接続される。Ｎチャネルトランジスタ９の
ゲートには基準電圧ＶREF が入力される。
述する。図１は本発明に係る半導体回路の第１実施例の
構成を示すブロック図である。第１のＰチャネルトラン
ジスタ８のソースは電源ＶCCと接続され、そのドレイン
はＮチャネルトランジスタ９のドレインと接続される。
Ｐチャネルトランジスタ８のドレインとＮチャネルトラ
ンジスタ９のドレインとの接続点は、Ｐチャネルトラン
ジスタ８のゲートと、第２のＰチャネルトランジスタ７
のゲートとに接続される。Ｐチャネルトランジスタ７の
ソースは電源ＶCCと接続される。Ｎチャネルトランジス
タ９のソース及びＰチャネルトランジスタ７のドレイン
は信号線Ｌと接続される。Ｎチャネルトランジスタ９の
ゲートには基準電圧ＶREF が入力される。
【００１５】次にこのように構成した半導体回路の動作
を説明する。信号線Ｌの電圧Ｖが基準電圧ＶREF からＮ
チャネルトランジスタ９の閾値電圧Ｖthを減じた電圧
(以下ＶREF ′という）より低い場合には、Ｎチャネル
トランジスタ９は導通して、Ｐチャネルトランジスタ８
とＮチャネルトランジスタ９の各ドレインの接続点の電
圧が低下する。それによりＰチャネルトランジスタ７,
８がともに導通する。Ｐチャネルトランジスタ８は導通
状態では常に飽和領域にあり、またＰチャネルトランジ
スタ８のドレインとＮチャネルトランジスタ９のドレイ
ンの接続点の電圧は、信号線Ｌの電圧Ｖより高いため、
Ｐチャネルトランジスタ７も飽和領域にある。
を説明する。信号線Ｌの電圧Ｖが基準電圧ＶREF からＮ
チャネルトランジスタ９の閾値電圧Ｖthを減じた電圧
(以下ＶREF ′という）より低い場合には、Ｎチャネル
トランジスタ９は導通して、Ｐチャネルトランジスタ８
とＮチャネルトランジスタ９の各ドレインの接続点の電
圧が低下する。それによりＰチャネルトランジスタ７,
８がともに導通する。Ｐチャネルトランジスタ８は導通
状態では常に飽和領域にあり、またＰチャネルトランジ
スタ８のドレインとＮチャネルトランジスタ９のドレイ
ンの接続点の電圧は、信号線Ｌの電圧Ｖより高いため、
Ｐチャネルトランジスタ７も飽和領域にある。
【００１６】したがって、Ｐチャネルトランジスタ７を
流れる電流はＰチャネルトランジスタ８を流れる電流
(即ちＮチャネルトランジスタ９を流れる電流) と、Ｐ
チャネルトランジスタ７, ８のサイズ比とにより決ま
る。また、信号線Ｌの電圧Ｖと、電圧ＶREF ′とが等し
くなると、Ｎチャネルトランジスタ９は非導通になるの
で、Ｐチャネルトランジスタ８とＮチャネルトランジス
タ９の各ドレインの接続点の電圧は、Ｐチャネルトラン
ジスタ８が非導通になるまで上昇する。
流れる電流はＰチャネルトランジスタ８を流れる電流
(即ちＮチャネルトランジスタ９を流れる電流) と、Ｐ
チャネルトランジスタ７, ８のサイズ比とにより決ま
る。また、信号線Ｌの電圧Ｖと、電圧ＶREF ′とが等し
くなると、Ｎチャネルトランジスタ９は非導通になるの
で、Ｐチャネルトランジスタ８とＮチャネルトランジス
タ９の各ドレインの接続点の電圧は、Ｐチャネルトラン
ジスタ８が非導通になるまで上昇する。
【００１７】そして、Ｐチャネルトランジスタ８が非導
通になったときには、同時にＰチャネルトランジスタ７
も非導通になる。また信号線Ｌの電圧Ｖが電圧ＶREF ′
よりも高い場合、Ｎチャネルトランジスタ９は非導通に
なるので、Ｐチャネルトランジスタ７も非導通になる。
これにより、半導体回路を流れる電流は全て信号線Ｌに
流れ込み、信号線Ｌをチャージして、信号線Ｌの電圧Ｖ
がクランプされることになる。また、信号線Ｌの電圧が
クランプされチャージしないときには、電源Ｖ CCから信
号線Ｌに電流が流れることがなく、無用の電流消費を防
止できる。また、差動増幅器を用いないから回路素子の
数が少なくてすむ。
通になったときには、同時にＰチャネルトランジスタ７
も非導通になる。また信号線Ｌの電圧Ｖが電圧ＶREF ′
よりも高い場合、Ｎチャネルトランジスタ９は非導通に
なるので、Ｐチャネルトランジスタ７も非導通になる。
これにより、半導体回路を流れる電流は全て信号線Ｌに
流れ込み、信号線Ｌをチャージして、信号線Ｌの電圧Ｖ
がクランプされることになる。また、信号線Ｌの電圧が
クランプされチャージしないときには、電源Ｖ CCから信
号線Ｌに電流が流れることがなく、無用の電流消費を防
止できる。また、差動増幅器を用いないから回路素子の
数が少なくてすむ。
【００１８】図２は本発明に係る半導体回路の第２実施
例の構成を示すブロック図である。第３のＰチャネルト
ランジスタ10のソースは電源ＶCCと接続され、そのドレ
インはＰチャネルトランジスタ８のドレインとＮチャネ
ルトランジスタ９のドレインとの接続点と接続される。
Ｐチャネルトランジスタ10のゲートは接地電源ＶSSと接
続される。なお、Ｐチャネルトランジスタ10を流れる電
流は信号線ＬをチャージするときにＰチャネルトランジ
スタ８を流れる電流に比べて無視出来る程度の小電流に
なしてある。それ以外の構成は図１と同様であり、同一
構成部分には同一符号を付している。
例の構成を示すブロック図である。第３のＰチャネルト
ランジスタ10のソースは電源ＶCCと接続され、そのドレ
インはＰチャネルトランジスタ８のドレインとＮチャネ
ルトランジスタ９のドレインとの接続点と接続される。
Ｐチャネルトランジスタ10のゲートは接地電源ＶSSと接
続される。なお、Ｐチャネルトランジスタ10を流れる電
流は信号線ＬをチャージするときにＰチャネルトランジ
スタ８を流れる電流に比べて無視出来る程度の小電流に
なしてある。それ以外の構成は図１と同様であり、同一
構成部分には同一符号を付している。
【００１９】次にこの半導体回路の動作を説明する。信
号線Ｌの電圧をクランプする動作は図１により示す半導
体回路の場合と同様である。この半導体回路ではＰチャ
ネルトランジスタ10は常に導通しているので、Ｐチャネ
ルトランジスタ８とＮチャネルトランジスタ９の各ドレ
インの接続点の電圧は電源ＶCCの電圧に接近する。その
ためＮチャネルトランジスタ９が非導通になると、Ｐチ
ャネルトランジスタ７の閾値電圧ＶthとＰチャネルトラ
ンジスタ８の閾値電圧Ｖthとが等しくない場合であって
もＰチャネルトランジスタ７のゲートには電源ＶCCの電
圧に接近した高い電圧を与えてＰチャネルトランジスタ
７, ８をともに確実に非導通にすることができて、信号
線Ｌの電圧Ｖをクランプした場合には無用の電流を確実
に遮断できる。
号線Ｌの電圧をクランプする動作は図１により示す半導
体回路の場合と同様である。この半導体回路ではＰチャ
ネルトランジスタ10は常に導通しているので、Ｐチャネ
ルトランジスタ８とＮチャネルトランジスタ９の各ドレ
インの接続点の電圧は電源ＶCCの電圧に接近する。その
ためＮチャネルトランジスタ９が非導通になると、Ｐチ
ャネルトランジスタ７の閾値電圧ＶthとＰチャネルトラ
ンジスタ８の閾値電圧Ｖthとが等しくない場合であって
もＰチャネルトランジスタ７のゲートには電源ＶCCの電
圧に接近した高い電圧を与えてＰチャネルトランジスタ
７, ８をともに確実に非導通にすることができて、信号
線Ｌの電圧Ｖをクランプした場合には無用の電流を確実
に遮断できる。
【００２０】図３は本発明に係る半導体回路の第３実施
例を示すブロック図である。Ｐチャネルトランジスタ８
とＮチャネルトランジスタ９との間にＮチャネルトラン
ジスタ11が介装される。Ｎチャネルトランジスタ11のド
レインはＰチャネルトランジスタ８のドレインと接続さ
れ、ソースはＮチャネルトランジスタ９のドレインと接
続される。Ｎチャネルトランジスタ11のゲートには制御
電圧ＶCNが入力される。それ以外の構成は図１に示す半
導体回路と同様であり、同一構成部分には同一符号を付
している。
例を示すブロック図である。Ｐチャネルトランジスタ８
とＮチャネルトランジスタ９との間にＮチャネルトラン
ジスタ11が介装される。Ｎチャネルトランジスタ11のド
レインはＰチャネルトランジスタ８のドレインと接続さ
れ、ソースはＮチャネルトランジスタ９のドレインと接
続される。Ｎチャネルトランジスタ11のゲートには制御
電圧ＶCNが入力される。それ以外の構成は図１に示す半
導体回路と同様であり、同一構成部分には同一符号を付
している。
【００２１】次にこの半導体回路の動作を説明する。こ
の半導体回路も信号線Ｌの電圧Ｖをクランプする動作は
Ｎチャネルトランジスタ11を導通させた場合、図１にお
ける半導体回路の動作と同様である。この半導体回路で
は制御電圧ＶCNを接地電圧にするとＮチャネルトランジ
スタ11が非導通になる。そしてＰチャネルトランジスタ
８とＮチャネルトランジスタ11との接続点の電圧が上昇
してＰチャネルトランジスタ７が非導通になり、電源Ｖ
CCから信号線Ｌに流れる電流を完全に遮断できる。それ
により信号線Ｌの電圧Ｖをクランプした場合には電源Ｖ
CCから無用の電流が流れることがない。
の半導体回路も信号線Ｌの電圧Ｖをクランプする動作は
Ｎチャネルトランジスタ11を導通させた場合、図１にお
ける半導体回路の動作と同様である。この半導体回路で
は制御電圧ＶCNを接地電圧にするとＮチャネルトランジ
スタ11が非導通になる。そしてＰチャネルトランジスタ
８とＮチャネルトランジスタ11との接続点の電圧が上昇
してＰチャネルトランジスタ７が非導通になり、電源Ｖ
CCから信号線Ｌに流れる電流を完全に遮断できる。それ
により信号線Ｌの電圧Ｖをクランプした場合には電源Ｖ
CCから無用の電流が流れることがない。
【００２２】図４は本発明に係る半導体回路の第４実施
例を示すブロック図である。電源Ｖ CCと、Ｐチャネルト
ランジスタ８及びＮチャネルトランジスタ11の接続点と
の間に、Ｐチャネルトランジスタ10が介装される。この
Ｐチャネルトランジスタ10のゲートは接地電源ＶSSと接
続される。それ以外の構成は図３に示す半導体回路と同
様であり、同一構成部分には同一符号を付している。
例を示すブロック図である。電源Ｖ CCと、Ｐチャネルト
ランジスタ８及びＮチャネルトランジスタ11の接続点と
の間に、Ｐチャネルトランジスタ10が介装される。この
Ｐチャネルトランジスタ10のゲートは接地電源ＶSSと接
続される。それ以外の構成は図３に示す半導体回路と同
様であり、同一構成部分には同一符号を付している。
【００２３】次にこの半導体回路の動作を説明する。こ
の半導体回路も信号線Ｌの電圧Ｖをクランプする動作は
図３における半導体回路の動作と同様である。この半導
体回路ではＰチャネルトランジスタ10が導通しており、
Ｐチャネルトランジスタ10,８とＮチャネルトランジス
タ11との接続点の電圧が電源ＶCCに近い電圧となってい
る。制御電圧ＶCNを接地電圧にするとＮチャネルトラン
ジスタ11が非導通になって、Ｐチャネルトランジスタ
８,10 とＮチャネルトランジスタ11との接続点の電圧が
上昇してＰチャネルトランジスタ７が非導通になり、電
源ＶCCから信号線Ｌに流れる電流を完全に遮断できる。
それにより信号線Ｌの電圧Ｖをクランプした場合には電
源ＶCCから無用の電流が流れることがない。また、図２
における場合と同様、Ｐチャネルトランジスタ８, ７の
各閾値電圧が等しくない場合であってもＰチャネルトラ
ンジスタ７, ８を確実に非導通にできる。
の半導体回路も信号線Ｌの電圧Ｖをクランプする動作は
図３における半導体回路の動作と同様である。この半導
体回路ではＰチャネルトランジスタ10が導通しており、
Ｐチャネルトランジスタ10,８とＮチャネルトランジス
タ11との接続点の電圧が電源ＶCCに近い電圧となってい
る。制御電圧ＶCNを接地電圧にするとＮチャネルトラン
ジスタ11が非導通になって、Ｐチャネルトランジスタ
８,10 とＮチャネルトランジスタ11との接続点の電圧が
上昇してＰチャネルトランジスタ７が非導通になり、電
源ＶCCから信号線Ｌに流れる電流を完全に遮断できる。
それにより信号線Ｌの電圧Ｖをクランプした場合には電
源ＶCCから無用の電流が流れることがない。また、図２
における場合と同様、Ｐチャネルトランジスタ８, ７の
各閾値電圧が等しくない場合であってもＰチャネルトラ
ンジスタ７, ８を確実に非導通にできる。
【００２４】なお、本実施例で用いたＰチャネルトラン
ジスタをＮチャネルトランジスタに、Ｎチャネルトラン
ジスタをＰチャネルトランジスタに変更するとともに、
電源を接地電源に、接地電源を電源に変更しても同様の
効果が得られるのは勿論である。
ジスタをＮチャネルトランジスタに、Ｎチャネルトラン
ジスタをＰチャネルトランジスタに変更するとともに、
電源を接地電源に、接地電源を電源に変更しても同様の
効果が得られるのは勿論である。
【００２５】
【発明の効果】以上詳述したように第１発明によれば、
差動増幅器を用いずに、少数の回路素子を用いて構成で
き、信号線の電圧をクランプしない場合には無用の電流
を消費することがない半導体回路を提供できる。第２発
明によれば、差動増幅器を用いずに、少数の回路素子を
用いて構成でき、信号線の電圧をクランプしない場合に
は、信号線への電流をより確実に遮断し得て、無用の電
流を消費することがない半導体回路を提供できる。第３
発明によれば、ゲートを共通接続しているトランジスタ
の閾値電圧に差があっても、信号線の電圧をクランプし
ない場合はそれらのトランジスタをともに非導通になし
得、無用の電流を消費することがない半導体回路を提供
できる、等の優れた効果を奏する。
差動増幅器を用いずに、少数の回路素子を用いて構成で
き、信号線の電圧をクランプしない場合には無用の電流
を消費することがない半導体回路を提供できる。第２発
明によれば、差動増幅器を用いずに、少数の回路素子を
用いて構成でき、信号線の電圧をクランプしない場合に
は、信号線への電流をより確実に遮断し得て、無用の電
流を消費することがない半導体回路を提供できる。第３
発明によれば、ゲートを共通接続しているトランジスタ
の閾値電圧に差があっても、信号線の電圧をクランプし
ない場合はそれらのトランジスタをともに非導通になし
得、無用の電流を消費することがない半導体回路を提供
できる、等の優れた効果を奏する。
【図１】 本発明に係る半導体回路の第１実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明に係る半導体回路の第２実施例の構成
を示すブロック図である。
を示すブロック図である。
【図３】 本発明に係る半導体回路の第３実施例の構成
を示すブロック図である。
を示すブロック図である。
【図４】 本発明に係る半導体回路の第４実施例の構成
を示すブロック図である。
を示すブロック図である。
【図５】 従来のクランプ回路の構成を示すブロック図
である。
である。
【図６】 差動増幅器の構成を具体的に示した従来のク
ランプ回路の構成を示すブロック図である。
ランプ回路の構成を示すブロック図である。
７，８ Ｐチャネル電界効果トランジスタ、９ Ｎチャ
ネル電界効果トランジスタ、10 Ｐチャネル電界効果ト
ランジスタ、11 Ｎチャネル電界効果トランジスタ、Ｖ
CC 電源、ＶSS 接地電源、Ｌ 信号線。
ネル電界効果トランジスタ、10 Ｐチャネル電界効果ト
ランジスタ、11 Ｎチャネル電界効果トランジスタ、Ｖ
CC 電源、ＶSS 接地電源、Ｌ 信号線。
Claims (3)
- 【請求項１】 第１電源から信号線に電流を供給して、
該信号線を所定電圧に保持する半導体回路において、 前記第１電源と前記信号線との間に介装され、直列接続
されている第１の一導電型トランジスタ及び他導電型ト
ランジスタと、前記第１電源と前記信号線との間に介装
されている第２の一導電型トランジスタとを備え、前記
第１，第２の一導電型トランジスタの各ゲートを、前記
第１の一導電型トランジスタ及び前記他導電型トランジ
スタの接続点と接続し、他導電型トランジスタのゲート
に所定電圧を入力すべくなしてあることを特徴とする半
導体回路。 - 【請求項２】 第１電源から信号線に電流を供給して、
該信号線を所定電圧に保持する半導体回路において、 前記第１電源と前記信号線との間に介装され、直列接続
されている第１の一導電型トランジスタ、第１の他導電
型トランジスタ及び第２の他導電型トランジスタと、前
記第１の電源と前記信号線との間に介装されている第２
の一導電型トランジスタとを備え、前記第１，第２の一
導電型トランジスタの各ゲートを、前記第１の一導電型
トランジスタ及び第１の他導電型トランジスタの接続点
と接続し、第１の他導電型トランジスタのゲートに第１
所定電圧を、第２の他導電型トランジスタのゲートに第
２所定電圧を入力すべくなしてあることを特徴とする半
導体回路。 - 【請求項３】 第１電源と他導電型トランジスタ又は第
１の他導電型トランジスタとの間に、第３の一導電型ト
ランジスタを介装し、該第３の一導電型トランジスタの
ゲートを第２電源と接続してある請求項１又は請求項２
に記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7097086A JPH08293744A (ja) | 1995-04-21 | 1995-04-21 | 半導体回路 |
| US08/538,944 US5721504A (en) | 1995-04-21 | 1995-10-04 | Clamping semiconductor circuit |
| KR1019950039558A KR0158749B1 (ko) | 1995-04-21 | 1995-11-03 | 클램프 반도체회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7097086A JPH08293744A (ja) | 1995-04-21 | 1995-04-21 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293744A true JPH08293744A (ja) | 1996-11-05 |
Family
ID=14182838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7097086A Pending JPH08293744A (ja) | 1995-04-21 | 1995-04-21 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5721504A (ja) |
| JP (1) | JPH08293744A (ja) |
| KR (1) | KR0158749B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005438A (en) * | 1997-12-10 | 1999-12-21 | National Semiconductor Corporation | Output high voltage clamped circuit for low voltage differential swing applications in the case of overload |
| DE19919140B4 (de) | 1998-04-29 | 2011-03-31 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung |
| US7342420B2 (en) * | 2004-09-24 | 2008-03-11 | Integrated Device Technology, Inc. | Low power output driver |
| US7368991B2 (en) * | 2006-01-05 | 2008-05-06 | Texas Instruments Incorporated | System and method for clamping a differential amplifier |
| US7474154B1 (en) | 2007-04-23 | 2009-01-06 | National Semiconductor Corporation | Bias device clamping circuit for fast over-range recovery |
| US7880550B2 (en) * | 2009-06-12 | 2011-02-01 | Freescale Semiconductor, Inc. | Voltage translation using feedback to adjust output voltage range |
| US9209819B2 (en) | 2012-09-26 | 2015-12-08 | Freescale Semiconductor, Inc. | Phase locked loop with burn-in mode |
| US8766680B2 (en) | 2012-09-26 | 2014-07-01 | Freescale Semiconductor, Inc. | Voltage translation circuit |
| US8558591B1 (en) | 2012-09-28 | 2013-10-15 | Freescale Semiconductor, Inc. | Phase locked loop with power supply control |
| TWI732737B (zh) * | 2014-03-25 | 2021-07-11 | 日商新力股份有限公司 | 發訊裝置及通訊系統 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3925718A (en) * | 1974-11-26 | 1975-12-09 | Rca Corp | Current mirror and degenerative amplifier |
| GB1518961A (en) * | 1975-02-24 | 1978-07-26 | Rca Corp | Amplifier circuits |
| DE2539890B2 (de) * | 1975-09-08 | 1978-06-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Schutz von Eingängen integrierter MOS-Schaltkreise |
| US4004164A (en) * | 1975-12-18 | 1977-01-18 | International Business Machines Corporation | Compensating current source |
| JPS6053924B2 (ja) * | 1978-04-05 | 1985-11-28 | 株式会社東芝 | リミツタ回路 |
| US4495425A (en) * | 1982-06-24 | 1985-01-22 | Motorola, Inc. | VBE Voltage reference circuit |
| US4612497A (en) * | 1985-09-13 | 1986-09-16 | Motorola, Inc. | MOS current limiting output circuit |
| JP2665754B2 (ja) * | 1987-12-21 | 1997-10-22 | セイコー電子工業株式会社 | 増幅回路 |
| JP2978226B2 (ja) * | 1990-09-26 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路 |
| US5099156A (en) * | 1990-10-02 | 1992-03-24 | California Institute Of Technology | Subthreshold MOS circuits for correlating analog input voltages |
| DE4034371C1 (ja) * | 1990-10-29 | 1991-10-31 | Eurosil Electronic Gmbh, 8057 Eching, De | |
| US5148065A (en) * | 1991-06-28 | 1992-09-15 | Texas Instruments Incorporated | Current steering circuits and methods with reduced capacitive effects |
| JPH05339956A (ja) * | 1992-06-04 | 1993-12-21 | Taisei Corp | パイプル−フ工法及びパイプル−フの支持架台 |
| US5283484A (en) * | 1992-10-13 | 1994-02-01 | Motorola, Inc. | Voltage limiter and single-ended to differential converter using same |
| US5420499A (en) * | 1994-03-02 | 1995-05-30 | Deshazo; Thomas R. | Current rise and fall time limited voltage follower |
| US5525917A (en) * | 1994-12-16 | 1996-06-11 | Altera Corporation | Sense amplifier with feedback and stabilization |
-
1995
- 1995-04-21 JP JP7097086A patent/JPH08293744A/ja active Pending
- 1995-10-04 US US08/538,944 patent/US5721504A/en not_active Expired - Fee Related
- 1995-11-03 KR KR1019950039558A patent/KR0158749B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039604A (ko) | 1996-11-25 |
| KR0158749B1 (ko) | 1999-03-20 |
| US5721504A (en) | 1998-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |