JP4497265B2 - ミュート回路 - Google Patents
ミュート回路 Download PDFInfo
- Publication number
- JP4497265B2 JP4497265B2 JP2001064900A JP2001064900A JP4497265B2 JP 4497265 B2 JP4497265 B2 JP 4497265B2 JP 2001064900 A JP2001064900 A JP 2001064900A JP 2001064900 A JP2001064900 A JP 2001064900A JP 4497265 B2 JP4497265 B2 JP 4497265B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- channel mos
- mos field
- enhancement type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Noise Elimination (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はミュート回路に関する。
【０００２】
【従来の技術】
この種のミュート回路は、周知のように、例えば、受信機に用いられ、所定の値よりも大きい強度をもつ無線周波搬送波が、最初の検波器に到達していないときは、受信機の出力を遮断するような回路である。ミュート回路はミューティング回路とも呼ばれ、ミューティングスイッチを含む。
【０００３】
以下、図２および図３を参照して、従来のミュート回路１０’について説明する。図示のミュート回路１０’は、ミューティングスイッチとしてエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１を使用している回路である。図２はミュート回路１０’を示す回路図であり、図３はエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１の部分を断面で示す回路図である。エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１は、ゲートＧ１と、ドレインＤ１と、ソースＳ１と、バックゲートＢ１とを持つ。
【０００４】
ミュート回路１０’は、入力電圧ＶINが印加される入力端子ＩＮと、出力電圧ＶOUTを出力する出力端子ＯＵＴとを持つ。入力端子ＩＮと出力端子ＯＵＴとの間には入力抵抗器Ｒ１が接続されている。エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１において、そのドレインＤ１は出力端子ＯＵＴに接続され、そのソースＳ１は接地され、そのゲートＧ１にはスイッチＳＷを介して制御電圧として低電圧ＶLと高電圧ＶHとが選択的に供給され、そのバックゲートＢ１はゲートＧ１と直接接続されている。
【０００５】
スイッチＳＷにより制御電圧として低電圧ＶLがゲートＧ１に供給されると、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１はオフして、入力電圧ＶINを実質的にそのまま出力電圧ＶOUTとして出力端子ＯＵＴから出力するようにミュートオフする。一方、スイッチＳＷにより制御電圧として高電圧ＶHがゲートＧ１に供給されると、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１はオンして、入力電圧ＶINをミュートすることにより出力電圧ＶOUTを実質的に零とするようにミュートオンする。
【０００６】
図３に示されるように、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１は、基板（図示せず）にｐ形層が形成され、このｐ形層に２つのｎ形領域が形成され、一方のｎ形領域にドレインＤ１が接続され、他方のｎ形領域にソースＳ１が接続され、ｐ形層にバックゲートＢ１が接続され、ドレインＤ１とソースＳ１との間にゲートＧ１が設けられている。
【０００７】
エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１は、出力端子ＯＵＴから出力される出力電圧ＶOUTが図３に示されるｐｎ接合によるダイオードによりクランプされることを防止するために、ゲートＧ１に接続されている。すなわち、ミュートオフ時に、バックゲートＢ１が低電圧ＶLにより充分に低電圧に保たれるので、出力電圧ＶOUTがクランプされることはない。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のミュート回路１０’では、ミュートオン時に消費電流が増加するという問題がある。すなわち、ミュート回路１０’のミュートオン時、即ち、スイッチＳＷにより高電圧ＶHがゲートＧ１に供給され、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１がオンしたとする。この場合、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とソースＳ１との間に形成されるダイオードに過大な電流が流れる。その為、従来のミュート回路１０’を使用した製品の消費電流が増大してしまう。
【０００９】
したがって、本発明の課題は、ミュートオン時に過大な電流が流れるのを防止することができる、ミュート回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によれば、入力電圧（ＶＩＮ）が印加される入力端子（ＩＮ）と、出力電圧（ＶＯＵＴ）を出力する出力端子（ＯＵＴ）と、前記入力端子と前記出力端子との間に接続された入力抵抗器（Ｒ１）とを持ち、前記出力端子にドレイン（Ｄ１）が接続され、ソース（Ｓ１）が接地され、ゲート（Ｇ１）には制御電圧として低電圧（ＶＬ）と高電圧（ＶＨ）とが選択的に供給される第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ１）を含むミュート回路（１０）であって、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタは、前記制御電圧として前記低電圧が供給されたときにオフして、前記入力電圧を実質的にそのまま前記出力電圧として前記出力端子から出力するようにミュートオフし、前記制御電圧として前記高電圧が供給されたときにオンして、前記入力電圧をミュートすることにより前記出力電圧を実質的に零とするようにミュートオンする、前記ミュート回路において、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときの消費電流を低減する消費電流低減回路（１２）を有し、前記消費電流低減回路は、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときに、該第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲート（Ｂ１）を接地端子に接続する回路から成り、前記消費電流低減回路は、ドレイン（Ｄ２）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートに接続され、ゲート（Ｇ２）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソース（Ｓ２）とバックゲート（Ｂ２）同士が互いに接続された第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ２）と、ドレイン（Ｄ３）が前記第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのソースとバックゲートに接続され、ゲート（Ｇ３）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソース（Ｓ３）とバックゲート（Ｂ３）が互いに接続されて前記接地端子に接続された第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ３）とから構成されたことを特徴とするミュート回路が得られる。
【００１１】
上記ミュート回路において、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートとゲートとの間に、前記ミュート回路のミュートオフ時に前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートの電圧がクランプされるのを防止するクランプ防止回路（１４）を有しても良い。このようなクランプ防止回路は、例えば抵抗器（Ｒ２）で構成される。
【００１２】
上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１４】
図１を参照して、本発明の一実施の形態に係るミュート回路１０について説明する。図示のミュート回路１０は、消費電流低減回路１２とクランプ防止回路１４とを備えている点を除いて、図２に示された従来のミュート回路１０’と同様の構成を有する。図２に示されたものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。尚、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１を第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタと呼ぶことにする。
【００１５】
消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１と接地端子との間に接続されている。ミュート回路１０のミュートオン時に、消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続するためのものである。
【００１６】
詳述すると、消費電流低減回路１２は、第２および第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２およびＭ３から構成されている。第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２において、そのドレインＤ２は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１に接続され、そのゲートＧ２は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に接続され、そのソースＳ２とバックゲートＢ２同士は互いに接続されている。第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ３において、そのドレインＤ３は第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２のソースＳ２とバックゲートＢ２とに接続され、ゲートＧ３は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に接続され、そのソースＳ３とバックゲートＢ３と互いに接続されて接地されている。
【００１７】
クランプ防止回路１４は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とゲートＧ１との間に接続されており、図示の例では、抵抗器Ｒ２から構成されている。クランプ防止回路１４は、ミュート回路１０のミュートオフ時に、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１の電圧が、第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ３のバックゲートＢ３と第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のソースＳ１との間の間に形成されるダイオードによりクランプされることを防止するためのものである。
【００１８】
このような構成では、ミュート回路１０のミュートオン時に、スイッチＳＷにより高電圧ＶHが制御電圧として第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に供給される。そのとき、消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続する。これにより、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とソースＳ１との間の過大電流を防止することができる。
【００１９】
以上、本発明について好ましい実施の形態によって説明を例に挙げて説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、過大電流防止回路１２は上述した実施の形態のものに限定されれず、ミュートオン時に第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続できる構成であれば良い。また、クランプ防止回路１４は必ずしも必要ではなく、必要に応じて設けるようにしても良い。
【００２０】
【発明の効果】
以上の説明から明らかなように、本発明では、消費電流低減回路を付加したので、ミュート回路での消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるミュート回路を示す回路図である。
【図２】従来のミュート回路を示す回路図である。
【図３】図２のミュート回路に使用されるエンハンスメント型ＮチャネルＭＯＳトランジスタの概略構造を断面で示す回路図である。
【符号の説明】
１０ ミュート回路
１２ 消費電流低減回路
１４ クランプ防止回路
Ｍ１〜Ｍ３ エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２ 抵抗器
ＩＮ 入力端子
ＯＵＴ 出力端子
【発明の属する技術分野】
本発明はミュート回路に関する。
【０００２】
【従来の技術】
この種のミュート回路は、周知のように、例えば、受信機に用いられ、所定の値よりも大きい強度をもつ無線周波搬送波が、最初の検波器に到達していないときは、受信機の出力を遮断するような回路である。ミュート回路はミューティング回路とも呼ばれ、ミューティングスイッチを含む。
【０００３】
以下、図２および図３を参照して、従来のミュート回路１０’について説明する。図示のミュート回路１０’は、ミューティングスイッチとしてエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１を使用している回路である。図２はミュート回路１０’を示す回路図であり、図３はエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１の部分を断面で示す回路図である。エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１は、ゲートＧ１と、ドレインＤ１と、ソースＳ１と、バックゲートＢ１とを持つ。
【０００４】
ミュート回路１０’は、入力電圧ＶINが印加される入力端子ＩＮと、出力電圧ＶOUTを出力する出力端子ＯＵＴとを持つ。入力端子ＩＮと出力端子ＯＵＴとの間には入力抵抗器Ｒ１が接続されている。エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１において、そのドレインＤ１は出力端子ＯＵＴに接続され、そのソースＳ１は接地され、そのゲートＧ１にはスイッチＳＷを介して制御電圧として低電圧ＶLと高電圧ＶHとが選択的に供給され、そのバックゲートＢ１はゲートＧ１と直接接続されている。
【０００５】
スイッチＳＷにより制御電圧として低電圧ＶLがゲートＧ１に供給されると、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１はオフして、入力電圧ＶINを実質的にそのまま出力電圧ＶOUTとして出力端子ＯＵＴから出力するようにミュートオフする。一方、スイッチＳＷにより制御電圧として高電圧ＶHがゲートＧ１に供給されると、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１はオンして、入力電圧ＶINをミュートすることにより出力電圧ＶOUTを実質的に零とするようにミュートオンする。
【０００６】
図３に示されるように、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１は、基板（図示せず）にｐ形層が形成され、このｐ形層に２つのｎ形領域が形成され、一方のｎ形領域にドレインＤ１が接続され、他方のｎ形領域にソースＳ１が接続され、ｐ形層にバックゲートＢ１が接続され、ドレインＤ１とソースＳ１との間にゲートＧ１が設けられている。
【０００７】
エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１は、出力端子ＯＵＴから出力される出力電圧ＶOUTが図３に示されるｐｎ接合によるダイオードによりクランプされることを防止するために、ゲートＧ１に接続されている。すなわち、ミュートオフ時に、バックゲートＢ１が低電圧ＶLにより充分に低電圧に保たれるので、出力電圧ＶOUTがクランプされることはない。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のミュート回路１０’では、ミュートオン時に消費電流が増加するという問題がある。すなわち、ミュート回路１０’のミュートオン時、即ち、スイッチＳＷにより高電圧ＶHがゲートＧ１に供給され、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１がオンしたとする。この場合、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とソースＳ１との間に形成されるダイオードに過大な電流が流れる。その為、従来のミュート回路１０’を使用した製品の消費電流が増大してしまう。
【０００９】
したがって、本発明の課題は、ミュートオン時に過大な電流が流れるのを防止することができる、ミュート回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によれば、入力電圧（ＶＩＮ）が印加される入力端子（ＩＮ）と、出力電圧（ＶＯＵＴ）を出力する出力端子（ＯＵＴ）と、前記入力端子と前記出力端子との間に接続された入力抵抗器（Ｒ１）とを持ち、前記出力端子にドレイン（Ｄ１）が接続され、ソース（Ｓ１）が接地され、ゲート（Ｇ１）には制御電圧として低電圧（ＶＬ）と高電圧（ＶＨ）とが選択的に供給される第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ１）を含むミュート回路（１０）であって、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタは、前記制御電圧として前記低電圧が供給されたときにオフして、前記入力電圧を実質的にそのまま前記出力電圧として前記出力端子から出力するようにミュートオフし、前記制御電圧として前記高電圧が供給されたときにオンして、前記入力電圧をミュートすることにより前記出力電圧を実質的に零とするようにミュートオンする、前記ミュート回路において、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときの消費電流を低減する消費電流低減回路（１２）を有し、前記消費電流低減回路は、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときに、該第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲート（Ｂ１）を接地端子に接続する回路から成り、前記消費電流低減回路は、ドレイン（Ｄ２）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートに接続され、ゲート（Ｇ２）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソース（Ｓ２）とバックゲート（Ｂ２）同士が互いに接続された第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ２）と、ドレイン（Ｄ３）が前記第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのソースとバックゲートに接続され、ゲート（Ｇ３）が前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソース（Ｓ３）とバックゲート（Ｂ３）が互いに接続されて前記接地端子に接続された第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ（Ｍ３）とから構成されたことを特徴とするミュート回路が得られる。
【００１１】
上記ミュート回路において、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートとゲートとの間に、前記ミュート回路のミュートオフ時に前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートの電圧がクランプされるのを防止するクランプ防止回路（１４）を有しても良い。このようなクランプ防止回路は、例えば抵抗器（Ｒ２）で構成される。
【００１２】
上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１４】
図１を参照して、本発明の一実施の形態に係るミュート回路１０について説明する。図示のミュート回路１０は、消費電流低減回路１２とクランプ防止回路１４とを備えている点を除いて、図２に示された従来のミュート回路１０’と同様の構成を有する。図２に示されたものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。尚、エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１を第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタと呼ぶことにする。
【００１５】
消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１と接地端子との間に接続されている。ミュート回路１０のミュートオン時に、消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続するためのものである。
【００１６】
詳述すると、消費電流低減回路１２は、第２および第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２およびＭ３から構成されている。第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２において、そのドレインＤ２は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１に接続され、そのゲートＧ２は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に接続され、そのソースＳ２とバックゲートＢ２同士は互いに接続されている。第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ３において、そのドレインＤ３は第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ２のソースＳ２とバックゲートＢ２とに接続され、ゲートＧ３は第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に接続され、そのソースＳ３とバックゲートＢ３と互いに接続されて接地されている。
【００１７】
クランプ防止回路１４は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とゲートＧ１との間に接続されており、図示の例では、抵抗器Ｒ２から構成されている。クランプ防止回路１４は、ミュート回路１０のミュートオフ時に、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１の電圧が、第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ３のバックゲートＢ３と第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のソースＳ１との間の間に形成されるダイオードによりクランプされることを防止するためのものである。
【００１８】
このような構成では、ミュート回路１０のミュートオン時に、スイッチＳＷにより高電圧ＶHが制御電圧として第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のゲートＧ１に供給される。そのとき、消費電流低減回路１２は、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続する。これにより、第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１とソースＳ１との間の過大電流を防止することができる。
【００１９】
以上、本発明について好ましい実施の形態によって説明を例に挙げて説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、過大電流防止回路１２は上述した実施の形態のものに限定されれず、ミュートオン時に第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタＭ１のバックゲートＢ１を接地端子に接続できる構成であれば良い。また、クランプ防止回路１４は必ずしも必要ではなく、必要に応じて設けるようにしても良い。
【００２０】
【発明の効果】
以上の説明から明らかなように、本発明では、消費電流低減回路を付加したので、ミュート回路での消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるミュート回路を示す回路図である。
【図２】従来のミュート回路を示す回路図である。
【図３】図２のミュート回路に使用されるエンハンスメント型ＮチャネルＭＯＳトランジスタの概略構造を断面で示す回路図である。
【符号の説明】
１０ ミュート回路
１２ 消費電流低減回路
１４ クランプ防止回路
Ｍ１〜Ｍ３ エンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２ 抵抗器
ＩＮ 入力端子
ＯＵＴ 出力端子
Claims (3)
- 入力電圧が印加される入力端子と、出力電圧を出力する出力端子と、前記入力端子と前記出力端子との間に接続された入力抵抗器とを持ち、前記出力端子にドレインが接続され、ソースが接地され、ゲートには制御電圧として低電圧と高電圧とが選択的に供給される第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタを含むミュート回路であって、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタは、前記制御電圧として前記低電圧が供給されたときにオフして、前記入力電圧を実質的にそのまま前記出力電圧として前記出力端子から出力するようにミュートオフし、前記制御電圧として前記高電圧が供給されたときにオンして、前記入力電圧をミュートすることにより前記出力電圧を実質的に零とするようにミュートオンする、前記ミュート回路において、
前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときの消費電流を低減する消費電流低減回路を有し、
前記消費電流低減回路は、前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタがオンしたときに、該第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートを接地端子に接続する回路から成り、
前記消費電流低減回路は、
ドレインが前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートに接続され、ゲートが前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースとバックゲート同士が互いに接続された第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタと、
ドレインが前記第２のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのソースとバックゲートに接続され、ゲートが前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートに接続され、ソースとバックゲートが互いに接続されて前記接地端子に接続された第３のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタと
を有することを特徴とするミュート回路。 - 前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのバックゲートとゲートとの間に、前記ミュート回路のミュートオフ時に前記第１のエンハンスメント型ＮチャネルＭＯＳ電界効果トランジスタのゲートの電圧がクランプされるのを防止するクランプ防止回路を有することを特徴とする請求項１に記載のミュート回路。
- 前記クランプ防止回路が抵抗器である請求項２に記載のミュート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064900A JP4497265B2 (ja) | 2001-03-08 | 2001-03-08 | ミュート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064900A JP4497265B2 (ja) | 2001-03-08 | 2001-03-08 | ミュート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002271217A JP2002271217A (ja) | 2002-09-20 |
| JP4497265B2 true JP4497265B2 (ja) | 2010-07-07 |
Family
ID=18923657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001064900A Expired - Fee Related JP4497265B2 (ja) | 2001-03-08 | 2001-03-08 | ミュート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4497265B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4800688B2 (ja) * | 2005-07-08 | 2011-10-26 | パナソニック株式会社 | ミューティング回路を設けた半導体集積回路 |
| JP2007096731A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | ミュート回路 |
| JP2008067187A (ja) * | 2006-09-08 | 2008-03-21 | Matsushita Electric Ind Co Ltd | ミュート回路、およびそれを備えた半導体集積回路 |
| JP4861117B2 (ja) * | 2006-10-12 | 2012-01-25 | ローム株式会社 | ミュート回路、それを用いたオーディオ信号増幅回路ならびに電子機器 |
| JP4893606B2 (ja) * | 2007-11-30 | 2012-03-07 | 株式会社Ｊｖｃケンウッド | 無線機のスケルチ制御装置 |
| JP5192592B2 (ja) * | 2012-02-01 | 2013-05-08 | ローム株式会社 | ミュート回路およびそれを用いたオーディオ信号増幅回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101530A (ja) * | 1991-10-03 | 1993-04-23 | Matsushita Electric Ind Co Ltd | 磁気テープ記録再生装置 |
| JPH05299651A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | バックゲート端子付ｍｏｓｆｅｔ |
| JPH0758614A (ja) * | 1994-03-22 | 1995-03-03 | Toshiyasu Suzuki | 絶縁ゲート型電界効果トランジスタ と３端子スイッチ |
-
2001
- 2001-03-08 JP JP2001064900A patent/JP4497265B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101530A (ja) * | 1991-10-03 | 1993-04-23 | Matsushita Electric Ind Co Ltd | 磁気テープ記録再生装置 |
| JPH05299651A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | バックゲート端子付ｍｏｓｆｅｔ |
| JPH0758614A (ja) * | 1994-03-22 | 1995-03-03 | Toshiyasu Suzuki | 絶縁ゲート型電界効果トランジスタ と３端子スイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002271217A (ja) | 2002-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06204820A (ja) | １対の入力信号を比較するための比較器回路およびそのための方法 | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| US5635869A (en) | Current reference circuit | |
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| US6008667A (en) | Emitter-coupled logic to CMOS logic converter and method of operation | |
| US5977800A (en) | Differential MOS current-mode logic circuit having high gain and fast speed | |
| JP4497265B2 (ja) | ミュート回路 | |
| US6384639B1 (en) | Circuit and method for reducing static power dissipation in a semiconductor device | |
| KR0137857B1 (ko) | 반도체 장치 | |
| US7656144B2 (en) | Bias generator with reduced current consumption | |
| JPH08293744A (ja) | 半導体回路 | |
| JP4654666B2 (ja) | アナログスイッチ回路 | |
| US6911871B1 (en) | Circuit with voltage clamping for bias transistor to allow power supply over-voltage | |
| JP2001086641A (ja) | 入力保護回路および半導体集積回路 | |
| US6031417A (en) | Differential amplifier for multiple supply voltages and biasing device therefore | |
| US8134404B2 (en) | Semiconductor device that degrades leak current of a transistor | |
| US7190205B2 (en) | Variable resistance circuit | |
| US20190140607A1 (en) | Differential input stages | |
| JP3657193B2 (ja) | 温度検出回路 | |
| KR100271207B1 (ko) | 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터 | |
| US20060267675A1 (en) | PMOS current mirror with cascaded PMOS transistors and zero voltage gate threshold transistor | |
| JPH06152351A (ja) | 電位判定回路 | |
| JP2002164772A (ja) | 半導体スイッチ集積回路 | |
| US20030107405A1 (en) | Variable voltage tolerant input/output circuit | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100324 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4497265 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |