JP2002164772A - 半導体スイッチ集積回路 - Google Patents
半導体スイッチ集積回路Info
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Abstract
(57)【要約】
【課題】 消費電流の大幅な増加を招くことなく、スイ
ッチ素子のドレインとソース間を通過する高周波信号の
損失増加を抑止し、特性改善を図った単極双投スイッチ
回路を提供する。 【解決手段】 デプレッションモード電界効果トランジ
スタＱ１及びＱ２のドレインとソース間を相補的に断続
させて高周波スイッチ素子となる半導体スイッチ集積回
路において、ゲートに単相切替信号が入力され、ドレイ
ン出力による反転信号をＱ１のゲートに入力するエンハ
ンスメントモード電界効果トランジスタＱ３と、ゲート
に前記単相切替信号とは反転した信号が入力され、ドレ
イン出力による正転信号をＱ２のゲートに入力するエン
ハンスメントモード電界効果トランジスタＱ４と、ゲー
トに前記単相切替信号が入力され、ドレイン出力による
前記単相切替信号とは反転した信号を前記第４のトラン
ジスタのゲートに入力するエンハンスメントモード電界
効果トランジスタＱ５とを具備するように構成した。
ッチ素子のドレインとソース間を通過する高周波信号の
損失増加を抑止し、特性改善を図った単極双投スイッチ
回路を提供する。 【解決手段】 デプレッションモード電界効果トランジ
スタＱ１及びＱ２のドレインとソース間を相補的に断続
させて高周波スイッチ素子となる半導体スイッチ集積回
路において、ゲートに単相切替信号が入力され、ドレイ
ン出力による反転信号をＱ１のゲートに入力するエンハ
ンスメントモード電界効果トランジスタＱ３と、ゲート
に前記単相切替信号とは反転した信号が入力され、ドレ
イン出力による正転信号をＱ２のゲートに入力するエン
ハンスメントモード電界効果トランジスタＱ４と、ゲー
トに前記単相切替信号が入力され、ドレイン出力による
前記単相切替信号とは反転した信号を前記第４のトラン
ジスタのゲートに入力するエンハンスメントモード電界
効果トランジスタＱ５とを具備するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機や高
周波機器の高周波信号切替を行う単極双投スイッチに係
り、特に半導体集積回路を用いてなるものにおいて、性
能の改善を行ったものに関する。
周波機器の高周波信号切替を行う単極双投スイッチに係
り、特に半導体集積回路を用いてなるものにおいて、性
能の改善を行ったものに関する。
【０００２】
【従来の技術】図３は単相切替信号にて動作するインバ
ータ回路を内蔵した半導体集積回路による単極双投スイ
ッチ回路の一例である。本図において、Ｐ１〜Ｐ３はそ
れぞれ高周波信号が入力あるいは出力する入出力端子、
Ｓ１は単相切替信号（以下切替信号と略称する）が入力
される信号入力端子、Ｖ１は電源電圧を供給する電源、
Ｑ１及びＱ２はデプレッションモード電界効果トランジ
スタ、Ｑ３及びＱ４はエンハンスメントモード電界効果
トランジスタ、Ｃ１〜Ｃ３は直流電流遮断のためのコン
デンサ、Ｒ１〜Ｒ５及びＲ７は抵抗を示す。
ータ回路を内蔵した半導体集積回路による単極双投スイ
ッチ回路の一例である。本図において、Ｐ１〜Ｐ３はそ
れぞれ高周波信号が入力あるいは出力する入出力端子、
Ｓ１は単相切替信号（以下切替信号と略称する）が入力
される信号入力端子、Ｖ１は電源電圧を供給する電源、
Ｑ１及びＱ２はデプレッションモード電界効果トランジ
スタ、Ｑ３及びＱ４はエンハンスメントモード電界効果
トランジスタ、Ｃ１〜Ｃ３は直流電流遮断のためのコン
デンサ、Ｒ１〜Ｒ５及びＲ７は抵抗を示す。
【０００３】この回路では、目的の高周波信号はデプレ
ッションモード電界効果トランジスタ（以下Ｄ−ＦＥＴ
と称する）Ｑ１及びＱ２のいずれかのソースとドレイン
間を通過し、入出力端子Ｐ１とＰ２間、あるいは入出力
端子Ｐ３とＰ２間がそれぞれ相補的に接続される。入出
力端子Ｐ２には抵抗Ｒ１を介して正の電源電圧を供給す
る電源Ｖ１が接続されており、Ｄ−ＦＥＴＱ１及びＱ２
のドレインには常に電源電圧がバイアスされている。従
ってＤ−ＦＥＴＱ１、Ｑ２のいずれかのゲート電圧が接
地電位ならば、そのＤ−ＦＥＴのゲートとドレイン間は
ピンチオフ状態となり、ドレインとソース間は高周波信
号を遮断する。また、Ｄ−ＦＥＴＱ１、Ｑ２のいずれか
のゲート電圧が電源電圧ならば、そのＤ−ＦＥＴのチャ
ネルは全開状態となり、ドレインとソース間を高周波信
号が低損失で通過する。即ちＤ−ＦＥＴＱ１及びＱ２の
ゲート電圧を相補的に接地電位及び電源電圧とすること
で、入出力端子Ｐ１とＰ２の間、あるいは入出力端子Ｐ
３とＰ２の間が相補的に断続される。なお、Ｑ１及びＱ
２に使用する電界効果トランジスタとしてＧａＡｓＭＥ
ＳＦＥＴを適用する場合、高周波信号を低損失で通過さ
せるには、低チャネル抵抗特性が得られるＤ−ＦＥＴが
好適である。
ッションモード電界効果トランジスタ（以下Ｄ−ＦＥＴ
と称する）Ｑ１及びＱ２のいずれかのソースとドレイン
間を通過し、入出力端子Ｐ１とＰ２間、あるいは入出力
端子Ｐ３とＰ２間がそれぞれ相補的に接続される。入出
力端子Ｐ２には抵抗Ｒ１を介して正の電源電圧を供給す
る電源Ｖ１が接続されており、Ｄ−ＦＥＴＱ１及びＱ２
のドレインには常に電源電圧がバイアスされている。従
ってＤ−ＦＥＴＱ１、Ｑ２のいずれかのゲート電圧が接
地電位ならば、そのＤ−ＦＥＴのゲートとドレイン間は
ピンチオフ状態となり、ドレインとソース間は高周波信
号を遮断する。また、Ｄ−ＦＥＴＱ１、Ｑ２のいずれか
のゲート電圧が電源電圧ならば、そのＤ−ＦＥＴのチャ
ネルは全開状態となり、ドレインとソース間を高周波信
号が低損失で通過する。即ちＤ−ＦＥＴＱ１及びＱ２の
ゲート電圧を相補的に接地電位及び電源電圧とすること
で、入出力端子Ｐ１とＰ２の間、あるいは入出力端子Ｐ
３とＰ２の間が相補的に断続される。なお、Ｑ１及びＱ
２に使用する電界効果トランジスタとしてＧａＡｓＭＥ
ＳＦＥＴを適用する場合、高周波信号を低損失で通過さ
せるには、低チャネル抵抗特性が得られるＤ−ＦＥＴが
好適である。
【０００４】エンハンスメントモード電界効果トランジ
スタ（以下Ｅ−ＦＥＴと称する）Ｑ３は、外部より信号
入力端子Ｓ１に印加される切替信号の電圧レベル変換及
び反転信号を生成する機能を持ち、Ｅ−ＦＥＴＱ３のド
レインとＤ−ＦＥＴＱ１のゲートが接続されることで、
切替信号とは反転した信号をＤ−ＦＥＴＱ１のゲートに
供給する。
スタ（以下Ｅ−ＦＥＴと称する）Ｑ３は、外部より信号
入力端子Ｓ１に印加される切替信号の電圧レベル変換及
び反転信号を生成する機能を持ち、Ｅ−ＦＥＴＱ３のド
レインとＤ−ＦＥＴＱ１のゲートが接続されることで、
切替信号とは反転した信号をＤ−ＦＥＴＱ１のゲートに
供給する。
【０００５】同じくＥ−ＦＥＴであるＱ４のゲートはＥ
−ＦＥＴＱ３のドレインと抵抗Ｒ７を介して接続され、
Ｅ−ＦＥＴＱ３と同様に切替信号の電圧レベル変換及び
Ｅ−ＦＥＴＱ４のゲート信号の反転信号を生成する。即
ちＥ−ＦＥＴＱ４のドレインには信号入力端子Ｓ１に印
加された切替信号と同相の信号が出力される。但しＤ−
ＦＥＴＱ２を適正に断続させるために必要な電圧レベル
に変換されるため、Ｅ−ＦＥＴＱ４のドレイン電圧値
は、信号入力端子Ｓ１に印加される切替信号とは異なる
電圧値となる。Ｅ−ＦＥＴＱ４のドレインがＤ−ＦＥＴ
Ｑ２のゲートに接続されることで、Ｄ−ＦＥＴＱ２のゲ
ートにはＤ−ＦＥＴＱ１とは逆相の電圧（正転信号）が
印加されることになる。即ちＤ−ＦＥＴＱ１のゲート電
圧が接地電位ならば、Ｄ−ＦＥＴＱ２のゲート電圧は電
源電圧となり、この状態でＤ−ＦＥＴＱ１がオン状態と
なるので入出力端子Ｐ１とＰ２間が接続され、かつＤ−
ＦＥＴＱ２がオフ状態となるので入出力端子Ｐ３とＰ２
間が切断され、単極双投スイッチとしての相補的な機能
が得られる。
−ＦＥＴＱ３のドレインと抵抗Ｒ７を介して接続され、
Ｅ−ＦＥＴＱ３と同様に切替信号の電圧レベル変換及び
Ｅ−ＦＥＴＱ４のゲート信号の反転信号を生成する。即
ちＥ−ＦＥＴＱ４のドレインには信号入力端子Ｓ１に印
加された切替信号と同相の信号が出力される。但しＤ−
ＦＥＴＱ２を適正に断続させるために必要な電圧レベル
に変換されるため、Ｅ−ＦＥＴＱ４のドレイン電圧値
は、信号入力端子Ｓ１に印加される切替信号とは異なる
電圧値となる。Ｅ−ＦＥＴＱ４のドレインがＤ−ＦＥＴ
Ｑ２のゲートに接続されることで、Ｄ−ＦＥＴＱ２のゲ
ートにはＤ−ＦＥＴＱ１とは逆相の電圧（正転信号）が
印加されることになる。即ちＤ−ＦＥＴＱ１のゲート電
圧が接地電位ならば、Ｄ−ＦＥＴＱ２のゲート電圧は電
源電圧となり、この状態でＤ−ＦＥＴＱ１がオン状態と
なるので入出力端子Ｐ１とＰ２間が接続され、かつＤ−
ＦＥＴＱ２がオフ状態となるので入出力端子Ｐ３とＰ２
間が切断され、単極双投スイッチとしての相補的な機能
が得られる。
【０００６】単極双投スイッチを切り換えるための切替
信号の電圧レベルは、例えばＥ−ＦＥＴ及びＤ−ＦＥＴ
にＧａＡｓＭＥＳＦＥＴを適用すれば、“０”から
“１”に切替わる入力電圧（閾値電圧）はＥ−ＦＥＴの
特性上およそ０．２から０．５Ｖの範囲である。この閾
値電圧は信号信号入力端子Ｓ１に、抵抗分割あるいはダ
イオードによるレベル変換回路を付加することでＴＴＬ
やＣＭＯＳ論理の閾値に適合できる。
信号の電圧レベルは、例えばＥ−ＦＥＴ及びＤ−ＦＥＴ
にＧａＡｓＭＥＳＦＥＴを適用すれば、“０”から
“１”に切替わる入力電圧（閾値電圧）はＥ−ＦＥＴの
特性上およそ０．２から０．５Ｖの範囲である。この閾
値電圧は信号信号入力端子Ｓ１に、抵抗分割あるいはダ
イオードによるレベル変換回路を付加することでＴＴＬ
やＣＭＯＳ論理の閾値に適合できる。
【０００７】
【発明が解決しようとする課題】しかしながら、図３の
単極双投スイッチ回路では、Ｅ−ＦＥＴＱ３のドレイン
出力は、Ｄ−ＦＥＴＱ１のゲートに接続されると共にＥ
−ＦＥＴＱ４のゲートに抵抗Ｒ７を介して接続されてい
る。このため以下に詳述する動作条件で不具合が発生す
る。
単極双投スイッチ回路では、Ｅ−ＦＥＴＱ３のドレイン
出力は、Ｄ−ＦＥＴＱ１のゲートに接続されると共にＥ
−ＦＥＴＱ４のゲートに抵抗Ｒ７を介して接続されてい
る。このため以下に詳述する動作条件で不具合が発生す
る。
【０００８】切替信号として２値の正論理“０”か
“１”の２状態いずれかが選択されることとし、例えば
信号入力端子Ｓ１に“０”状態の切替信号が入力された
場合を仮定する。Ｅ−ＦＥＴＱ３のドレインには反転し
た信号が出力されるため“１”の論理となり、ここでは
レベル変換されて電源電圧に近似した電圧が発生する。
この状態では、抵抗Ｒ７を介してＥ−ＦＥＴＱ４のゲー
トに電流が流れる。ＧａＡｓＭＥＳＦＥＴでＥ−ＦＥＴ
が構成されていれば、Ｅ−ＦＥＴＱ４を完全にターンオ
ンさせるためには通常１μＡ以上のゲート電流を必要と
する。Ｅ−ＦＥＴＱ４へのゲート電流はＥ−ＦＥＴＱ３
のドレイン抵抗であるＲ３を介して供給されるため、電
源電圧が抵抗Ｒ３の抵抗値とＥ−ＦＥＴＱ４のゲート電
流の積に相当する分の電圧降下を伴ってＤ−ＦＥＴＱ１
のゲートに印加される。Ｄ−ＦＥＴＱ１のドレインには
電源電圧が抵抗Ｒ１を介して印加されており、Ｄ−ＦＥ
ＴＱ１のゲート電圧が電源電圧より降下しているため、
Ｄ−ＦＥＴＱ１のゲートとドレイン間には負の電圧差が
発生する。Ｑ１はＤ−ＦＥＴであるため、ゲートとドレ
イン間に負の電圧差があるとドレインとソース間のチャ
ネル抵抗の増加を招き、結果として入出力端子Ｐ１とＰ
２の間を通過する高周波信号の通過損失増加を引き起こ
す。
“１”の２状態いずれかが選択されることとし、例えば
信号入力端子Ｓ１に“０”状態の切替信号が入力された
場合を仮定する。Ｅ−ＦＥＴＱ３のドレインには反転し
た信号が出力されるため“１”の論理となり、ここでは
レベル変換されて電源電圧に近似した電圧が発生する。
この状態では、抵抗Ｒ７を介してＥ−ＦＥＴＱ４のゲー
トに電流が流れる。ＧａＡｓＭＥＳＦＥＴでＥ−ＦＥＴ
が構成されていれば、Ｅ−ＦＥＴＱ４を完全にターンオ
ンさせるためには通常１μＡ以上のゲート電流を必要と
する。Ｅ−ＦＥＴＱ４へのゲート電流はＥ−ＦＥＴＱ３
のドレイン抵抗であるＲ３を介して供給されるため、電
源電圧が抵抗Ｒ３の抵抗値とＥ−ＦＥＴＱ４のゲート電
流の積に相当する分の電圧降下を伴ってＤ−ＦＥＴＱ１
のゲートに印加される。Ｄ−ＦＥＴＱ１のドレインには
電源電圧が抵抗Ｒ１を介して印加されており、Ｄ−ＦＥ
ＴＱ１のゲート電圧が電源電圧より降下しているため、
Ｄ−ＦＥＴＱ１のゲートとドレイン間には負の電圧差が
発生する。Ｑ１はＤ−ＦＥＴであるため、ゲートとドレ
イン間に負の電圧差があるとドレインとソース間のチャ
ネル抵抗の増加を招き、結果として入出力端子Ｐ１とＰ
２の間を通過する高周波信号の通過損失増加を引き起こ
す。
【０００９】このようなＤ−ＦＥＴＱ１のゲートとドレ
イン間に負の電圧差が発生する現象は、抵抗Ｒ３の抵抗
値とＥ−ＦＥＴＱ４のゲート電流に起因する。従って、
例えば抵抗Ｒ３の抵抗値を減少させるなどして抵抗Ｒ３
の電圧降下を低減すれば、Ｄ−ＦＥＴＱ１のゲートとド
レイン間の負電圧差が減少するので、入出力端子Ｐ１と
Ｐ２間を通過する高周波信号の通過損失増加を抑制でき
る。
イン間に負の電圧差が発生する現象は、抵抗Ｒ３の抵抗
値とＥ−ＦＥＴＱ４のゲート電流に起因する。従って、
例えば抵抗Ｒ３の抵抗値を減少させるなどして抵抗Ｒ３
の電圧降下を低減すれば、Ｄ−ＦＥＴＱ１のゲートとド
レイン間の負電圧差が減少するので、入出力端子Ｐ１と
Ｐ２間を通過する高周波信号の通過損失増加を抑制でき
る。
【００１０】しかし、この場合は以下のような問題が発
生する。即ち、切替信号Ｓ１に“１”状態の信号が入力
されたとき、Ｅ−ＦＥＴＱ３のゲートが順方向にバイア
スされドレインとソース間がオン状態となり、ドレイン
電圧が接地電位近くに低下し、抵抗Ｒ３にその抵抗値で
電源電圧を除した電流が流れるため、抵抗Ｒ３の抵抗値
を低くすればそれだけ消費電流の増加を招いてしまう。
これに対してＤ−ＦＥＴＱ１のゲートへの電流は、切替
信号Ｓ１が“０”、“１”いずれの場合でもＤ−ＦＥＴ
Ｑ１のゲートとドレイン間が同電位あるいは逆方向バイ
アス条件であり、更に入出力端子Ｐ１、Ｐ２、Ｐ３に至
る経路には直流電流遮断目的のコンデンサＣ１、Ｃ２、
Ｃ３が接続されており、Ｄ−ＦＥＴＱ１へのゲート電流
は流れない。
生する。即ち、切替信号Ｓ１に“１”状態の信号が入力
されたとき、Ｅ−ＦＥＴＱ３のゲートが順方向にバイア
スされドレインとソース間がオン状態となり、ドレイン
電圧が接地電位近くに低下し、抵抗Ｒ３にその抵抗値で
電源電圧を除した電流が流れるため、抵抗Ｒ３の抵抗値
を低くすればそれだけ消費電流の増加を招いてしまう。
これに対してＤ−ＦＥＴＱ１のゲートへの電流は、切替
信号Ｓ１が“０”、“１”いずれの場合でもＤ−ＦＥＴ
Ｑ１のゲートとドレイン間が同電位あるいは逆方向バイ
アス条件であり、更に入出力端子Ｐ１、Ｐ２、Ｐ３に至
る経路には直流電流遮断目的のコンデンサＣ１、Ｃ２、
Ｃ３が接続されており、Ｄ−ＦＥＴＱ１へのゲート電流
は流れない。
【００１１】本発明は、上記問題に鑑みてなされたもの
で、消費電流の大幅な増加を招くことなくＤ−ＦＥＴＱ
１のゲートとドレイン間の負電圧差を発生させず、入出
力端子Ｐ１とＰ２間を通過する高周波信号の損失増加を
抑止し特性改善を図った、単極双投スイッチ回路を提供
するものである。
で、消費電流の大幅な増加を招くことなくＤ−ＦＥＴＱ
１のゲートとドレイン間の負電圧差を発生させず、入出
力端子Ｐ１とＰ２間を通過する高周波信号の損失増加を
抑止し特性改善を図った、単極双投スイッチ回路を提供
するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、デプレッションモード電界効果トランジ
スタからなる第１及び第２のトランジスタのドレインと
ソース間が相補的に断続されて高周波スイッチ素子とな
る半導体スイッチ集積回路において、ゲートに単相切替
信号が入力され、ドレイン出力による反転信号を前記第
１のトランジスタのゲートに入力するエンハンスメント
モード電界効果トランジスタからなる第３のトランジス
タと、ゲートに前記単相切替信号とは反転した信号が入
力され、ドレイン出力による正転信号を前記第２のトラ
ンジスタのゲートに入力するエンハンスメントモード電
界効果トランジスタからなる第４のトランジスタと、ゲ
ートに前記単相切替信号が入力され、ドレイン出力によ
る前記単相切替信号とは反転した信号を前記第４のトラ
ンジスタのゲートに入力するエンハンスメントモード電
界効果トランジスタからなる第５のトランジスタとを具
備することを特徴とする。
め、本発明は、デプレッションモード電界効果トランジ
スタからなる第１及び第２のトランジスタのドレインと
ソース間が相補的に断続されて高周波スイッチ素子とな
る半導体スイッチ集積回路において、ゲートに単相切替
信号が入力され、ドレイン出力による反転信号を前記第
１のトランジスタのゲートに入力するエンハンスメント
モード電界効果トランジスタからなる第３のトランジス
タと、ゲートに前記単相切替信号とは反転した信号が入
力され、ドレイン出力による正転信号を前記第２のトラ
ンジスタのゲートに入力するエンハンスメントモード電
界効果トランジスタからなる第４のトランジスタと、ゲ
ートに前記単相切替信号が入力され、ドレイン出力によ
る前記単相切替信号とは反転した信号を前記第４のトラ
ンジスタのゲートに入力するエンハンスメントモード電
界効果トランジスタからなる第５のトランジスタとを具
備することを特徴とする。
【００１３】また、デプレッションモード電界効果トラ
ンジスタからなり、ドレインが共通接続されると共に第
１の抵抗を介してバイアス電源の高電位側に接続された
第１及び第２のトランジスタと、該第１のトランジスタ
ソース、前記共通接続されたドレイン及び前記第２のト
ランジスタのソースに接続した第１、第２及び第３の入
出力端子とを具備し、該第１及び第２のトランジスタの
ソースとドレイン間が相補的に断続されて高周波スイッ
チ素子となる半導体スイッチ集積回路において、 ドレ
インが第２の抵抗を介して前記第１のトランジスタのゲ
ートに接続されると共に第３の抵抗を介してバイアス電
源の高電位側に接続され、ソースが接地され、ゲートが
単相切替信号入力端子に接続されたエンハンスメントモ
ード電界効果トランジスタからなる第３のトランジスタ
と、ドレインが第４の抵抗を介して前記第２のトランジ
スタのゲートに接続されると共に第５の抵抗を介して前
記バイアス電源の高電位側に接続され、ソースが接地さ
れ、ゲートが第６の抵抗を介して前記バイアス電源の高
電位側に接続されたエンハンスメントモード電界効果ト
ランジスタからなる第４のトランジスタと、ドレインが
前記第４のトランジスタのゲートに接続され、ソースが
接地され、ゲートが前記単相切替信号入力端子に接続さ
れた第５のトランジスタとを具備することを特徴とす
る。この際、前記第３、第５及び第６の抵抗をアクティ
ブロードに代えたものとすれば、回路の占有面積を縮小
することができる。
ンジスタからなり、ドレインが共通接続されると共に第
１の抵抗を介してバイアス電源の高電位側に接続された
第１及び第２のトランジスタと、該第１のトランジスタ
ソース、前記共通接続されたドレイン及び前記第２のト
ランジスタのソースに接続した第１、第２及び第３の入
出力端子とを具備し、該第１及び第２のトランジスタの
ソースとドレイン間が相補的に断続されて高周波スイッ
チ素子となる半導体スイッチ集積回路において、 ドレ
インが第２の抵抗を介して前記第１のトランジスタのゲ
ートに接続されると共に第３の抵抗を介してバイアス電
源の高電位側に接続され、ソースが接地され、ゲートが
単相切替信号入力端子に接続されたエンハンスメントモ
ード電界効果トランジスタからなる第３のトランジスタ
と、ドレインが第４の抵抗を介して前記第２のトランジ
スタのゲートに接続されると共に第５の抵抗を介して前
記バイアス電源の高電位側に接続され、ソースが接地さ
れ、ゲートが第６の抵抗を介して前記バイアス電源の高
電位側に接続されたエンハンスメントモード電界効果ト
ランジスタからなる第４のトランジスタと、ドレインが
前記第４のトランジスタのゲートに接続され、ソースが
接地され、ゲートが前記単相切替信号入力端子に接続さ
れた第５のトランジスタとを具備することを特徴とす
る。この際、前記第３、第５及び第６の抵抗をアクティ
ブロードに代えたものとすれば、回路の占有面積を縮小
することができる。
【００１４】
【発明の実施の形態】図１は本発明の実施の形態を示す
回路図であり、図３と同一の符号のものは同一または相
当するものを示し、Ｑ５はＥ−ＦＥＴ、Ｒ６は抵抗を示
す。なお、本実施の形態は半導体集積回路による単極双
投スイッチを例に説明する。
回路図であり、図３と同一の符号のものは同一または相
当するものを示し、Ｑ５はＥ−ＦＥＴ、Ｒ６は抵抗を示
す。なお、本実施の形態は半導体集積回路による単極双
投スイッチを例に説明する。
【００１５】本実施の形態が図３に示された従来回路と
異なるところは、Ｅ−ＦＥＴＱ４のゲートが抵抗Ｒ６を
介して抵抗Ｒ３と電源Ｖ１の接続点に接続されている点
と、ゲートが切替信号Ｓ１の入力端子に、ドレインがＥ
−ＦＥＴＱ４のゲートに接続されたソース接地のＥ−Ｆ
ＥＴＱ５を追加した点であり、その他の構成は図３と同
様である。即ち、目的の高周波信号は、Ｄ−ＦＥＴＱ１
及びＱ２のＤ−ＦＥＴのソース及びドレイン間を通過
し、入出力端子Ｐ１とＰ２間、あるいは入出力端子Ｐ３
とＰ２間がそれぞれ接続される。入出力端子Ｐ２には抵
抗Ｒ１を介して正の電源Ｖ１に接続されており、Ｄ−Ｆ
ＥＴＱ１及びＱ２のドレインには常に電源電圧がバイア
スされている。従ってＤ−ＦＥＴＱ１、Ｑ２のいずれか
のゲート電圧が接地電位ならば、そのＤ−ＦＥＴのゲー
トとドレイン間はピンチオフ状態となり、ドレインとソ
ース間は高周波信号を遮断する。またＤ−ＦＥＴＱ１、
Ｑ２のいずれかのゲート電圧が電源電圧ならば、そのＤ
−ＦＥＴのチャネルは全開状態となり、ドレインとソー
ス間を高周波信号が低損失で通過する。そしてＤ−ＦＥ
ＴＱ１及びＱ２のゲート電圧を相補的に接地電位及び電
源電圧とすることで、入出力端子Ｐ１とＰ２の間、ある
いは入出力端子Ｐ３とＰ２の間が相補的に断続される。
異なるところは、Ｅ−ＦＥＴＱ４のゲートが抵抗Ｒ６を
介して抵抗Ｒ３と電源Ｖ１の接続点に接続されている点
と、ゲートが切替信号Ｓ１の入力端子に、ドレインがＥ
−ＦＥＴＱ４のゲートに接続されたソース接地のＥ−Ｆ
ＥＴＱ５を追加した点であり、その他の構成は図３と同
様である。即ち、目的の高周波信号は、Ｄ−ＦＥＴＱ１
及びＱ２のＤ−ＦＥＴのソース及びドレイン間を通過
し、入出力端子Ｐ１とＰ２間、あるいは入出力端子Ｐ３
とＰ２間がそれぞれ接続される。入出力端子Ｐ２には抵
抗Ｒ１を介して正の電源Ｖ１に接続されており、Ｄ−Ｆ
ＥＴＱ１及びＱ２のドレインには常に電源電圧がバイア
スされている。従ってＤ−ＦＥＴＱ１、Ｑ２のいずれか
のゲート電圧が接地電位ならば、そのＤ−ＦＥＴのゲー
トとドレイン間はピンチオフ状態となり、ドレインとソ
ース間は高周波信号を遮断する。またＤ−ＦＥＴＱ１、
Ｑ２のいずれかのゲート電圧が電源電圧ならば、そのＤ
−ＦＥＴのチャネルは全開状態となり、ドレインとソー
ス間を高周波信号が低損失で通過する。そしてＤ−ＦＥ
ＴＱ１及びＱ２のゲート電圧を相補的に接地電位及び電
源電圧とすることで、入出力端子Ｐ１とＰ２の間、ある
いは入出力端子Ｐ３とＰ２の間が相補的に断続される。
【００１６】Ｅ−ＦＥＴからなるＥ−ＦＥＴＱ３は、外
部より印加される切替信号Ｓ１の電圧レベル変換及び反
転信号を生成する機能を持ち、Ｅ−ＦＥＴＱ３のドレイ
ンとＤ−ＦＥＴＱ１のゲートが接続されることで、外部
より印加される切替信号Ｓ１とは反転した信号をＤ−Ｆ
ＥＴＱ１のゲートに供給する。Ｅ−ＦＥＴであるＥ−Ｆ
ＥＴＱ５についても同様にゲートを切替信号Ｓ１の入力
端子に接続し、ドレインに接続されるＥ−ＦＥＴである
Ｅ−ＦＥＴＱ４のゲートに切替信号Ｓ１とは反転した信
号を発生させる。この結果Ｅ−ＦＥＴＱ４のドレインに
は外部より印加される切替信号１と同相の信号が出力さ
れ、Ｄ−ＦＥＴＱ１及びＱ２で構成される単極双投スイ
ッチは図３で示した単極双投スイッチと同機能を示す。
即ちＤ−ＦＥＴＱ１のゲート電圧が接地電位ならば、Ｄ
−ＦＥＴＱ２のゲート電圧は電源電圧となり、この状態
でＤ−ＦＥＴＱ１がオン状態となるため入出力端子Ｐ１
とＰ２の間が接続され、かつＤ−ＦＥＴＱ２がオフ状態
となるため入出力端子Ｐ３とＰ２の間が接続され、単極
双投スイッチとしての相補的な機能が得られる。
部より印加される切替信号Ｓ１の電圧レベル変換及び反
転信号を生成する機能を持ち、Ｅ−ＦＥＴＱ３のドレイ
ンとＤ−ＦＥＴＱ１のゲートが接続されることで、外部
より印加される切替信号Ｓ１とは反転した信号をＤ−Ｆ
ＥＴＱ１のゲートに供給する。Ｅ−ＦＥＴであるＥ−Ｆ
ＥＴＱ５についても同様にゲートを切替信号Ｓ１の入力
端子に接続し、ドレインに接続されるＥ−ＦＥＴである
Ｅ−ＦＥＴＱ４のゲートに切替信号Ｓ１とは反転した信
号を発生させる。この結果Ｅ−ＦＥＴＱ４のドレインに
は外部より印加される切替信号１と同相の信号が出力さ
れ、Ｄ−ＦＥＴＱ１及びＱ２で構成される単極双投スイ
ッチは図３で示した単極双投スイッチと同機能を示す。
即ちＤ−ＦＥＴＱ１のゲート電圧が接地電位ならば、Ｄ
−ＦＥＴＱ２のゲート電圧は電源電圧となり、この状態
でＤ−ＦＥＴＱ１がオン状態となるため入出力端子Ｐ１
とＰ２の間が接続され、かつＤ−ＦＥＴＱ２がオフ状態
となるため入出力端子Ｐ３とＰ２の間が接続され、単極
双投スイッチとしての相補的な機能が得られる。
【００１７】本実施の形態では、切替信号を反転させる
ＦＥＴはＥ−ＦＥＴＱ３及びＱ５であるが、図３で示し
たＥ−ＦＥＴＱ３の機能をそれぞれのＦＥＴに分担させ
ている。即ち図１のＥ−ＦＥＴＱ３は本来ゲート電流の
流れないＤ−ＦＥＴＱ１のゲート電圧を制御することに
限定して接続され、Ｅ−ＦＥＴＱ５はＥ−ＦＥＴＱ４の
ゲート電流の入断のみを制御する。従ってＥ−ＦＥＴＱ
３がオフ状態であれば抵抗Ｒ３を流れる電流はほとんど
無視でき、結果としてＤ−ＦＥＴＱ１のゲート電圧とし
て電源電圧が印加される。この状態ではＤ−ＦＥＴＱ１
のオン抵抗の増加は発生せず、入出力端子Ｐ１とＰ２間
の通過損失の増加は抑止される。
ＦＥＴはＥ−ＦＥＴＱ３及びＱ５であるが、図３で示し
たＥ−ＦＥＴＱ３の機能をそれぞれのＦＥＴに分担させ
ている。即ち図１のＥ−ＦＥＴＱ３は本来ゲート電流の
流れないＤ−ＦＥＴＱ１のゲート電圧を制御することに
限定して接続され、Ｅ−ＦＥＴＱ５はＥ−ＦＥＴＱ４の
ゲート電流の入断のみを制御する。従ってＥ−ＦＥＴＱ
３がオフ状態であれば抵抗Ｒ３を流れる電流はほとんど
無視でき、結果としてＤ−ＦＥＴＱ１のゲート電圧とし
て電源電圧が印加される。この状態ではＤ−ＦＥＴＱ１
のオン抵抗の増加は発生せず、入出力端子Ｐ１とＰ２間
の通過損失の増加は抑止される。
【００１８】更にＥ−ＦＥＴＱ５のドレインに接続され
る抵抗Ｒ６は、Ｅ−ＦＥＴＱ４をオン状態に保持するた
めの１μＡ程度のゲート電流だけ供給できれば機能を果
たせるため、図３の抵抗Ｒ３と比較して高い抵抗値が設
定可能となる。このため追加されたＥ−ＦＥＴＱ５のオ
ン状態時に流れるドレイン電流とＥ−ＦＥＴＱ３のオン
状態時に流れるドレイン電流の和は、図３のＥ−ＦＥＴ
Ｑ３のオン状態時に流れるドレイン電流に比べ低減で
き、低消費電力化が図れるという効果も有する。
る抵抗Ｒ６は、Ｅ−ＦＥＴＱ４をオン状態に保持するた
めの１μＡ程度のゲート電流だけ供給できれば機能を果
たせるため、図３の抵抗Ｒ３と比較して高い抵抗値が設
定可能となる。このため追加されたＥ−ＦＥＴＱ５のオ
ン状態時に流れるドレイン電流とＥ−ＦＥＴＱ３のオン
状態時に流れるドレイン電流の和は、図３のＥ−ＦＥＴ
Ｑ３のオン状態時に流れるドレイン電流に比べ低減で
き、低消費電力化が図れるという効果も有する。
【００１９】図２は本発明の他の実施の形態を示す回路
図である。本実施の形態は、図１で示される抵抗Ｒ３、
Ｒ５、Ｒ６をいずれもＤ−ＦＥＴであるＱ６、Ｑ７、Ｑ
８によるアクティブロードに置換したものであり、その
他の構成は図１に示されたものと同一である。このよう
な構成であるため、集積回路構成において占有面積の縮
小に寄与できる。
図である。本実施の形態は、図１で示される抵抗Ｒ３、
Ｒ５、Ｒ６をいずれもＤ−ＦＥＴであるＱ６、Ｑ７、Ｑ
８によるアクティブロードに置換したものであり、その
他の構成は図１に示されたものと同一である。このよう
な構成であるため、集積回路構成において占有面積の縮
小に寄与できる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
少ない素子の増加で、単極双投スイッチ回路における高
周波信号の通過損失の増加を抑止する効果と、低消費電
力化が図られるため、より集積回路に適した半導体スイ
ッチ集積回路が提供できる。
少ない素子の増加で、単極双投スイッチ回路における高
周波信号の通過損失の増加を抑止する効果と、低消費電
力化が図られるため、より集積回路に適した半導体スイ
ッチ集積回路が提供できる。
【図１】本発明の実施の形態に係る半導体スイッチ集積
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】本発明の他の実施の形態に係る半導体スイッチ
集積回路の構成を示す回路図である。
集積回路の構成を示す回路図である。
【図３】従来の半導体スイッチ集積回路の一例を示す回
路図である。
路図である。
Ｐ１，Ｐ２，Ｐ３：入出力端子、Ｓ１：単相切替信号入
力端子、Ｖ１：電源、Ｑ１，Ｑ２，Ｑ６，Ｑ７，Ｑ８：
デプレッションモード電界効果トランジスタ、Ｑ３，Ｑ
４，Ｑ５：エンハンスメントモード電界効果トランジス
タ、Ｃ１，Ｃ２，Ｃ３：コンデンサ、Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５，Ｒ６，Ｒ７：抵抗
力端子、Ｖ１：電源、Ｑ１，Ｑ２，Ｑ６，Ｑ７，Ｑ８：
デプレッションモード電界効果トランジスタ、Ｑ３，Ｑ
４，Ｑ５：エンハンスメントモード電界効果トランジス
タ、Ｃ１，Ｃ２，Ｃ３：コンデンサ、Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５，Ｒ６，Ｒ７：抵抗
Claims (3)
- 【請求項１】 デプレッションモード電界効果トランジ
スタからなる第１及び第２のトランジスタのドレインと
ソース間が相補的に断続されて高周波スイッチ素子とな
る半導体スイッチ集積回路において、 ゲートに単相切替信号が入力され、ドレイン出力による
反転信号を前記第１のトランジスタのゲートに入力する
エンハンスメントモード電界効果トランジスタからなる
第３のトランジスタと、ゲートに前記単相切替信号とは
反転した信号が入力され、ドレイン出力による正転信号
を前記第２のトランジスタのゲートに入力するエンハン
スメントモード電界効果トランジスタからなる第４のト
ランジスタと、ゲートに前記単相切替信号が入力され、
ドレイン出力による前記単相切替信号とは反転した信号
を前記第４のトランジスタのゲートに入力するエンハン
スメントモード電界効果トランジスタからなる第５のト
ランジスタとを具備することを特徴とする半導体スイッ
チ集積回路。 - 【請求項２】 デプレッションモード電界効果トランジ
スタからなり、ドレインが共通接続されると共に第１の
抵抗を介してバイアス電源の高電位側に接続された第１
及び第２のトランジスタと、該第１のトランジスタソー
ス、前記共通接続されたドレイン及び前記第２のトラン
ジスタのソースに接続した第１、第２及び第３の入出力
端子とを具備し、該第１及び第２のトランジスタのソー
スとドレイン間が相補的に断続されて高周波スイッチ素
子となる半導体スイッチ集積回路において、 ドレインが第２の抵抗を介して前記第１のトランジスタ
のゲートに接続されると共に第３の抵抗を介してバイア
ス電源の高電位側に接続され、ソースが接地され、ゲー
トが単相切替信号入力端子に接続されたエンハンスメン
トモード電界効果トランジスタからなる第３のトランジ
スタと、ドレインが第４の抵抗を介して前記第２のトラ
ンジスタのゲートに接続されると共に第５の抵抗を介し
て前記バイアス電源の高電位側に接続され、ソースが接
地され、ゲートが第６の抵抗を介して前記バイアス電源
の高電位側に接続されたエンハンスメントモード電界効
果トランジスタからなる第４のトランジスタと、ドレイ
ンが前記第４のトランジスタのゲートに接続され、ソー
スが接地され、ゲートが前記単相切替信号入力端子に接
続された第５のトランジスタとを具備することを特徴と
する半導体スイッチ集積回路。 - 【請求項３】 前記第３、第５及び第６の抵抗をアクテ
ィブロードに代えたことを特徴とする請求項２に記載の
半導体スイッチ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360829A JP2002164772A (ja) | 2000-11-28 | 2000-11-28 | 半導体スイッチ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360829A JP2002164772A (ja) | 2000-11-28 | 2000-11-28 | 半導体スイッチ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164772A true JP2002164772A (ja) | 2002-06-07 |
Family
ID=18832362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360829A Pending JP2002164772A (ja) | 2000-11-28 | 2000-11-28 | 半導体スイッチ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002164772A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336186A (ja) * | 2006-06-14 | 2007-12-27 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ回路 |
| JP2008109591A (ja) * | 2006-10-27 | 2008-05-08 | New Japan Radio Co Ltd | 半導体スイッチ集積回路 |
| JP2008283277A (ja) * | 2007-05-08 | 2008-11-20 | New Japan Radio Co Ltd | 半導体スイッチ回路 |
| KR20190138550A (ko) * | 2018-06-05 | 2019-12-13 | 삼성전자주식회사 | 높은 선형성을 갖는 단극 쌍투 스위치 및 송-수신 회로 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231920A (ja) * | 1983-06-15 | 1984-12-26 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPS6471219A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Buffer circuit and integrated circuit structure |
| JPH0714724U (ja) * | 1993-08-13 | 1995-03-10 | 株式会社ジャルコ | 高周波スイッチ回路 |
| JPH11261396A (ja) * | 1998-03-09 | 1999-09-24 | Toshiba Corp | 高周波スイッチ装置 |
| JP2000004149A (ja) * | 1998-06-16 | 2000-01-07 | New Japan Radio Co Ltd | Ｓｐｄｔスイッチ半導体集積回路 |
-
2000
- 2000-11-28 JP JP2000360829A patent/JP2002164772A/ja active Pending
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| KR20190138550A (ko) * | 2018-06-05 | 2019-12-13 | 삼성전자주식회사 | 높은 선형성을 갖는 단극 쌍투 스위치 및 송-수신 회로 |
| CN110572143A (zh) * | 2018-06-05 | 2019-12-13 | 三星电子株式会社 | 具有高线性度的单刀双掷（spdt）开关和发送-接收电路 |
| KR102509188B1 (ko) * | 2018-06-05 | 2023-03-10 | 삼성전자주식회사 | 높은 선형성을 갖는 단극 쌍투 스위치 및 송-수신 회로 |
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|
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