JP2000004149A - Ｓｐｄｔスイッチ半導体集積回路 - Google Patents
Ｓｐｄｔスイッチ半導体集積回路Info
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- JP2000004149A JP2000004149A JP10168730A JP16873098A JP2000004149A JP 2000004149 A JP2000004149 A JP 2000004149A JP 10168730 A JP10168730 A JP 10168730A JP 16873098 A JP16873098 A JP 16873098A JP 2000004149 A JP2000004149 A JP 2000004149A
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Abstract
(57)【要約】
【課題】 デプレッション型ＧａＡｓ ＦＥＴをロジッ
クに使用しても複数の電源を設けずに済むＳＰＤＴスイ
ッチ半導体集積回路を提供する。 【解決手段】 デプレッション型ガリウム砒素電界効果
型トランジスタを用いたＳＰＤＴスイッチ半導体集積回
路１であって、同回路内にインバーター回路４を内蔵
し、インバーター回路４のトランジスタＴ４のゲートに
は入力レベル調整用の分割抵抗（Ｒ１、Ｒ２）が接続さ
れ、ソース〜グランド間に少なくとも１つのダイオード
（Ｄ１、Ｄ２）が接続され、ドレインにはアクティブロ
ード用トランジスタＴ３または負荷抵抗が接続され、イ
ンバーター回路４からの出力即ちトランジスタＴ４のド
レイン出力がＳＰＤＴスイッチの一方のスイッチ用トラ
ンジスタＴ２のオンオフを制御するように構成した。
クに使用しても複数の電源を設けずに済むＳＰＤＴスイ
ッチ半導体集積回路を提供する。 【解決手段】 デプレッション型ガリウム砒素電界効果
型トランジスタを用いたＳＰＤＴスイッチ半導体集積回
路１であって、同回路内にインバーター回路４を内蔵
し、インバーター回路４のトランジスタＴ４のゲートに
は入力レベル調整用の分割抵抗（Ｒ１、Ｒ２）が接続さ
れ、ソース〜グランド間に少なくとも１つのダイオード
（Ｄ１、Ｄ２）が接続され、ドレインにはアクティブロ
ード用トランジスタＴ３または負荷抵抗が接続され、イ
ンバーター回路４からの出力即ちトランジスタＴ４のド
レイン出力がＳＰＤＴスイッチの一方のスイッチ用トラ
ンジスタＴ２のオンオフを制御するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、準マイクロ波帯な
いしはマイクロ波帯の携帯電話機や移動体無線通信機等
の無線通信機内の高周波回路間の切り替えを行う際に用
いる半導体集積回路スイッチに関する。
いしはマイクロ波帯の携帯電話機や移動体無線通信機等
の無線通信機内の高周波回路間の切り替えを行う際に用
いる半導体集積回路スイッチに関する。
【０００２】
【従来の技術】従来のＳＰＤＴ（Shingle Pole Dual Th
row）スイッチ半導体集積回路としては、例えば、図３
に示されたような構成を有してなるものがある。本図に
おいて１はＳＰＤＴスイッチ半導体集積回路、２は信号
源、３ａ〜３ｄは入力端子、３ｅ及び３ｆは出力端子、
５は電源電圧、６及び７は制御電圧、Ｒ３及びＲ４は終
端抵抗、Ｒ５〜Ｒ９は高周波阻止用抵抗、Ｃ１〜Ｃ３は
直流阻止用キャパシタ、Ｔ１及びＴ２はスイッチ用トラ
ンジスタを示す。以下、この従来のＳＰＤＴスイッチ半
導体集積回路の構成、動作について同図を参照しつつ説
明する。
row）スイッチ半導体集積回路としては、例えば、図３
に示されたような構成を有してなるものがある。本図に
おいて１はＳＰＤＴスイッチ半導体集積回路、２は信号
源、３ａ〜３ｄは入力端子、３ｅ及び３ｆは出力端子、
５は電源電圧、６及び７は制御電圧、Ｒ３及びＲ４は終
端抵抗、Ｒ５〜Ｒ９は高周波阻止用抵抗、Ｃ１〜Ｃ３は
直流阻止用キャパシタ、Ｔ１及びＴ２はスイッチ用トラ
ンジスタを示す。以下、この従来のＳＰＤＴスイッチ半
導体集積回路の構成、動作について同図を参照しつつ説
明する。
【０００３】ＳＰＤＴスイッチ半導体集積回路１の内部
は１チップ内に集積されたモノリシック集積回路で構成
される。信号源２から発生した高周波信号は、直流阻止
用キャパシタＣ１を通過して入力端子３ａに伝えられ、
その後、入力端子３ｃに印加される制御電圧６と入力端
子３ｄに印加される制御電圧７により、スイッチ用トラ
ンジスタＴ１またはＴ２のどちらか一方をＯＮ（導
通）、もう一方をＯＦＦ（遮断）することで出力端子３
ｅまたは出力端子３ｆに伝えられ、負荷である終端抵抗
Ｒ３またはＲ４に伝わる。
は１チップ内に集積されたモノリシック集積回路で構成
される。信号源２から発生した高周波信号は、直流阻止
用キャパシタＣ１を通過して入力端子３ａに伝えられ、
その後、入力端子３ｃに印加される制御電圧６と入力端
子３ｄに印加される制御電圧７により、スイッチ用トラ
ンジスタＴ１またはＴ２のどちらか一方をＯＮ（導
通）、もう一方をＯＦＦ（遮断）することで出力端子３
ｅまたは出力端子３ｆに伝えられ、負荷である終端抵抗
Ｒ３またはＲ４に伝わる。
【０００４】スイッチ用トランジスタＴ１及びＴ２のバ
イアス電圧は電源電圧５で発生し、入力端子３ｂに印加
され、ＳＰＤＴスイッチ半導体集積回路１内部の高周波
阻止用抵抗Ｒ５〜Ｒ７を介して高周波信号を阻止しつ
つ、スイッチ用トランジスタＴ１とＴ２のドレイン及び
ソースに適切なバイアス電圧を供給している。このバイ
アス網における高周波的なゼロ電位は、バイパスコンデ
ンサＣ４によって維持されている。スイッチ用トランジ
スタＴ１は、ゲートに印加される制御電圧６が、スイッ
チ用トランジスタＴ１のピンチオフ電圧より高い場合は
ＯＮ（導通）状態、低い場合はＯＦＦ（遮断）状態とな
り、この動作によってスイッチ動作を実現している。こ
れはスイッチ用トランジスタＴ２と制御電圧７の動作に
おいても同様である。
イアス電圧は電源電圧５で発生し、入力端子３ｂに印加
され、ＳＰＤＴスイッチ半導体集積回路１内部の高周波
阻止用抵抗Ｒ５〜Ｒ７を介して高周波信号を阻止しつ
つ、スイッチ用トランジスタＴ１とＴ２のドレイン及び
ソースに適切なバイアス電圧を供給している。このバイ
アス網における高周波的なゼロ電位は、バイパスコンデ
ンサＣ４によって維持されている。スイッチ用トランジ
スタＴ１は、ゲートに印加される制御電圧６が、スイッ
チ用トランジスタＴ１のピンチオフ電圧より高い場合は
ＯＮ（導通）状態、低い場合はＯＦＦ（遮断）状態とな
り、この動作によってスイッチ動作を実現している。こ
れはスイッチ用トランジスタＴ２と制御電圧７の動作に
おいても同様である。
【０００５】なお、スイッチ用トランジスタＴ１及びＴ
２は、準マイクロ波ないしはマイクロ波帯では、ガリウ
ム砒素電界効果型トランジスタ（以下ＧａＡｓ ＦＥＴ
と称す）を用いることが多い。ＳＰＤＴスイッチ半導体
集積回路１は、これらのＧａＡｓ ＦＥＴと抵抗、キャ
パシタ等を同一チップ上に作り込み、回路を構成したガ
リウム砒素マイクロ波モノリシック集積回路（ＧａＡｓ
ＭＭＩＣ）で実現されている。
２は、準マイクロ波ないしはマイクロ波帯では、ガリウ
ム砒素電界効果型トランジスタ（以下ＧａＡｓ ＦＥＴ
と称す）を用いることが多い。ＳＰＤＴスイッチ半導体
集積回路１は、これらのＧａＡｓ ＦＥＴと抵抗、キャ
パシタ等を同一チップ上に作り込み、回路を構成したガ
リウム砒素マイクロ波モノリシック集積回路（ＧａＡｓ
ＭＭＩＣ）で実現されている。
【０００６】図４に図３に示したＳＰＤＴスイッチ半導
体集積回路１の動作を表す模式図を示す。なお、図４
（ａ）には制御電圧６がＨ、７がＬの場合、図４（ｂ）
には制御電圧６がＬ、７がＨの場合をそれぞれ示した。
これらの図が示すように、本スイッチの動作は、制御電
圧６と制御電圧７を相補的（一方はトランジスタをＯＮ
（導通）状態にするＨ（論理値Ｈｉｇｈに対応する所定
の電圧）、このときのもう一方はトランジスタをＯＦＦ
（遮断）状態にするＬ（論理値Ｌｏｗに対応する所定の
電圧））に印加することで、ＳＰＤＴのスイッチ動作を
実現している。
体集積回路１の動作を表す模式図を示す。なお、図４
（ａ）には制御電圧６がＨ、７がＬの場合、図４（ｂ）
には制御電圧６がＬ、７がＨの場合をそれぞれ示した。
これらの図が示すように、本スイッチの動作は、制御電
圧６と制御電圧７を相補的（一方はトランジスタをＯＮ
（導通）状態にするＨ（論理値Ｈｉｇｈに対応する所定
の電圧）、このときのもう一方はトランジスタをＯＦＦ
（遮断）状態にするＬ（論理値Ｌｏｗに対応する所定の
電圧））に印加することで、ＳＰＤＴのスイッチ動作を
実現している。
【０００７】実際の所、この相補的な２つの制御電圧
６、７それぞれのために電圧源を１つづつ設けることは
せず、ＳＰＤＴスイッチ半導体集積回路１の外部にイン
バーター回路を設け、１つの制御電圧から相補入力を生
成することが一般的である。
６、７それぞれのために電圧源を１つづつ設けることは
せず、ＳＰＤＴスイッチ半導体集積回路１の外部にイン
バーター回路を設け、１つの制御電圧から相補入力を生
成することが一般的である。
【０００８】図５はその構成を示し、本図において図
３、図４に示したものと同一のものには同一の符号を付
している。本図に示すように、制御電圧６を分岐し、そ
の分岐した電圧の一方をインバーター回路４に通して制
御電圧７を生成することで、互いに反転した制御電圧６
と７、即ち相補入力を作っている。但し、本図の示す状
態は、制御電圧６がＨの場合を示している。
３、図４に示したものと同一のものには同一の符号を付
している。本図に示すように、制御電圧６を分岐し、そ
の分岐した電圧の一方をインバーター回路４に通して制
御電圧７を生成することで、互いに反転した制御電圧６
と７、即ち相補入力を作っている。但し、本図の示す状
態は、制御電圧６がＨの場合を示している。
【０００９】なお、以上の例では、入力端子３ａに信号
が入力し、出力端子３ｅ、３ｆから信号が出力されるこ
ととして説明したが、実際の例では出力端子３ｅ及び３
ｆに信号が入力し、入力端子３ａから信号が出力する場
合も存在する。このような場合でも、ＳＰＤＴスイッチ
半導体集積回路の基本動作は変わらない。
が入力し、出力端子３ｅ、３ｆから信号が出力されるこ
ととして説明したが、実際の例では出力端子３ｅ及び３
ｆに信号が入力し、入力端子３ａから信号が出力する場
合も存在する。このような場合でも、ＳＰＤＴスイッチ
半導体集積回路の基本動作は変わらない。
【００１０】
【発明が解決しようとする課題】上記のようなＳＰＤＴ
スイッチ半導体集積回路では、相補的な制御電圧が２つ
必要になるため、これらを印加するための端子が２つ
（符号３ｃ、３ｄ）必要となる。上記インバーター回路
をＳＰＤＴスイッチ半導体集積回路内に作り込むことが
できれば、制御電圧ための入力端子を１つにできるた
め、ＧａＡｓ ＭＭＩＣのパッケージを小型にすること
が可能である。しかも、外付け部品を減少し、全体的な
装置の縮小を図ることも可能であり、大変に意義深い。
スイッチ半導体集積回路では、相補的な制御電圧が２つ
必要になるため、これらを印加するための端子が２つ
（符号３ｃ、３ｄ）必要となる。上記インバーター回路
をＳＰＤＴスイッチ半導体集積回路内に作り込むことが
できれば、制御電圧ための入力端子を１つにできるた
め、ＧａＡｓ ＭＭＩＣのパッケージを小型にすること
が可能である。しかも、外付け部品を減少し、全体的な
装置の縮小を図ることも可能であり、大変に意義深い。
【００１１】しかしながら、インバーター回路をＳＰＤ
Ｔスイッチ半導体集積回路内に作り込むには次のような
困難性があった。まず、インバーターロジックをエンハ
ンスメント型ＧａＡｓＦＥＴで形成する場合であるが、
この際しきい値を均一性、再現性よく制御することが困
難なため、歩留まりが悪く、量産に向かない。
Ｔスイッチ半導体集積回路内に作り込むには次のような
困難性があった。まず、インバーターロジックをエンハ
ンスメント型ＧａＡｓＦＥＴで形成する場合であるが、
この際しきい値を均一性、再現性よく制御することが困
難なため、歩留まりが悪く、量産に向かない。
【００１２】次に、量産性を考慮してデプレッション型
ＧａＡｓＦＥＴを採用した場合、２電源を必要とすると
いう欠点があった。例えば、デプレッション型ＧａＡｓ
ＦＥＴでＢＦＬ（Bufferd FET Logic）のようなインバ
ーターロジックを実現しようとすると、吐き出し型正電
源と吸い出し型正電源の２系統の正電源ないしは正負両
電源が必要であった。
ＧａＡｓＦＥＴを採用した場合、２電源を必要とすると
いう欠点があった。例えば、デプレッション型ＧａＡｓ
ＦＥＴでＢＦＬ（Bufferd FET Logic）のようなインバ
ーターロジックを実現しようとすると、吐き出し型正電
源と吸い出し型正電源の２系統の正電源ないしは正負両
電源が必要であった。
【００１３】本発明は、上記問題を解決し、デプレッシ
ョン型ＧａＡｓ ＦＥＴをロジックに使用しても複数の
電源を設けずに済むＳＰＤＴスイッチ半導体集積回路を
提供することを目的とする。
ョン型ＧａＡｓ ＦＥＴをロジックに使用しても複数の
電源を設けずに済むＳＰＤＴスイッチ半導体集積回路を
提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＳＰＤＴスイッチ半導体集積回路は、デプ
レッション型ガリウム砒素電界効果型のトランジスタを
用いＳＰＤＴスイッチを制御するための相補入力の一方
を生成するインバーター回路を内蔵したＳＰＤＴスイッ
チ半導体集積回路において、前記インバーター回路は、
前記トランジスタのドレイン出力をインバーター出力と
し、前記トランジスタと、前記相補入力の他方となる制
御電圧が印加される制御電圧入力端子と、該制御電圧入
力端子と前記トランジスタのゲートに接続され該トラン
ジスタに対する前記制御電圧の入力レベルを調整する分
割抵抗と、前記トランジスタのソースとグランド間に順
方向に直列接続されたダイオードと、前記トランジスタ
のドレインと前記正の電源電圧間に直列接続された負荷
抵抗またはアクティブロード用トランジスタとからなる
ことを特徴とする。
め、本発明のＳＰＤＴスイッチ半導体集積回路は、デプ
レッション型ガリウム砒素電界効果型のトランジスタを
用いＳＰＤＴスイッチを制御するための相補入力の一方
を生成するインバーター回路を内蔵したＳＰＤＴスイッ
チ半導体集積回路において、前記インバーター回路は、
前記トランジスタのドレイン出力をインバーター出力と
し、前記トランジスタと、前記相補入力の他方となる制
御電圧が印加される制御電圧入力端子と、該制御電圧入
力端子と前記トランジスタのゲートに接続され該トラン
ジスタに対する前記制御電圧の入力レベルを調整する分
割抵抗と、前記トランジスタのソースとグランド間に順
方向に直列接続されたダイオードと、前記トランジスタ
のドレインと前記正の電源電圧間に直列接続された負荷
抵抗またはアクティブロード用トランジスタとからなる
ことを特徴とする。
【００１５】このように構成することにより、デプレッ
ションＧａＡｓ ＦＥＴをロジックに使っているにも関
わらず一つの正電源のみで動作し、一つの制御入力でＳ
ＰＤＴ動作が可能になる。
ションＧａＡｓ ＦＥＴをロジックに使っているにも関
わらず一つの正電源のみで動作し、一つの制御入力でＳ
ＰＤＴ動作が可能になる。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態を図面
に沿って説明する。なお、複数の図面にわたって同一ま
たは相当するものには同一の符号を付した。
に沿って説明する。なお、複数の図面にわたって同一ま
たは相当するものには同一の符号を付した。
【００１７】図１は本発明の第１の実施の形態を示す。
ＳＰＤＴスイッチ半導体集積回路１は、相補入力を必要
とする従来のＳＰＤＴスイッチ回路内にインバーター回
路４が作り込まれた構成になっている。インバーター回
路４は、抵抗Ｒ１とＲ２からなる分割抵抗、トランジス
タＴ３、Ｔ４、ダイオードＤ１、Ｄ２から構成され、同
図のように結線される。トランジスタＴ３、Ｔ４は共に
デプレッション型ＧａＡｓ ＦＥＴである。以下に本実
施の形態の動作を説明する。
ＳＰＤＴスイッチ半導体集積回路１は、相補入力を必要
とする従来のＳＰＤＴスイッチ回路内にインバーター回
路４が作り込まれた構成になっている。インバーター回
路４は、抵抗Ｒ１とＲ２からなる分割抵抗、トランジス
タＴ３、Ｔ４、ダイオードＤ１、Ｄ２から構成され、同
図のように結線される。トランジスタＴ３、Ｔ４は共に
デプレッション型ＧａＡｓ ＦＥＴである。以下に本実
施の形態の動作を説明する。
【００１８】〈制御電圧６がＨのとき〉入力端子３ｃに
印加された制御電圧Ｈは、スイッチ用トランジスタＴ１
をＯＮとする一方で、抵抗Ｒ１とＲ２で分圧されてトラ
ンジスタＴ４のゲートに印加され、トランジスタＴ４を
ドレイン電流の流れる動作状態にする。
印加された制御電圧Ｈは、スイッチ用トランジスタＴ１
をＯＮとする一方で、抵抗Ｒ１とＲ２で分圧されてトラ
ンジスタＴ４のゲートに印加され、トランジスタＴ４を
ドレイン電流の流れる動作状態にする。
【００１９】即ち、このときは、トランジスタＴ４のゲ
ートソース間電圧をＶｇｓとし、ピンチオフ電圧をＶｐ
とするとき、Ｖｇｓ＞Ｖｐの関係が成り立ち、トランジ
スタＴ４を動作状態としている。
ートソース間電圧をＶｇｓとし、ピンチオフ電圧をＶｐ
とするとき、Ｖｇｓ＞Ｖｐの関係が成り立ち、トランジ
スタＴ４を動作状態としている。
【００２０】なお、抵抗Ｒ１とＲ２によって入力された
電圧を分圧するのは、トランジスタＴ４のゲートにビル
トインポテンシャル以上の電圧を印加してトランジスタ
の信頼性を低下させないように入力レベルを調整するた
めである。
電圧を分圧するのは、トランジスタＴ４のゲートにビル
トインポテンシャル以上の電圧を印加してトランジスタ
の信頼性を低下させないように入力レベルを調整するた
めである。
【００２１】結果、トランジスタＴ３はゲートとソース
を接続してあるため、トランジスタＴ４の負荷として働
き、トランジスタＴ４のドレインの電位（即ち、トラン
ジスタＴ３のソース電位）を下げる。これによりスイッ
チ用トランジスタＴ２はＯＦＦ状態となる。
を接続してあるため、トランジスタＴ４の負荷として働
き、トランジスタＴ４のドレインの電位（即ち、トラン
ジスタＴ３のソース電位）を下げる。これによりスイッ
チ用トランジスタＴ２はＯＦＦ状態となる。
【００２２】〈制御電圧６がＬのとき〉入力端子３ｃに
印加された制御電圧Ｌは、スイッチ用トランジスタＴ１
をＯＦＦとする一方で、抵抗Ｒ１とＲ２で分圧されてト
ランジスタＴ４のゲートに印加され、トランジスタＴ４
をドレイン電流の流れない、あるいは流れても少ししか
流れない状態にする。
印加された制御電圧Ｌは、スイッチ用トランジスタＴ１
をＯＦＦとする一方で、抵抗Ｒ１とＲ２で分圧されてト
ランジスタＴ４のゲートに印加され、トランジスタＴ４
をドレイン電流の流れない、あるいは流れても少ししか
流れない状態にする。
【００２３】即ち、このときはトランジスタＴ４のゲー
ト電圧がおよそゼロ電位であり、ソース電圧がソースに
直列に接続してあるダイオードＤ１とＤ２の順方向電位
分高い状態にあるため、トランジスタＴ４のゲートソー
ス間電圧Ｖｇｓとピンチオフ電圧Ｖｐの関係がＶｇｓ＜
Ｖｐとなり、トランジスタＴ４を非動作状態としてい
る。なお、Ｖｇｓ＜Ｖｐとするために、Ｖｐの値とソー
ス〜ゲート間に挿入するダイオードの個数並びに抵抗Ｒ
１とＲ２による分圧比は適宜選択されるべきものであ
る。
ト電圧がおよそゼロ電位であり、ソース電圧がソースに
直列に接続してあるダイオードＤ１とＤ２の順方向電位
分高い状態にあるため、トランジスタＴ４のゲートソー
ス間電圧Ｖｇｓとピンチオフ電圧Ｖｐの関係がＶｇｓ＜
Ｖｐとなり、トランジスタＴ４を非動作状態としてい
る。なお、Ｖｇｓ＜Ｖｐとするために、Ｖｐの値とソー
ス〜ゲート間に挿入するダイオードの個数並びに抵抗Ｒ
１とＲ２による分圧比は適宜選択されるべきものであ
る。
【００２４】従って、トランジスタＴ４のドレインの電
位（トランジスタＴ３のソース電位）は上がり、これに
よりスイッチ用トランジスタＴ２はＯＮ状態となる。
位（トランジスタＴ３のソース電位）は上がり、これに
よりスイッチ用トランジスタＴ２はＯＮ状態となる。
【００２５】以上述べたように、入力端子３ｃにＨが印
加されたときは、入力端子３ａに印加された高周波信号
がスイッチ用トランジスタＴ１を通り端子３ｄに出力さ
れ、入力端子３ｃにＬが印加されたときには、入力端子
３ａに印加された高周波信号がスイッチ用トランジスタ
Ｔ２を通り端子３ｅに出力され、一つの制御信号でＳＰ
ＤＴ動作を可能にしている。しかも、インバーター回路
４の電源は、電源電圧５のみであり、即ち、一つの正電
源のみで済んでいる。
加されたときは、入力端子３ａに印加された高周波信号
がスイッチ用トランジスタＴ１を通り端子３ｄに出力さ
れ、入力端子３ｃにＬが印加されたときには、入力端子
３ａに印加された高周波信号がスイッチ用トランジスタ
Ｔ２を通り端子３ｅに出力され、一つの制御信号でＳＰ
ＤＴ動作を可能にしている。しかも、インバーター回路
４の電源は、電源電圧５のみであり、即ち、一つの正電
源のみで済んでいる。
【００２６】なお、本実施の形態では、トランジスタＴ
４のドレイン負荷としてトランジスタＴ３を用いたが、
これは通常の抵抗でも同様の負荷としての機能を果た
す。
４のドレイン負荷としてトランジスタＴ３を用いたが、
これは通常の抵抗でも同様の負荷としての機能を果た
す。
【００２７】図２は本発明の第２の実施の形態を示す。
本実施の形態では、スイッチ用トランジスタＴ２に対す
る駆動能力を高くして、インバーター回路側のスイッチ
時間を縮めようとしたもので、駆動能力を高めるための
トランジスタＴ５及びトランジスタＴ６からなるバッフ
ァ回路をインバーター出力とスイッチ用トランジスタＴ
２の間に入れたものである。
本実施の形態では、スイッチ用トランジスタＴ２に対す
る駆動能力を高くして、インバーター回路側のスイッチ
時間を縮めようとしたもので、駆動能力を高めるための
トランジスタＴ５及びトランジスタＴ６からなるバッフ
ァ回路をインバーター出力とスイッチ用トランジスタＴ
２の間に入れたものである。
【００２８】
【発明の効果】以上説明したように、本発明は、デプレ
ッション型ＧａＡｓ ＦＥＴを使ったＳＰＤＴスイッチ
集積回路において、一つの制御入力でＳＰＤＴ動作を実
現しかつ正電源のみだけの使用を可能にする。このため
エンハンスメント型ＧａＡｓＦＥＴを使ったものより集
積回路製造上の困難さが減り、高い歩留まりでチップを
製造でき、安価に高機能なＳＰＤＴスイッチを提供でき
るようになる。
ッション型ＧａＡｓ ＦＥＴを使ったＳＰＤＴスイッチ
集積回路において、一つの制御入力でＳＰＤＴ動作を実
現しかつ正電源のみだけの使用を可能にする。このため
エンハンスメント型ＧａＡｓＦＥＴを使ったものより集
積回路製造上の困難さが減り、高い歩留まりでチップを
製造でき、安価に高機能なＳＰＤＴスイッチを提供でき
るようになる。
【図１】本発明のＳＰＤＴスイッチ半導体集積回路の第
１の実施の形態を示す回路図である。
１の実施の形態を示す回路図である。
【図２】本発明のＳＰＤＴスイッチ半導体集積回路の第
２の実施の形態を示す回路図である。
２の実施の形態を示す回路図である。
【図３】従来のＳＰＤＴスイッチ半導体集積回路の回路
図である。
図である。
【図４】従来のＳＰＤＴスイッチ半導体集積回路の模式
図である。
図である。
【図５】インバーター回路を付加しスイッチ制御端子を
一つにしたときのＳＰＤＴスイッチ半導体集積回路の模
式図である。
一つにしたときのＳＰＤＴスイッチ半導体集積回路の模
式図である。
１ ＳＰＤＴスイッチ半導体集積回路 ２ 信号源 ３ａ〜３ｄ 入力端子 ３ｅ、３ｆ 出力端子 ４ インバーター回路 ５ 電源電圧 ６ 制御電圧 ７ 制御電圧 Ｃ１〜Ｃ３ 直流阻止用キャパシタ Ｃ４ バイパスコンデンサ Ｄ１、Ｄ２ ダイオード Ｒ１、Ｒ２ 抵抗 Ｒ３、Ｒ４ 終端抵抗 Ｒ５〜Ｒ９ 高周波阻止用抵抗 Ｔ１、Ｔ２ スイッチ用トランジスタ Ｔ３〜Ｔ６ トランジスタ
Claims (1)
- 【請求項１】 デプレッション型ガリウム砒素電界効果
型のトランジスタを用いＳＰＤＴスイッチを制御するた
めの相補入力の一方を生成するインバーター回路を内蔵
したＳＰＤＴスイッチ半導体集積回路において、 前記インバーター回路は、前記トランジスタのドレイン
出力をインバーター出力とし、前記トランジスタと、前
記相補入力の他方となる制御電圧が印加される制御電圧
入力端子と、該制御電圧入力端子と前記トランジスタの
ゲートに接続され該トランジスタに対する前記制御電圧
の入力レベルを調整する分割抵抗と、前記トランジスタ
のソースとグランド間に順方向に直列接続されたダイオ
ードと、前記トランジスタのドレインと電源電圧間に直
列接続された負荷抵抗またはアクティブロード用トラン
ジスタとからなることを特徴とするＳＰＤＴスイッチ半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168730A JP2000004149A (ja) | 1998-06-16 | 1998-06-16 | Ｓｐｄｔスイッチ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168730A JP2000004149A (ja) | 1998-06-16 | 1998-06-16 | Ｓｐｄｔスイッチ半導体集積回路 |
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|---|---|
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ID=15873365
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|---|---|---|---|
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164772A (ja) * | 2000-11-28 | 2002-06-07 | New Japan Radio Co Ltd | 半導体スイッチ集積回路 |
| JP2007228559A (ja) * | 2006-01-25 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ装置 |
| JP2007336186A (ja) * | 2006-06-14 | 2007-12-27 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ回路 |
| US8159283B2 (en) | 2005-08-09 | 2012-04-17 | Hitachi Metals, Ltd. | High frequency switch circuit comprising a transistor on the high frequency path |
| CN112667012A (zh) * | 2019-10-16 | 2021-04-16 | 立积电子股份有限公司 | 射频装置及其电压产生装置 |
-
1998
- 1998-06-16 JP JP10168730A patent/JP2000004149A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164772A (ja) * | 2000-11-28 | 2002-06-07 | New Japan Radio Co Ltd | 半導体スイッチ集積回路 |
| US8159283B2 (en) | 2005-08-09 | 2012-04-17 | Hitachi Metals, Ltd. | High frequency switch circuit comprising a transistor on the high frequency path |
| JP2007228559A (ja) * | 2006-01-25 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ装置 |
| JP2007336186A (ja) * | 2006-06-14 | 2007-12-27 | Nippon Telegr & Teleph Corp <Ntt> | スイッチ回路 |
| JP4680134B2 (ja) * | 2006-06-14 | 2011-05-11 | 日本電信電話株式会社 | スイッチ回路 |
| CN112667012A (zh) * | 2019-10-16 | 2021-04-16 | 立积电子股份有限公司 | 射频装置及其电压产生装置 |
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