JPH07175535A - Ｆｅｔ増幅器用電源回路 - Google Patents
Ｆｅｔ増幅器用電源回路Info
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- JPH07175535A JPH07175535A JP5317025A JP31702593A JPH07175535A JP H07175535 A JPH07175535 A JP H07175535A JP 5317025 A JP5317025 A JP 5317025A JP 31702593 A JP31702593 A JP 31702593A JP H07175535 A JPH07175535 A JP H07175535A
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- power supply
- output terminal
- switch element
- terminal
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
Abstract
(57)【要約】
【目的】 ＧａＡｓＦＥＴ（電界効果トランジスタ）ア
ンプを単電源で動作できるようにするとともに、動作時
の電源バイアス方法を正負両電源バイアス方式と同様に
して、高効率化をはかり、高信頼性を得られるようにす
る。 【構成】 正電圧を入力し電圧を安定化させる三端子レ
ギュレータと、安定化された電圧を負電圧に変換する電
圧変換器と、発光ダイオードにより電圧を安定化する電
源部と、ＧａＡｓＦＥＴアンプのゲートおよびソース間
に電圧が印加されているときのみドレインおよびソース
間に電圧を加えるスイッチング部とを備え、電源オン時
にはスイッチング部で負電圧が供給されたことを検出し
ゲートにバイアスを加え始め、その後ある程度の電圧が
ゲートに印加されたことを検出したときにバイアスを加
え始める。電源オフ時には電圧低下を検出しドレインバ
イアスを切りはじめその後ゲートバイアスを切る。
ンプを単電源で動作できるようにするとともに、動作時
の電源バイアス方法を正負両電源バイアス方式と同様に
して、高効率化をはかり、高信頼性を得られるようにす
る。 【構成】 正電圧を入力し電圧を安定化させる三端子レ
ギュレータと、安定化された電圧を負電圧に変換する電
圧変換器と、発光ダイオードにより電圧を安定化する電
源部と、ＧａＡｓＦＥＴアンプのゲートおよびソース間
に電圧が印加されているときのみドレインおよびソース
間に電圧を加えるスイッチング部とを備え、電源オン時
にはスイッチング部で負電圧が供給されたことを検出し
ゲートにバイアスを加え始め、その後ある程度の電圧が
ゲートに印加されたことを検出したときにバイアスを加
え始める。電源オフ時には電圧低下を検出しドレインバ
イアスを切りはじめその後ゲートバイアスを切る。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ（ガリウムヒ
素）電界効果トランジスタアンプに用いられるパワー・
オン・オフ回路に利用する。本発明は、ＧａＡｓ電界効
果トランジスタアンプを単電源で動作させ、動作時の電
源バイアスを正負両電源バイアス方式と同じになるよう
にし、高効率化をはかり、かつ高信頼性を得ることがで
きる電源回路に関する。
素）電界効果トランジスタアンプに用いられるパワー・
オン・オフ回路に利用する。本発明は、ＧａＡｓ電界効
果トランジスタアンプを単電源で動作させ、動作時の電
源バイアスを正負両電源バイアス方式と同じになるよう
にし、高効率化をはかり、かつ高信頼性を得ることがで
きる電源回路に関する。
【０００２】
【従来の技術】一般に、ＧａＡｓ電界効果トランジスタ
（以下ＦＥＴという）を使用する場合、ゲート・ソース
間に負電圧を加えた後にドレイン・ソース間に正電圧を
加えなければならない。また、ＧａＡｓＦＥＴは、常に
負電源を必要としているために、単電源動作させるため
には、ソースと接地の間にソース抵抗を入れ、ゲート電
位をソース電位よりも低くし、負電圧をゲートに加えた
のと同じ効果を得られるようにする。しかし、この方式
では、ソース抵抗による損失が生じ利得低下をもたら
す。また、高出力を発生するパワーＧａＡｓＦＥＴの場
合、ソースがデバイス内部でケースに接地されており、
グランド強化と放熱性の向上をはかっているものがあ
り、この場合ソース抵抗をいれることは不可能である。
しかし、現在、ほとんどのデバイスが単電源動作してお
り、それらのデバイスとの整合性をとるためには単電源
動作は必須条件である。
（以下ＦＥＴという）を使用する場合、ゲート・ソース
間に負電圧を加えた後にドレイン・ソース間に正電圧を
加えなければならない。また、ＧａＡｓＦＥＴは、常に
負電源を必要としているために、単電源動作させるため
には、ソースと接地の間にソース抵抗を入れ、ゲート電
位をソース電位よりも低くし、負電圧をゲートに加えた
のと同じ効果を得られるようにする。しかし、この方式
では、ソース抵抗による損失が生じ利得低下をもたら
す。また、高出力を発生するパワーＧａＡｓＦＥＴの場
合、ソースがデバイス内部でケースに接地されており、
グランド強化と放熱性の向上をはかっているものがあ
り、この場合ソース抵抗をいれることは不可能である。
しかし、現在、ほとんどのデバイスが単電源動作してお
り、それらのデバイスとの整合性をとるためには単電源
動作は必須条件である。
【０００３】従来のＧａＡｓＦＥＴのバイアス方法に
は、正負両電源バイアス方式があり、この方式は図４の
回路図に示すように、ＧａＡｓＦＥＴ３のドレインにチ
ョークコイル１を介して正電源６からの正電圧が印加
（ドレインバイアス）され、ソースは接地され、ゲート
にはチョークコイル２を介して負電源７から負電圧が印
加（ゲートバイアス）される。ドレインバイアス、ゲー
トバイアスは、それぞれカップリングコンデンサ４、５
により外部に電圧がかからないように阻止される。
は、正負両電源バイアス方式があり、この方式は図４の
回路図に示すように、ＧａＡｓＦＥＴ３のドレインにチ
ョークコイル１を介して正電源６からの正電圧が印加
（ドレインバイアス）され、ソースは接地され、ゲート
にはチョークコイル２を介して負電源７から負電圧が印
加（ゲートバイアス）される。ドレインバイアス、ゲー
トバイアスは、それぞれカップリングコンデンサ４、５
により外部に電圧がかからないように阻止される。
【０００４】また、別の方式として図５に示すように単
電源バイアス方式があり、この方式はＧａＡｓＦＥＴ３
のドレインにチョークコイル１を介して正電源６からド
レインバイアスが印加され、ゲートはチョークコイル２
を介して接地され、ソースはソース抵抗８を介して接地
される。ドレインバイアス、ゲートバイアスは、それぞ
れカップリングコンデンサ４、５により外部に電圧がか
からないように阻止される。
電源バイアス方式があり、この方式はＧａＡｓＦＥＴ３
のドレインにチョークコイル１を介して正電源６からド
レインバイアスが印加され、ゲートはチョークコイル２
を介して接地され、ソースはソース抵抗８を介して接地
される。ドレインバイアス、ゲートバイアスは、それぞ
れカップリングコンデンサ４、５により外部に電圧がか
からないように阻止される。
【０００５】
【発明が解決しようとする課題】近年、マイクロ波帯に
おいて良好な特性を有するＧａＡｓＦＥＴが開発され広
く利用されるようになった。また、最近では、移動体通
信などで準マイクロ波帯の開発が盛んになるに伴って、
この帯域でのＧａＡｓＦＥＴの利用が有望視されてい
る。ＧａＡｓＦＥＴを移動体通信で利用するためには、
低消費電力、高効率である必要がある。また、バッテリ
ーセービングのために不必要な場合には、アンプの電源
は切られていることが好ましい。
おいて良好な特性を有するＧａＡｓＦＥＴが開発され広
く利用されるようになった。また、最近では、移動体通
信などで準マイクロ波帯の開発が盛んになるに伴って、
この帯域でのＧａＡｓＦＥＴの利用が有望視されてい
る。ＧａＡｓＦＥＴを移動体通信で利用するためには、
低消費電力、高効率である必要がある。また、バッテリ
ーセービングのために不必要な場合には、アンプの電源
は切られていることが好ましい。
【０００６】図４に示す両電源バイアス方式では、アン
プとしての効率は高いが、バイアス電圧としては正負両
方の電圧を必要とする。アンプ以外の回路素子を考えた
場合、ほとんどすべて単電源＋５Ｖもしくは＋３Ｖで動
作している。そこで、これらの回路との共存を考えた場
合に正負両方の電源を要求する本バイアス方式は有効で
はない。
プとしての効率は高いが、バイアス電圧としては正負両
方の電圧を必要とする。アンプ以外の回路素子を考えた
場合、ほとんどすべて単電源＋５Ｖもしくは＋３Ｖで動
作している。そこで、これらの回路との共存を考えた場
合に正負両方の電源を要求する本バイアス方式は有効で
はない。
【０００７】図５に示す単電源バイアス方式では、正の
バイアス電源のみでよいが、ソースにソース抵抗８が入
っているために損失が大きくなりアンプとしてＧａＡｓ
ＦＥＴを利用する場合には、利得の低下があり効率の低
下につながってしまう。そのうえ、最近の高出力のデバ
イスでは、ソースがデバイス内部でケース本体に接地し
て放熱性とグランド強化をはかっているためにソース抵
抗を挿入することはできない。
バイアス電源のみでよいが、ソースにソース抵抗８が入
っているために損失が大きくなりアンプとしてＧａＡｓ
ＦＥＴを利用する場合には、利得の低下があり効率の低
下につながってしまう。そのうえ、最近の高出力のデバ
イスでは、ソースがデバイス内部でケース本体に接地し
て放熱性とグランド強化をはかっているためにソース抵
抗を挿入することはできない。
【０００８】また、ＧａＡｓＦＥＴにバイアスを印加す
る場合、ドレインバイアスを印加する前にゲートバイア
スを印加しておく必要がある。ＧａＡｓＦＥＴは、入力
インピーダンスが極めて高いためにドレインバイアスを
ゲートバイアス印加前に立ち上げてしまうと、静電誘導
などによりゲート・ソース間がバイアスされ、オン状態
になることがあり、最悪デバイスの破壊につながること
がある。
る場合、ドレインバイアスを印加する前にゲートバイア
スを印加しておく必要がある。ＧａＡｓＦＥＴは、入力
インピーダンスが極めて高いためにドレインバイアスを
ゲートバイアス印加前に立ち上げてしまうと、静電誘導
などによりゲート・ソース間がバイアスされ、オン状態
になることがあり、最悪デバイスの破壊につながること
がある。
【０００９】従来のバイアス方式では、前述した単電源
バイアス方式の場合、常にドレインバイアスが印加され
た後でなければゲートバイアスが印加されないために、
頻繁に電源をオン・オフさせるような用途ではデバイス
破壊の可能性が高くなる。そして、両電源方式において
もバイアスの印加タイミング制御が複雑になる。
バイアス方式の場合、常にドレインバイアスが印加され
た後でなければゲートバイアスが印加されないために、
頻繁に電源をオン・オフさせるような用途ではデバイス
破壊の可能性が高くなる。そして、両電源方式において
もバイアスの印加タイミング制御が複雑になる。
【００１０】本発明はこのような背景に行われたもの
で、ＧａＡｓＦＥＴアンプを単電源で動作させることが
でき、その動作時の電源バイアス方法は正負両電源バイ
アス方式と同じになるようにして、高効率、かつ高信頼
性を得ることができる電源回路を提供することを目的と
する。
で、ＧａＡｓＦＥＴアンプを単電源で動作させることが
でき、その動作時の電源バイアス方法は正負両電源バイ
アス方式と同じになるようにして、高効率、かつ高信頼
性を得ることができる電源回路を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明は、接地端子に対
して正の入力電圧が供給される入力端子（Ｖｉ）と、正
電圧を出力するドレイン電圧出力端子（ＶDD）と、負電
圧を出力するゲート電圧出力端子（ＶGG）と、接地電位
に接続されたソース電圧出力端子（ＶSS）とを備えたＦ
ＥＴ増幅器用電源回路において、前記ドレイン電圧出力
端子（ＶDD）の電流供給通路に設けられたスイッチ素子
（Ｑ１１）と、このスイッチ素子の電源側の正電圧を電
源として負電圧を発生し前記ゲート電圧出力端子
（ＶGG）に与える電圧変換器（ＩＣ２）と、この電圧変
換器（ＩＣ２）の出力負電圧がないときには前記スイッ
チ素子（Ｑ１１）の制御電極にこのスイッチ素子を遮断
状態とする電位を与える回路手段（Ｑ３）とを備えたこ
とを特徴とする。
して正の入力電圧が供給される入力端子（Ｖｉ）と、正
電圧を出力するドレイン電圧出力端子（ＶDD）と、負電
圧を出力するゲート電圧出力端子（ＶGG）と、接地電位
に接続されたソース電圧出力端子（ＶSS）とを備えたＦ
ＥＴ増幅器用電源回路において、前記ドレイン電圧出力
端子（ＶDD）の電流供給通路に設けられたスイッチ素子
（Ｑ１１）と、このスイッチ素子の電源側の正電圧を電
源として負電圧を発生し前記ゲート電圧出力端子
（ＶGG）に与える電圧変換器（ＩＣ２）と、この電圧変
換器（ＩＣ２）の出力負電圧がないときには前記スイッ
チ素子（Ｑ１１）の制御電極にこのスイッチ素子を遮断
状態とする電位を与える回路手段（Ｑ３）とを備えたこ
とを特徴とする。
【００１２】前記入力端子（Ｖｉ）の電圧を入力としド
レイン電圧を発生する三端子レギュレータ（ＩＣ１）を
備え、前記電圧変換器（ＩＣ２）の出力通路にエミッタ
・フォロワ形のバイポーラトランジスタ（Ｑ１）が挿入
され、前記スイッチ素子（Ｑ１１）は半導体スイッチ素
子であり、その制御電極は抵抗器（Ｒ４）により正電位
にバイアスされ、前記回路手段として前記電圧変換器
（ＩＣ２）に出力負電圧があるときに遮断状態となり出
力負電圧があるときに導通状態となって前記スイッチ素
子（Ｑ１１）の制御電極を接地電位に接続するエミッタ
接地形のトランジスタ（Ｑ３）を備え、前記エミッタ接
地形のトランジスタ（Ｑ３）のベース電位は前記電圧変
換器（ＩＣ２）の出力負電圧によりバイアスされること
が望ましい。
レイン電圧を発生する三端子レギュレータ（ＩＣ１）を
備え、前記電圧変換器（ＩＣ２）の出力通路にエミッタ
・フォロワ形のバイポーラトランジスタ（Ｑ１）が挿入
され、前記スイッチ素子（Ｑ１１）は半導体スイッチ素
子であり、その制御電極は抵抗器（Ｒ４）により正電位
にバイアスされ、前記回路手段として前記電圧変換器
（ＩＣ２）に出力負電圧があるときに遮断状態となり出
力負電圧があるときに導通状態となって前記スイッチ素
子（Ｑ１１）の制御電極を接地電位に接続するエミッタ
接地形のトランジスタ（Ｑ３）を備え、前記エミッタ接
地形のトランジスタ（Ｑ３）のベース電位は前記電圧変
換器（ＩＣ２）の出力負電圧によりバイアスされること
が望ましい。
【００１３】
【作用】電源投入の場合は、入力端子Ｖｉに正電圧を印
加し、三端子レギュレータにより電圧を安定させて、電
圧変換器により負電圧を発生させる。この負電圧発生に
より図１に示すＰＮＰトランジスタＱ１がオン状態とな
りゲート電圧が端子ＶGGに印加される。このゲート電圧
は発光ダイオードで構成された電圧安定化部を調整する
ことで可変にできる。ＰＮＰトランジスタＱ１がオン状
態になることによって、ＮＰＮトランジスタＱ２および
ＰＮＰトランジスタＱ３が続いてオン状態となり、これ
によりＰチャネルパワーＭＯＳＦＥＴ Ｑ１１がオン状
態となってドレイン電圧がドレイン電圧出力端子ＶDDに
印加される。電源を遮断したときは、パワーＭＯＳＦＥ
Ｔ Ｑ１１、ＰＮＰトランジスタＱ３、ＮＰＮトランジ
スタＱ２、ＰＮＰトランジスタＱ１の順にオフ状態とな
って電源は遮断される。
加し、三端子レギュレータにより電圧を安定させて、電
圧変換器により負電圧を発生させる。この負電圧発生に
より図１に示すＰＮＰトランジスタＱ１がオン状態とな
りゲート電圧が端子ＶGGに印加される。このゲート電圧
は発光ダイオードで構成された電圧安定化部を調整する
ことで可変にできる。ＰＮＰトランジスタＱ１がオン状
態になることによって、ＮＰＮトランジスタＱ２および
ＰＮＰトランジスタＱ３が続いてオン状態となり、これ
によりＰチャネルパワーＭＯＳＦＥＴ Ｑ１１がオン状
態となってドレイン電圧がドレイン電圧出力端子ＶDDに
印加される。電源を遮断したときは、パワーＭＯＳＦＥ
Ｔ Ｑ１１、ＰＮＰトランジスタＱ３、ＮＰＮトランジ
スタＱ２、ＰＮＰトランジスタＱ１の順にオフ状態とな
って電源は遮断される。
【００１４】このような動作により、ゲート電圧出力端
子ＶGGとドレイン電圧出力端子ＶDDとの関係が図３に示
すように理想的な電圧印加関係となる。また、あたかも
単電源で動作しているように使用することができ、電池
寿命をのばすためにアンプのバイアスをオン・オフさせ
ることが多い携帯電話機などでは信頼性を大きく向上さ
せることができる。
子ＶGGとドレイン電圧出力端子ＶDDとの関係が図３に示
すように理想的な電圧印加関係となる。また、あたかも
単電源で動作しているように使用することができ、電池
寿命をのばすためにアンプのバイアスをオン・オフさせ
ることが多い携帯電話機などでは信頼性を大きく向上さ
せることができる。
【００１５】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の回路構成を示す図である。
る。図１は本発明実施例の回路構成を示す図である。
【００１６】本発明実施例は、接地端子に対して正の入
力電圧が供給される入力端子Ｖｉと、正電圧を出力する
ドレイン電圧出力端子ＶDDと、負電圧を出力するゲート
電圧出力端子ＶGGと、接地電位に接続されたソース電圧
出力端子ＶSSとを備え、本発明の特徴として、ドレイン
電圧出力端子ＶDDの電流供給通路に設けられたスイッチ
素子を構成するＰチャネルパワーＭＯＳＦＥＴ Ｑ１１
と、このＰチャネルパワーＭＯＳＦＥＴ Ｑ１１の電源
側の正電圧を電源として負電圧を発生しゲート電圧出力
端子ＶGGに与える電圧変換器ＩＣ２と、この電圧変換器
ＩＣ２の出力負電圧がないときにはＰチャネルパワーＭ
ＯＳＦＥＴ Ｑ１１の制御電極にこのＰチャネルパワー
ＭＯＳＦＥＴ Ｑ１１を遮断状態とする電位を与える回
路手段を構成するＰＮＰトランジスタＱ３と、入力端子
Ｖｉの電圧を入力としドレイン電圧を発生する三端子レ
ギュレータＩＣ１とを備える。
力電圧が供給される入力端子Ｖｉと、正電圧を出力する
ドレイン電圧出力端子ＶDDと、負電圧を出力するゲート
電圧出力端子ＶGGと、接地電位に接続されたソース電圧
出力端子ＶSSとを備え、本発明の特徴として、ドレイン
電圧出力端子ＶDDの電流供給通路に設けられたスイッチ
素子を構成するＰチャネルパワーＭＯＳＦＥＴ Ｑ１１
と、このＰチャネルパワーＭＯＳＦＥＴ Ｑ１１の電源
側の正電圧を電源として負電圧を発生しゲート電圧出力
端子ＶGGに与える電圧変換器ＩＣ２と、この電圧変換器
ＩＣ２の出力負電圧がないときにはＰチャネルパワーＭ
ＯＳＦＥＴ Ｑ１１の制御電極にこのＰチャネルパワー
ＭＯＳＦＥＴ Ｑ１１を遮断状態とする電位を与える回
路手段を構成するＰＮＰトランジスタＱ３と、入力端子
Ｖｉの電圧を入力としドレイン電圧を発生する三端子レ
ギュレータＩＣ１とを備える。
【００１７】さらに、電圧変換器ＩＣ２の出力通路にＰ
ＮＰトランジスタ（エミッタ・フォロワ形のバイポーラ
トランジスタ）Ｑ１が挿入され、ＰチャネルパワーＭＯ
ＳＦＥＴ Ｑ１１は半導体スイッチ素子であり、その制
御電極は抵抗器Ｒ４により正電位にバイアスされ、前記
回路手段として電圧変換器ＩＣ２に出力負電圧があると
きに遮断状態となり出力負電圧があるときに導通状態と
なってＰチャネルパワーＭＯＳＦＥＴ Ｑ１１の制御電
極を接地電位に接続するエミッタ接地形のＰＮＰトラン
ジスタＱ３を備え、このエミッタ接地形のＰＮＰトラン
ジスタＱ３のベース電位は電圧変換器ＩＣ２の出力負電
圧によりバイアスされる。
ＮＰトランジスタ（エミッタ・フォロワ形のバイポーラ
トランジスタ）Ｑ１が挿入され、ＰチャネルパワーＭＯ
ＳＦＥＴ Ｑ１１は半導体スイッチ素子であり、その制
御電極は抵抗器Ｒ４により正電位にバイアスされ、前記
回路手段として電圧変換器ＩＣ２に出力負電圧があると
きに遮断状態となり出力負電圧があるときに導通状態と
なってＰチャネルパワーＭＯＳＦＥＴ Ｑ１１の制御電
極を接地電位に接続するエミッタ接地形のＰＮＰトラン
ジスタＱ３を備え、このエミッタ接地形のＰＮＰトラン
ジスタＱ３のベース電位は電圧変換器ＩＣ２の出力負電
圧によりバイアスされる。
【００１８】図２は本発明実施例電源装置により駆動さ
れるＧａＡｓＦＥＴアンプの回路例を示したものであ
る。
れるＧａＡｓＦＥＴアンプの回路例を示したものであ
る。
【００１９】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００２０】電源オンの場合、すなわち、入力端子Ｖｉ
に正電圧が印加されると、三端子レギュレータＩＣ１が
安定した正電圧〔外１〕を発生し、電圧変換器ＩＣ２が
正電圧と同じ大きさの負電圧〔外２〕に変換する。この
電圧変換器ＩＣ２の出力がダイオードＤ１をオンさせる
のに十分な電圧（およそ−０．７Ｖ）に達したとき、Ｐ
ＮＰトランジスタＱ１は動作領域に入る。その後ダイオ
ードＤ１に流れる電流の増加にともないＰＮＰトランジ
スタＱ１を流れる負電流が増加する。発光ダイオードＬ
Ｄ１に電流が流れ始めると、その両端の電圧が順方向電
圧（およそ１．８Ｖ）に保たれるように定電圧回路とし
て動作する。
に正電圧が印加されると、三端子レギュレータＩＣ１が
安定した正電圧〔外１〕を発生し、電圧変換器ＩＣ２が
正電圧と同じ大きさの負電圧〔外２〕に変換する。この
電圧変換器ＩＣ２の出力がダイオードＤ１をオンさせる
のに十分な電圧（およそ−０．７Ｖ）に達したとき、Ｐ
ＮＰトランジスタＱ１は動作領域に入る。その後ダイオ
ードＤ１に流れる電流の増加にともないＰＮＰトランジ
スタＱ１を流れる負電流が増加する。発光ダイオードＬ
Ｄ１に電流が流れ始めると、その両端の電圧が順方向電
圧（およそ１．８Ｖ）に保たれるように定電圧回路とし
て動作する。
【００２１】発光ダイオードＬＤ１の代わりにダイオー
ドを数個順方向に並べるか、あるいはツェナーダイオー
ドを逆方向に接続してもよいが、ダイオードを用いる場
合は数個直列に接続しなければならないので回路が大き
くなる。また、ツェナーダイオードを用いた場合はツェ
ナーノイズが発生し回路のノイズ源になる。発光ダイオ
ードＬＤ１を用いればその心配はなくなる。また、発光
ダイオードＬＤ１を用いると電源インジケータの代わり
としても利用することができる。ＰＮＰトランジスタＱ
１のベース電圧は、可変抵抗器ＶＲ１によって−０．７
Ｖから−２．５Ｖ程度まで可変にすることができる。Ｐ
ＮＰトランジスタＱ１はエミッタフォロア構成をとって
いるために、このベース電圧がそのままゲート電圧出力
端子ＶGGに印加される。可変範囲を広げたい場合は、発
光ダイオードＬＤ１に直列順方向にダイオードをつけ加
えるとよい。
ドを数個順方向に並べるか、あるいはツェナーダイオー
ドを逆方向に接続してもよいが、ダイオードを用いる場
合は数個直列に接続しなければならないので回路が大き
くなる。また、ツェナーダイオードを用いた場合はツェ
ナーノイズが発生し回路のノイズ源になる。発光ダイオ
ードＬＤ１を用いればその心配はなくなる。また、発光
ダイオードＬＤ１を用いると電源インジケータの代わり
としても利用することができる。ＰＮＰトランジスタＱ
１のベース電圧は、可変抵抗器ＶＲ１によって−０．７
Ｖから−２．５Ｖ程度まで可変にすることができる。Ｐ
ＮＰトランジスタＱ１はエミッタフォロア構成をとって
いるために、このベース電圧がそのままゲート電圧出力
端子ＶGGに印加される。可変範囲を広げたい場合は、発
光ダイオードＬＤ１に直列順方向にダイオードをつけ加
えるとよい。
【００２２】その後、ＮＰＮトランジスタＱ２はオン状
態になる電圧（およそ−３．２Ｖ）に負電圧が下がるま
ではオフ状態を保持し、この電圧を越えたときにオン状
態となる。この間ＰＮＰトランジスタＱ３のエミッタに
は〔外１〕印加された状態を続けているために、ＮＰＮ
トランジスタＱ２がオン状態になると急速にＰＮＰトラ
ンジスタＱ３もオン状態に移行する。それと同時にＰチ
ャネルパワーＭＯＳＦＥＴ Ｑ１１がオン状態となりド
レイン電圧出力端子ＶDDに電圧が印加される。
態になる電圧（およそ−３．２Ｖ）に負電圧が下がるま
ではオフ状態を保持し、この電圧を越えたときにオン状
態となる。この間ＰＮＰトランジスタＱ３のエミッタに
は〔外１〕印加された状態を続けているために、ＮＰＮ
トランジスタＱ２がオン状態になると急速にＰＮＰトラ
ンジスタＱ３もオン状態に移行する。それと同時にＰチ
ャネルパワーＭＯＳＦＥＴ Ｑ１１がオン状態となりド
レイン電圧出力端子ＶDDに電圧が印加される。
【００２３】電源オフの場合は、オンの場合とは逆に、
ＰチャネルパワーＭＯＳＦＥＴ Ｑ１１、ＰＮＰトラン
ジスタＱ３、ＮＰＮトランジスタＱ２、ＰＮＰトランジ
スタＱ１の順にオフ状態に移行する。したがってドレイ
ン電圧出力端子ＶDDとゲート電圧出力端子ＶGGとの電圧
の関係は図３に示すように理想的な電圧印加関係とな
る。
ＰチャネルパワーＭＯＳＦＥＴ Ｑ１１、ＰＮＰトラン
ジスタＱ３、ＮＰＮトランジスタＱ２、ＰＮＰトランジ
スタＱ１の順にオフ状態に移行する。したがってドレイ
ン電圧出力端子ＶDDとゲート電圧出力端子ＶGGとの電圧
の関係は図３に示すように理想的な電圧印加関係とな
る。
【００２４】
【外１】
【００２５】
【外２】
【００２６】
【発明の効果】以上説明したように本発明によれば、単
電源を印加するだけでＧａＡｓＦＥＴアンプに電源を供
給することができ、そのバイアス方法は正負両電源バイ
アス方式と同じにすることができるので、アンプの効率
を高めることができ、また、頻繁に電源をオン・オフし
てもデバイス破壊の心配がなくなるので、デバイスの信
頼性を向上させることができる。さらに、電源部および
スイッチング部となる部分（図１の破線で示す部分）を
１チップ化することができるので全体の回路規模を小さ
くすることができるなどの効果がある。なお、この回路
はバッテリーセービングのために頻繁にアンプの電源を
切ることが有効な携帯電話の回路に適当である。
電源を印加するだけでＧａＡｓＦＥＴアンプに電源を供
給することができ、そのバイアス方法は正負両電源バイ
アス方式と同じにすることができるので、アンプの効率
を高めることができ、また、頻繁に電源をオン・オフし
てもデバイス破壊の心配がなくなるので、デバイスの信
頼性を向上させることができる。さらに、電源部および
スイッチング部となる部分（図１の破線で示す部分）を
１チップ化することができるので全体の回路規模を小さ
くすることができるなどの効果がある。なお、この回路
はバッテリーセービングのために頻繁にアンプの電源を
切ることが有効な携帯電話の回路に適当である。
【図１】本発明実施例の回路構成を示す図。
【図２】本発明実施例電源装置により駆動されるＧａＡ
ｓＦＥＴアンプの回路構成例を示す図。
ｓＦＥＴアンプの回路構成例を示す図。
【図３】本発明実施例におけるバイアス電源の状態を示
す図。
す図。
【図４】従来例における両電源バイアス方式の回路構成
を示す図。
を示す図。
【図５】従来例における単電源バイアス方式の回路構成
を示す図。
を示す図。
１、２ チョークコイル ３ ＧａＡｓＦＥＴ ４、５ カップリングコンデンサ ６ 正電源 ７ 負電源 ８ ソース抵抗 ＩＣ１ 三端子レギュレータ ＩＣ２ 電圧変換器 Ｃ１〜Ｃ４ コンデンサ Ｃ１１、Ｃ１２ 電解コンデンサ Ｒ１〜Ｒ７ 抵抗器 ＶＲ１ 可変抵抗器 Ｄ１ ダイオード ＬＤ１ 発光ダイオード Ｑ１、Ｑ３ ＰＮＰトランジスタ Ｑ２ ＮＰＮトランジスタ Ｑ１１ ＰチャネルパワーＭＯＳＦＥＴ Ｖｉ 入力端子 ＶDD ドレイン電圧出力端子 ＶGG ゲート電圧出力端子 ＶSS ソース電圧出力端子
Claims (5)
- 【請求項１】 接地端子に対して正の入力電圧が供給さ
れる入力端子と、正電圧を出力するドレイン電圧出力端
子と、負電圧を出力するゲート電圧出力端子と、接地電
位に接続されたソース電圧出力端子とを備えたＦＥＴ増
幅器用電源回路において、 前記ドレイン電圧出力端子の電流供給通路に設けられた
スイッチ素子と、このスイッチ素子の電源側の正電圧を
電源として負電圧を発生し前記ゲート電圧出力端子に与
える電圧変換器と、この電圧変換器の出力負電圧がない
ときには前記スイッチ素子の制御電極にこのスイッチ素
子を遮断状態とする電位を与える回路手段とを備えたこ
とを特徴とするＦＥＴ増幅器用電源回路。 - 【請求項２】 前記入力端子の電圧を入力としドレイン
電圧を発生する三端子レギュレータを備えた請求項１記
載のＦＥＴ増幅器用電源回路。 - 【請求項３】 前記電圧変換器の出力通路にエミッタ・
フォロワ形のバイポーラトランジスタが挿入された請求
項１または２記載のＦＥＴ増幅器用電源回路。 - 【請求項４】 前記スイッチ素子は半導体スイッチ素子
であり、その制御電極は抵抗器により正電位にバイアス
され、前記回路手段として前記電圧変換器に出力負電圧
があるときに遮断状態となり出力負電圧があるときに導
通状態となって前記スイッチ素子の制御電極を接地電位
に接続するエミッタ接地形のトランジスタを備えた請求
項１ないし３のいずれかに記載のＦＥＴ増幅器用電源回
路。 - 【請求項５】 前記エミッタ接地形のトランジスタのベ
ース電位は前記電圧変換器の出力負電圧によりバイアス
された請求項４記載のＦＥＴ増幅器用電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317025A JPH07175535A (ja) | 1993-12-16 | 1993-12-16 | Ｆｅｔ増幅器用電源回路 |
| US08/358,593 US5554954A (en) | 1993-12-16 | 1994-12-14 | Circuit for biasing FET amplifier with single power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317025A JPH07175535A (ja) | 1993-12-16 | 1993-12-16 | Ｆｅｔ増幅器用電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175535A true JPH07175535A (ja) | 1995-07-14 |
Family
ID=18083588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317025A Pending JPH07175535A (ja) | 1993-12-16 | 1993-12-16 | Ｆｅｔ増幅器用電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5554954A (ja) |
| JP (1) | JPH07175535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227921A (ja) * | 2007-03-13 | 2008-09-25 | Fujitsu Ltd | 増幅器に使用されるｆｅｔへの電源投入及び切断方法及び装置 |
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| US8182527B2 (en) | 2001-05-07 | 2012-05-22 | Cordis Corporation | Heparin barrier coating for controlled drug release |
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| JP4246622B2 (ja) * | 2003-12-26 | 2009-04-02 | 古野電気株式会社 | マイクロ波周波数変換器 |
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| JP2867756B2 (ja) * | 1991-08-30 | 1999-03-10 | 日本電気株式会社 | 消費電力制御装置 |
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| US5442562A (en) * | 1993-12-10 | 1995-08-15 | Eastman Kodak Company | Method of controlling a manufacturing process using multivariate analysis |
-
1993
- 1993-12-16 JP JP5317025A patent/JPH07175535A/ja active Pending
-
1994
- 1994-12-14 US US08/358,593 patent/US5554954A/en not_active Expired - Fee Related
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| JPS59153219A (ja) * | 1983-02-21 | 1984-09-01 | Toshiba Corp | 電源装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5554954A (en) | 1996-09-10 |
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