JPH1032434A - 電力増幅回路 - Google Patents
電力増幅回路Info
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- JPH1032434A JPH1032434A JP8185900A JP18590096A JPH1032434A JP H1032434 A JPH1032434 A JP H1032434A JP 8185900 A JP8185900 A JP 8185900A JP 18590096 A JP18590096 A JP 18590096A JP H1032434 A JPH1032434 A JP H1032434A
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
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Abstract
(57)【要約】
【課題】 電力増幅器を構成するＦＥＴのしきい値電圧
に関係なく、低消費電力状態でも安定して動作すること
ができる電力増幅回路を得る。 【解決手段】 ゲート電圧制御回路１３と電力増幅器１
との間に、ゲート電圧検出回路用のトランジスタとし
て、上記電力増幅器１３を構成する電界効果トランジス
タＪ２０と同一のしきい値を有する電界効果トランジス
タＪ１を使用し、該電界効果トランジスタＪ１の出力を
用いて、電源ＶｄｄとＶｇｇとの間に接続された電界効
果トランジスタＪ２を制御することで、ゲート電圧制御
回路１３の電力を変化させる。
に関係なく、低消費電力状態でも安定して動作すること
ができる電力増幅回路を得る。 【解決手段】 ゲート電圧制御回路１３と電力増幅器１
との間に、ゲート電圧検出回路用のトランジスタとし
て、上記電力増幅器１３を構成する電界効果トランジス
タＪ２０と同一のしきい値を有する電界効果トランジス
タＪ１を使用し、該電界効果トランジスタＪ１の出力を
用いて、電源ＶｄｄとＶｇｇとの間に接続された電界効
果トランジスタＪ２を制御することで、ゲート電圧制御
回路１３の電力を変化させる。
Description
【０００１】
【発明の属する技術分野】この発明は高周波を無線に使
用する場合に用いる電力増幅回路に関し、特にその制御
回路，及びこれらを集積化した電力増幅器集積回路の高
性能化を図ったものに関するものである。
用する場合に用いる電力増幅回路に関し、特にその制御
回路，及びこれらを集積化した電力増幅器集積回路の高
性能化を図ったものに関するものである。
【０００２】
【従来の技術】無線通信機，特に携帯電話では、持ち運
び性の向上のために、電話機の小型化が進められてい
る。小型化のためには使用する部品点数の削減，すなわ
ち回路機能の集積化が進められている。一方で、電話機
の中で最も大きく、重たいものは電池である。この電池
の小型化のためには回路の消費電力を低減して、電池の
容量が小さくても電池の持ち時間を長くすることが重要
である。また、電話機を基地局の近傍で使用する場合に
は、電話機からの無線信号の出力電力が少なくても十分
に通信することができるために、基地局との距離に応じ
て最小限の出力を送信することが望ましい。これは電力
増幅器の消費電流がほぼ出力電力に比例するためであ
る。
び性の向上のために、電話機の小型化が進められてい
る。小型化のためには使用する部品点数の削減，すなわ
ち回路機能の集積化が進められている。一方で、電話機
の中で最も大きく、重たいものは電池である。この電池
の小型化のためには回路の消費電力を低減して、電池の
容量が小さくても電池の持ち時間を長くすることが重要
である。また、電話機を基地局の近傍で使用する場合に
は、電話機からの無線信号の出力電力が少なくても十分
に通信することができるために、基地局との距離に応じ
て最小限の出力を送信することが望ましい。これは電力
増幅器の消費電流がほぼ出力電力に比例するためであ
る。
【０００３】このために、従来の携帯電話機では図９に
示すような構成で、電力増幅器を制御していた。すなわ
ち図９において、１は電力増幅器、Ｐｉｎ，Ｐｏｕｔは
上記電力増幅器１の入力信号端子と出力信号端子、Ｖｄ
ｄ，Ｖｇｇは上記電力増幅器１のドレイン、及びゲート
電圧端子であり、Ｖｄｄ−Ｈ，Ｖｇｇ−Ｈはそれぞれの
信号配線の信号状態（Ｈレベル）を示している。さら
に、この電力増幅器１の前段には周波数変換路１０と制
御回路１１が設けられている。このように構成された回
路では、Ｐｏｕｔに電力検出回路１２を接続し、該電力
検出回路１２で検出される電力に応じて上記制御回路１
１によりＶｄｄやＶｇｇを制御することで、基地局との
距離に応じた最小限の出力でもって送信を行っており、
もって消費電力の低減が図られていた。
示すような構成で、電力増幅器を制御していた。すなわ
ち図９において、１は電力増幅器、Ｐｉｎ，Ｐｏｕｔは
上記電力増幅器１の入力信号端子と出力信号端子、Ｖｄ
ｄ，Ｖｇｇは上記電力増幅器１のドレイン、及びゲート
電圧端子であり、Ｖｄｄ−Ｈ，Ｖｇｇ−Ｈはそれぞれの
信号配線の信号状態（Ｈレベル）を示している。さら
に、この電力増幅器１の前段には周波数変換路１０と制
御回路１１が設けられている。このように構成された回
路では、Ｐｏｕｔに電力検出回路１２を接続し、該電力
検出回路１２で検出される電力に応じて上記制御回路１
１によりＶｄｄやＶｇｇを制御することで、基地局との
距離に応じた最小限の出力でもって送信を行っており、
もって消費電力の低減が図られていた。
【０００４】また、携帯電話や簡易型携帯電話（ＰＨ
Ｓ）では、使用する周波数が携帯電話で０．９ＧＨｚや
１．５ＧＨｚ、またＰＨＳでは１．９ＧＨｚであるため
に、その電力増幅器に砒化ガリウム（ＧａＡｓ）素子が
使用される。これは、砒化ガリウム（ＧａＡｓ）素子が
Ｓｉ素子に比較して、高周波での消費電力が少ないとい
う利点があるためである。しかしながら、ＧａＡｓ素子
では一般にＭＥＳ型電界効果型トランジスタ（ＦＥＴ）
を用いると、負電圧（例えば−２Ｖ）が必要になる。
Ｓ）では、使用する周波数が携帯電話で０．９ＧＨｚや
１．５ＧＨｚ、またＰＨＳでは１．９ＧＨｚであるため
に、その電力増幅器に砒化ガリウム（ＧａＡｓ）素子が
使用される。これは、砒化ガリウム（ＧａＡｓ）素子が
Ｓｉ素子に比較して、高周波での消費電力が少ないとい
う利点があるためである。しかしながら、ＧａＡｓ素子
では一般にＭＥＳ型電界効果型トランジスタ（ＦＥＴ）
を用いると、負電圧（例えば−２Ｖ）が必要になる。
【０００５】ところで、図９に示した回路構成では、電
力検出回路１２や、これに応じてＶｄｄ，Ｖｇｇを制御
するための制御回路１１が必要になる。このような構成
では回路素子が増加するために、携帯電話に比較して小
型，軽量化を目的としている簡易型携帯電話（ＰＨＳ）
では、このような構成は適していない。このため実際に
はＰＨＳシステムでは、電力増幅器の制御は、高出力モ
ードと低出力モードの２つの状態を切り換えて行う構成
となっている。
力検出回路１２や、これに応じてＶｄｄ，Ｖｇｇを制御
するための制御回路１１が必要になる。このような構成
では回路素子が増加するために、携帯電話に比較して小
型，軽量化を目的としている簡易型携帯電話（ＰＨＳ）
では、このような構成は適していない。このため実際に
はＰＨＳシステムでは、電力増幅器の制御は、高出力モ
ードと低出力モードの２つの状態を切り換えて行う構成
となっている。
【０００６】以下、このＰＨＳシステムにおける電力増
幅器の制御について詳述する。図１０は、ＰＨＳなどに
使用する電力増幅器とその周辺回路の構成を示したもの
である。図において、図９と同一の記号は同一もしくは
相当部分を示し、図１０では電力増幅器１の内部の一部
を示している。図において、Ｊ２０はＧａＡｓ素子を用
いたＭＥＳ型電界効果型トランジスタ（ＦＥＴ）、Ｃ１
１１，Ｃ１１２はゲート電圧制御回路１３へ流入する高
周波成分をカットするための容量、Ｄ１１１，Ｄ１１２
はゲート電圧制御回路１３と電力増幅器１との間に接続
されたダイオード、Ｒ１１１は上記ＦＥＴ Ｊ２０のゲ
ートと容量Ｃ１１２との間に接続された抵抗、Ｌ１１１
は上記ＦＥＴ Ｊ２０のドレインに接続されたインダク
タンスを示している。この構成では、電力増幅器１の電
力制御にはＶｇｇ端子への信号のみを用い、Ｖｄｄは用
いていない。また、電力増幅器１の電力制御にはＶｇｇ
をステップ（２段階）で切り替えて使用するとともに、
電力増幅器１の出力信号を検出しない構成となっている
ために、Ｖｇｇの設定にて所定の出力電力が得られるよ
うにしておくことが必要である。なお、図９の構成で
は、出力電力を検出し、これをフィードフォワードする
ことで出力の制御を行うようになっているために、上述
のように、Ｖｇｇの設定によって所定の出力電圧が得ら
れるようにする調整は必要ない。
幅器の制御について詳述する。図１０は、ＰＨＳなどに
使用する電力増幅器とその周辺回路の構成を示したもの
である。図において、図９と同一の記号は同一もしくは
相当部分を示し、図１０では電力増幅器１の内部の一部
を示している。図において、Ｊ２０はＧａＡｓ素子を用
いたＭＥＳ型電界効果型トランジスタ（ＦＥＴ）、Ｃ１
１１，Ｃ１１２はゲート電圧制御回路１３へ流入する高
周波成分をカットするための容量、Ｄ１１１，Ｄ１１２
はゲート電圧制御回路１３と電力増幅器１との間に接続
されたダイオード、Ｒ１１１は上記ＦＥＴ Ｊ２０のゲ
ートと容量Ｃ１１２との間に接続された抵抗、Ｌ１１１
は上記ＦＥＴ Ｊ２０のドレインに接続されたインダク
タンスを示している。この構成では、電力増幅器１の電
力制御にはＶｇｇ端子への信号のみを用い、Ｖｄｄは用
いていない。また、電力増幅器１の電力制御にはＶｇｇ
をステップ（２段階）で切り替えて使用するとともに、
電力増幅器１の出力信号を検出しない構成となっている
ために、Ｖｇｇの設定にて所定の出力電力が得られるよ
うにしておくことが必要である。なお、図９の構成で
は、出力電力を検出し、これをフィードフォワードする
ことで出力の制御を行うようになっているために、上述
のように、Ｖｇｇの設定によって所定の出力電圧が得ら
れるようにする調整は必要ない。
【０００７】この図１０の例では、制御回路１１の電力
制御信号に基づきゲート電圧制御回路１３によって、Ｖ
ｇｇを”Ｈｉｇｈ”と”Ｌｏｗ”の２つの状態の間で切
り替えて使用する。この場合に、ＶｇｇはＧａＡｓ電界
効果型トランジスタを用いる場合には負電圧とする必要
がある。このため図１０のゲート電圧制御回路１３には
負電圧を発生する回路が含まれる。
制御信号に基づきゲート電圧制御回路１３によって、Ｖ
ｇｇを”Ｈｉｇｈ”と”Ｌｏｗ”の２つの状態の間で切
り替えて使用する。この場合に、ＶｇｇはＧａＡｓ電界
効果型トランジスタを用いる場合には負電圧とする必要
がある。このため図１０のゲート電圧制御回路１３には
負電圧を発生する回路が含まれる。
【０００８】図１１は図１０で示したゲート電圧制御回
路１３の回路の例を示したものである。図において、Ｊ
１２１はＦＥＴ、Ｒ１２１は抵抗、Ｖｓｓは負電圧発生
回路からの負電圧信号、Ｖｇｃはゲート電圧制御用の内
部信号である。また、Ｖｇｇは図１０で示したものと同
一である。
路１３の回路の例を示したものである。図において、Ｊ
１２１はＦＥＴ、Ｒ１２１は抵抗、Ｖｓｓは負電圧発生
回路からの負電圧信号、Ｖｇｃはゲート電圧制御用の内
部信号である。また、Ｖｇｇは図１０で示したものと同
一である。
【０００９】次にこのゲート電圧制御回路１３の動作に
ついて説明する。まず、ＦＥＴ Ｊ１２１のゲート電圧
を０Ｖとすると、ＦＥＴ Ｊ１２１のゲート・ソース間
電圧ＶｇｓＪ１２１は、ＦＥＴ Ｊ１２１が消費する電
流により規定される。このためにＶｇｇの電位はＶｇｃ
の電位からＶｇｓＪ１２１の電圧降下分だけ降下した電
圧となる。その値は下記に示される。 Ｖｇｇ＝Ｖｇｃ−ＶｇｓＪ１２１ …(1) 従ってＶｇｃ＝０Ｖ，ＶｇｓＪ１２１＝０．２Ｖであれ
ば、Ｖｇｇ＝−０．２Ｖとなる。このＶｇｇ（−０．２
Ｖ）により、電力増幅器１が高出力状態で動作するよう
に設定する。
ついて説明する。まず、ＦＥＴ Ｊ１２１のゲート電圧
を０Ｖとすると、ＦＥＴ Ｊ１２１のゲート・ソース間
電圧ＶｇｓＪ１２１は、ＦＥＴ Ｊ１２１が消費する電
流により規定される。このためにＶｇｇの電位はＶｇｃ
の電位からＶｇｓＪ１２１の電圧降下分だけ降下した電
圧となる。その値は下記に示される。 Ｖｇｇ＝Ｖｇｃ−ＶｇｓＪ１２１ …(1) 従ってＶｇｃ＝０Ｖ，ＶｇｓＪ１２１＝０．２Ｖであれ
ば、Ｖｇｇ＝−０．２Ｖとなる。このＶｇｇ（−０．２
Ｖ）により、電力増幅器１が高出力状態で動作するよう
に設定する。
【００１０】次に低消費電力状態では、電圧Ｖｇｃの値
を−１Ｖに設定すると、Ｖｇｇは−１．２Ｖとなる。こ
の状態で、電力増幅器１を構成するＦＥＴが低消費電力
状態になるようなピンチオフ電圧（Ｖｐ＞１．２）を有
するＦＥＴを用いると、電力増幅器１としての消費電力
が減少する。
を−１Ｖに設定すると、Ｖｇｇは−１．２Ｖとなる。こ
の状態で、電力増幅器１を構成するＦＥＴが低消費電力
状態になるようなピンチオフ電圧（Ｖｐ＞１．２）を有
するＦＥＴを用いると、電力増幅器１としての消費電力
が減少する。
【００１１】一方、もし上記ゲート電圧制御回路１３の
Ｖｇｃが−１．５Ｖとなってしまった場合には、その出
力電圧としては、−１．７Ｖが得られることになる。こ
のような場合に、電力増幅器１に使用しているＦＥＴの
ピンチオフ電圧Ｖｐが１．５Ｖであると、該ＦＥＴには
電流が全く流れず、電力増幅器として動作しないことに
なる。
Ｖｇｃが−１．５Ｖとなってしまった場合には、その出
力電圧としては、−１．７Ｖが得られることになる。こ
のような場合に、電力増幅器１に使用しているＦＥＴの
ピンチオフ電圧Ｖｐが１．５Ｖであると、該ＦＥＴには
電流が全く流れず、電力増幅器として動作しないことに
なる。
【００１２】このため図１０では、電圧Ｖｇｇと接地端
子との間に逆方向ダイオードを２個挿入している。この
ダイオードの順方向電圧がそれぞれ０．６Ｖであるとす
ると、Ｖｇｇが−１．２Ｖ以下の電圧に降下しようとし
た場合に、ダイオードＤ１１１，Ｄ１１２に電流が流
れ、結果として、電圧Ｖｇｇは、−１．２Ｖに設定され
る。このような構成とすることで、ゲート電圧Ｖｇｇ
が、電力増幅器を構成するＦＥＴのピンチオフ電圧より
も降下して、電力増幅器として動作しなくなることを防
いでいる。
子との間に逆方向ダイオードを２個挿入している。この
ダイオードの順方向電圧がそれぞれ０．６Ｖであるとす
ると、Ｖｇｇが−１．２Ｖ以下の電圧に降下しようとし
た場合に、ダイオードＤ１１１，Ｄ１１２に電流が流
れ、結果として、電圧Ｖｇｇは、−１．２Ｖに設定され
る。このような構成とすることで、ゲート電圧Ｖｇｇ
が、電力増幅器を構成するＦＥＴのピンチオフ電圧より
も降下して、電力増幅器として動作しなくなることを防
いでいる。
【００１３】ところで、このような構成において、電力
増幅器のＦＥＴ（図１０のＪ２０）のピンチオフ電圧Ｖ
ｐが、ウエハプロセスの変動等の影響によってばらつ
き、例えば１．８Ｖとなってしまった場合には、上記の
消費電力の低減を達成するためにＶｇｇを前記の−１．
２Ｖ以下に下げてＶｇｇとＶｐとの差があまり大きくな
らないようにする必要があるが、上述のようなダイオー
ドを用いて構成されたクランプ回路では、Ｖｇｇを−
１．２Ｖ以下にすることはできず、従って、このような
場合には対応することができない。
増幅器のＦＥＴ（図１０のＪ２０）のピンチオフ電圧Ｖ
ｐが、ウエハプロセスの変動等の影響によってばらつ
き、例えば１．８Ｖとなってしまった場合には、上記の
消費電力の低減を達成するためにＶｇｇを前記の−１．
２Ｖ以下に下げてＶｇｇとＶｐとの差があまり大きくな
らないようにする必要があるが、上述のようなダイオー
ドを用いて構成されたクランプ回路では、Ｖｇｇを−
１．２Ｖ以下にすることはできず、従って、このような
場合には対応することができない。
【００１４】
【発明が解決しようとする課題】従来の電力増幅回路は
以上のように構成されており、電力増幅器を高出力モー
ドと低出力モードの２つの状態を切り換えて使用する構
成においては、ウエハプロセスの変動等によって電力増
幅器を構成する電界効果トランジスタのピンチオフ電圧
が変動した場合には、十分な省電力効果が得られなくな
るという問題点があった。
以上のように構成されており、電力増幅器を高出力モー
ドと低出力モードの２つの状態を切り換えて使用する構
成においては、ウエハプロセスの変動等によって電力増
幅器を構成する電界効果トランジスタのピンチオフ電圧
が変動した場合には、十分な省電力効果が得られなくな
るという問題点があった。
【００１５】この発明は以上のような問題点に鑑みてな
されたもので、電力増幅器を構成するＦＥＴのしきい値
電圧に関係なく、低消費電力状態で、かつ安定に動作す
る、即ち動作不能となるのを防止することのできる，電
力増幅回路を提供することを目的とする。
されたもので、電力増幅器を構成するＦＥＴのしきい値
電圧に関係なく、低消費電力状態で、かつ安定に動作す
る、即ち動作不能となるのを防止することのできる，電
力増幅回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】この発明の請求項１に係
る電力増幅回路は、電界効果トランジスタを用いて構成
された電力増幅手段と、上記電力増幅手段を構成する電
界効果トランジスタのゲートにゲート電圧を供給するゲ
ート電圧供給手段と、上記電力増幅手段を構成する電界
効果トランジスタと同一のしきい値を有するモニタ用の
電界効果トランジスタを用いて構成され、上記ゲート電
圧供給手段から出力される上記ゲート電圧を入力とし、
該ゲート電圧が上記電力増幅手段を構成する電界効果ト
ランジスタのしきい値以下になった場合に、上記ゲート
電圧を昇圧し、上記電力増幅手段を構成する電界効果ト
ランジスタがピンチオフするのを抑制するゲート電圧制
御手段とを備えたものである。
る電力増幅回路は、電界効果トランジスタを用いて構成
された電力増幅手段と、上記電力増幅手段を構成する電
界効果トランジスタのゲートにゲート電圧を供給するゲ
ート電圧供給手段と、上記電力増幅手段を構成する電界
効果トランジスタと同一のしきい値を有するモニタ用の
電界効果トランジスタを用いて構成され、上記ゲート電
圧供給手段から出力される上記ゲート電圧を入力とし、
該ゲート電圧が上記電力増幅手段を構成する電界効果ト
ランジスタのしきい値以下になった場合に、上記ゲート
電圧を昇圧し、上記電力増幅手段を構成する電界効果ト
ランジスタがピンチオフするのを抑制するゲート電圧制
御手段とを備えたものである。
【００１７】また、この発明の請求項２に係る電力増幅
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成されたインバー
タ回路と、該インバータ回路の出力がそのゲートに入力
され、上記電力増幅手段を構成する電界効果トランジス
タのゲート電圧端子と電源との間に挿入された電力供給
用の電界効果トランジスタとを備えたものとし、上記イ
ンバータ回路の出力に応じて上記ゲート電圧供給手段に
電流を供給するものとしたものである。
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成されたインバー
タ回路と、該インバータ回路の出力がそのゲートに入力
され、上記電力増幅手段を構成する電界効果トランジス
タのゲート電圧端子と電源との間に挿入された電力供給
用の電界効果トランジスタとを備えたものとし、上記イ
ンバータ回路の出力に応じて上記ゲート電圧供給手段に
電流を供給するものとしたものである。
【００１８】また、この発明の請求項３に係る電力増幅
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタのゲート長を、上記電力増幅手段を構成する
電界効果トランジスタのゲート長よりも短縮したもので
ある。
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタのゲート長を、上記電力増幅手段を構成する
電界効果トランジスタのゲート長よりも短縮したもので
ある。
【００１９】また、この発明の請求項４に係る電力増幅
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側の電位を、接地電位よりも低い電位
に設定するようにしたものである。
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側の電位を、接地電位よりも低い電位
に設定するようにしたものである。
【００２０】また、この発明の請求項５に係る電力増幅
回路は、上記請求項４記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側電極を、ダイオードを介して負電圧
端子に接続することにより、接地電位よりも低い電位に
設定するようにしたものである。
回路は、上記請求項４記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側電極を、ダイオードを介して負電圧
端子に接続することにより、接地電位よりも低い電位に
設定するようにしたものである。
【００２１】また、この発明の請求項６に係る電力増幅
回路は、上記請求項４記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側電極を、そのゲートとドレイン電極
を接地端子に接続したノーマリオン型の電界効果トラン
ジスタのソース電極に接続し、かつ、少なくとも抵抗を
含む回路を介して負電圧端子に接続することにより、接
地電位よりも低い電位に設定したものである。
回路は、上記請求項４記載の電力増幅回路において、上
記ゲート電圧制御手段を構成するモニタ用の電界効果ト
ランジスタの接地側電極を、そのゲートとドレイン電極
を接地端子に接続したノーマリオン型の電界効果トラン
ジスタのソース電極に接続し、かつ、少なくとも抵抗を
含む回路を介して負電圧端子に接続することにより、接
地電位よりも低い電位に設定したものである。
【００２２】また、この発明の請求項７に係る電力増幅
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成されたインバー
タ回路と、ソースフォロア回路を構成する電界効果トラ
ンジスタと、上記インバータ回路の出力がそのゲートに
入力され、上記ソースフォロア回路を構成する電界効果
トランジスタに並列に接続され、上記電力供給手段を構
成する電力供給用の電界効果トランジスタとを備え、上
記ゲート電圧供給手段に電流を供給するものとしたもの
である。
回路は、上記請求項１記載の電力増幅回路において、上
記ゲート電圧制御手段を、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成されたインバー
タ回路と、ソースフォロア回路を構成する電界効果トラ
ンジスタと、上記インバータ回路の出力がそのゲートに
入力され、上記ソースフォロア回路を構成する電界効果
トランジスタに並列に接続され、上記電力供給手段を構
成する電力供給用の電界効果トランジスタとを備え、上
記ゲート電圧供給手段に電流を供給するものとしたもの
である。
【００２３】また、この発明の請求項８に係る電力増幅
回路は、上記請求項７記載の電力増幅回路において、上
記電力供給用の電界効果トランジスタのゲート幅を、上
記ソースフォロア回路を構成する電界効果トランジスタ
のゲート幅よりも小さくしたものである。
回路は、上記請求項７記載の電力増幅回路において、上
記電力供給用の電界効果トランジスタのゲート幅を、上
記ソースフォロア回路を構成する電界効果トランジスタ
のゲート幅よりも小さくしたものである。
【００２４】また、この発明の請求項９に係る電力増幅
回路は、上記請求項７記載の電力増幅回路において、上
記電力供給用の電界効果トランジスタと直列に抵抗素子
を接続したものである。
回路は、上記請求項７記載の電力増幅回路において、上
記電力供給用の電界効果トランジスタと直列に抵抗素子
を接続したものである。
【００２５】
実施の形態１．図１は本発明の実施の形態１．による電
力増幅回路を示す図であり、図１において、図８と同一
の記号は同一もしくは相当部分を示し、Ｊ１は電力増幅
器１を構成するＦＥＴと同一のチャネル濃度を有する電
界効果トランジスタ（ＦＥＴ）であり、そのゲートには
ゲート電圧制御回路１３の出力が入力され、ソースは接
地され、ドレイン側に負荷抵抗Ｒ１を有し、インバータ
回路２を構成するものとなっている。また、このインバ
ータ回路２の出力はＦＥＴ Ｊ２のゲートに入力され、
該ＦＥＴ Ｊ２のドレインはＶｄｄに接続され、そのソ
ースは抵抗Ｒ２を介して上記ゲート電圧制御回路（ゲー
ト電圧供給手段）１３の出力に接続されている。そして
上記ＦＥＴ Ｊ１，Ｊ２、及び抵抗Ｒ１，Ｒ２によって
ゲート電圧制御手段を構成するものとなっている。
力増幅回路を示す図であり、図１において、図８と同一
の記号は同一もしくは相当部分を示し、Ｊ１は電力増幅
器１を構成するＦＥＴと同一のチャネル濃度を有する電
界効果トランジスタ（ＦＥＴ）であり、そのゲートには
ゲート電圧制御回路１３の出力が入力され、ソースは接
地され、ドレイン側に負荷抵抗Ｒ１を有し、インバータ
回路２を構成するものとなっている。また、このインバ
ータ回路２の出力はＦＥＴ Ｊ２のゲートに入力され、
該ＦＥＴ Ｊ２のドレインはＶｄｄに接続され、そのソ
ースは抵抗Ｒ２を介して上記ゲート電圧制御回路（ゲー
ト電圧供給手段）１３の出力に接続されている。そして
上記ＦＥＴ Ｊ１，Ｊ２、及び抵抗Ｒ１，Ｒ２によって
ゲート電圧制御手段を構成するものとなっている。
【００２６】以下、動作について説明する。電力増幅器
１を高出力状態で動作させる場合には、Ｖｇｇは従来と
同様に、約−０．２Ｖが出力される。このＶｇｇではイ
ンバータ回路２を構成するＦＥＴＪ１はＯＮ状態である
ために、ＦＥＴ Ｊ１の抵抗は低くなり、抵抗Ｒ１によ
る電圧降下で、ＦＥＴ Ｊ２のゲート電圧ｎ１は”Ｌｏ
ｗ”となる。このためにＦＥＴ Ｊ２の抵抗は高くな
り、ＦＥＴ Ｊ２と抵抗Ｒ２を通過する電流は非常に少
なくなり、ＦＥＴ Ｊ２と抵抗Ｒ２を通過する電流がゲ
ート電圧制御回路へ供給されることによる，Ｖｇｇの変
化は殆ど無く、無視することができる。従って、後段の
電力増幅器１を構成するＦＥＴ Ｊ２０は、高出力状態
で動作するようになる。
１を高出力状態で動作させる場合には、Ｖｇｇは従来と
同様に、約−０．２Ｖが出力される。このＶｇｇではイ
ンバータ回路２を構成するＦＥＴＪ１はＯＮ状態である
ために、ＦＥＴ Ｊ１の抵抗は低くなり、抵抗Ｒ１によ
る電圧降下で、ＦＥＴ Ｊ２のゲート電圧ｎ１は”Ｌｏ
ｗ”となる。このためにＦＥＴ Ｊ２の抵抗は高くな
り、ＦＥＴ Ｊ２と抵抗Ｒ２を通過する電流は非常に少
なくなり、ＦＥＴ Ｊ２と抵抗Ｒ２を通過する電流がゲ
ート電圧制御回路へ供給されることによる，Ｖｇｇの変
化は殆ど無く、無視することができる。従って、後段の
電力増幅器１を構成するＦＥＴ Ｊ２０は、高出力状態
で動作するようになる。
【００２７】次に電力増幅器１を低消費電力状態で動作
させる場合には、Ｖｇｇを低下させて−１．２Ｖに設定
する。この場合にもＦＥＴ Ｊ１が電力増幅器１を構成
するＦＥＴ Ｊ２０と同一のチャネル構造を有している
ために、電力増幅器１を構成するＦＥＴ Ｊ２０のピン
チオフ電圧（Ｖｐ）が、Ｖｐ＝−１．５Ｖである場合に
は、ＦＥＴ Ｊ１のピンチオフ電圧Ｖｐも−１．５Ｖと
なる。このため、Ｖｇｇが−１．２Ｖまでしか低下しな
い場合は、ＦＥＴ Ｊ１はオンしており、ＦＥＴ Ｊ
１，Ｊ２、抵抗Ｒ１，Ｒ２で構成される回路は、高出力
状態の場合と同様の動作を行う。すなわちＦＥＴ Ｊ２
と抵抗Ｒ２を通過する電流がゲート電圧制御回路へ供給
されることによる，Ｖｇｇの変化は殆ど無く、無視する
ことができる。
させる場合には、Ｖｇｇを低下させて−１．２Ｖに設定
する。この場合にもＦＥＴ Ｊ１が電力増幅器１を構成
するＦＥＴ Ｊ２０と同一のチャネル構造を有している
ために、電力増幅器１を構成するＦＥＴ Ｊ２０のピン
チオフ電圧（Ｖｐ）が、Ｖｐ＝−１．５Ｖである場合に
は、ＦＥＴ Ｊ１のピンチオフ電圧Ｖｐも−１．５Ｖと
なる。このため、Ｖｇｇが−１．２Ｖまでしか低下しな
い場合は、ＦＥＴ Ｊ１はオンしており、ＦＥＴ Ｊ
１，Ｊ２、抵抗Ｒ１，Ｒ２で構成される回路は、高出力
状態の場合と同様の動作を行う。すなわちＦＥＴ Ｊ２
と抵抗Ｒ２を通過する電流がゲート電圧制御回路へ供給
されることによる，Ｖｇｇの変化は殆ど無く、無視する
ことができる。
【００２８】次にゲート電圧制御回路１３を構成するＦ
ＥＴの製造ばらつき等の原因により、電圧Ｖｇｇが−
１．７Ｖまで低下してしまうと、ＦＥＴ Ｊ１がピンチ
オフすることにより該ＦＥＴ Ｊ１を流れる電流がなく
なることとなる。この状態では、ＦＥＴ Ｊ１での電圧
降下が抵抗Ｒ１よりも大きくなり、ＦＥＴ Ｊ２のゲー
ト電圧ｎ１が高くなる。このようにして、ＦＥＴ Ｊ２
のゲート電圧ｎ１が高くなるので、ＦＥＴ Ｊ２，抵抗
Ｒ２を電流が流れるようになり、結果として、該ＦＥＴ
Ｊ２，抵抗Ｒ２を流れるようになった電流分に対応す
る電圧が発生し、該発生した電圧分、Ｖｇｇの電位が上
昇することになる。
ＥＴの製造ばらつき等の原因により、電圧Ｖｇｇが−
１．７Ｖまで低下してしまうと、ＦＥＴ Ｊ１がピンチ
オフすることにより該ＦＥＴ Ｊ１を流れる電流がなく
なることとなる。この状態では、ＦＥＴ Ｊ１での電圧
降下が抵抗Ｒ１よりも大きくなり、ＦＥＴ Ｊ２のゲー
ト電圧ｎ１が高くなる。このようにして、ＦＥＴ Ｊ２
のゲート電圧ｎ１が高くなるので、ＦＥＴ Ｊ２，抵抗
Ｒ２を電流が流れるようになり、結果として、該ＦＥＴ
Ｊ２，抵抗Ｒ２を流れるようになった電流分に対応す
る電圧が発生し、該発生した電圧分、Ｖｇｇの電位が上
昇することになる。
【００２９】このように本実施の形態１．によれば、Ｖ
ｇｇが、電力増幅器１を構成するＦＥＴ Ｊ２０がピン
チオフする電圧まで降下した場合に、ＦＥＴ Ｊ１，Ｊ
２、抵抗Ｒ１，Ｒ２で構成される回路が、ＦＥＴ Ｊ２
０のピンチオフ電圧以下の電圧にならないように、該電
圧Ｖｇｇを上昇するように動作することにより、電力増
幅器１を構成するＦＥＴ Ｊ２０のピンチオフ電圧が変
動した場合、あるいはＶｇｇが変動した場合にも、低消
費電力状態において、電力増幅器１を構成するＦＥＴ
Ｊ２０が動作しなくなるという不具合を防止でき、装置
の安定化を図ることができる効果が得られる。
ｇｇが、電力増幅器１を構成するＦＥＴ Ｊ２０がピン
チオフする電圧まで降下した場合に、ＦＥＴ Ｊ１，Ｊ
２、抵抗Ｒ１，Ｒ２で構成される回路が、ＦＥＴ Ｊ２
０のピンチオフ電圧以下の電圧にならないように、該電
圧Ｖｇｇを上昇するように動作することにより、電力増
幅器１を構成するＦＥＴ Ｊ２０のピンチオフ電圧が変
動した場合、あるいはＶｇｇが変動した場合にも、低消
費電力状態において、電力増幅器１を構成するＦＥＴ
Ｊ２０が動作しなくなるという不具合を防止でき、装置
の安定化を図ることができる効果が得られる。
【００３０】また、電力増幅器１を構成するＦＥＴ Ｊ
２０のピンチオフ電圧のバラツキを補償するためには、
電力増幅器１の低消費電力状態でのＶｇｇが、例えば、
−１．８Ｖ程度となるように、ゲート電圧制御回路から
のゲート電圧の供給が行われるように設定しておく。こ
のように設定すると、Ｖｇｇとして、常に、ＦＥＴＪ
１，Ｊ２、抵抗Ｒ１，Ｒ２で構成される回路によって規
定される電圧が供給されるようになり、電力増幅器１を
構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐが、設計
値に対して正負いずれの方向に変動した場合において
も、該変動幅に追従するようにＶｇｇを制御することが
できる。これにより、歩留りの良好な集積回路を得るこ
とができる。
２０のピンチオフ電圧のバラツキを補償するためには、
電力増幅器１の低消費電力状態でのＶｇｇが、例えば、
−１．８Ｖ程度となるように、ゲート電圧制御回路から
のゲート電圧の供給が行われるように設定しておく。こ
のように設定すると、Ｖｇｇとして、常に、ＦＥＴＪ
１，Ｊ２、抵抗Ｒ１，Ｒ２で構成される回路によって規
定される電圧が供給されるようになり、電力増幅器１を
構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐが、設計
値に対して正負いずれの方向に変動した場合において
も、該変動幅に追従するようにＶｇｇを制御することが
できる。これにより、歩留りの良好な集積回路を得るこ
とができる。
【００３１】実施の形態２．次に本発明の実施の形態
２．による電力増幅回路について説明する。図２は本実
施の形態２．の電力増幅回路の構成を示す図であり、図
１に示す回路において、ＦＥＴ Ｊ１のゲート長を電力
増幅器１を構成するＦＥＴ Ｊ２０のそれよりも短くし
たＦＥＴ Ｊ１ａを用いるようにした点が特徴である。
２．による電力増幅回路について説明する。図２は本実
施の形態２．の電力増幅回路の構成を示す図であり、図
１に示す回路において、ＦＥＴ Ｊ１のゲート長を電力
増幅器１を構成するＦＥＴ Ｊ２０のそれよりも短くし
たＦＥＴ Ｊ１ａを用いるようにした点が特徴である。
【００３２】一般的にＦＥＴはそのゲート長が短縮する
とそのしきい値Ｖｐが大きくなる。すなわち、ゲート長
の短いＦＥＴの電流を遮断するには、そのゲート電圧を
さらに降下させなければならない。ＦＥＴと抵抗で構成
したインバータ回路２の入出力特性を図３に示す。ここ
ではＶｇｇがインバータ回路２の入力信号となり、ｎ１
がその出力信号となる。図３の実線で示すように、図１
の構成では、インバータ回路２の入力信号であるＶｇｇ
が、−ＶｐよりもＶｇ′だけ高いＶｇ１に降下した時点
でＦＥＴ Ｊ１がオフし始めるために、該ＦＥＴ Ｊ１
が完全にオフする前にインバータ回路２の出力信号であ
るｎ１の電位が徐々に高くなり始める。このために、電
力増幅器１に供給されるＶｇｇを、ピンチオフ電圧−Ｖ
ｐに設定することができない。このため、実施の形態
１．の構成では、低消費電力動作時の電力が十分に抑え
られないことになる。
とそのしきい値Ｖｐが大きくなる。すなわち、ゲート長
の短いＦＥＴの電流を遮断するには、そのゲート電圧を
さらに降下させなければならない。ＦＥＴと抵抗で構成
したインバータ回路２の入出力特性を図３に示す。ここ
ではＶｇｇがインバータ回路２の入力信号となり、ｎ１
がその出力信号となる。図３の実線で示すように、図１
の構成では、インバータ回路２の入力信号であるＶｇｇ
が、−ＶｐよりもＶｇ′だけ高いＶｇ１に降下した時点
でＦＥＴ Ｊ１がオフし始めるために、該ＦＥＴ Ｊ１
が完全にオフする前にインバータ回路２の出力信号であ
るｎ１の電位が徐々に高くなり始める。このために、電
力増幅器１に供給されるＶｇｇを、ピンチオフ電圧−Ｖ
ｐに設定することができない。このため、実施の形態
１．の構成では、低消費電力動作時の電力が十分に抑え
られないことになる。
【００３３】そこで本実施の形態２．のように、インバ
ータ回路２を構成するＦＥＴ Ｊ１ａのゲート長を、Ｆ
ＥＴ Ｊ２０のそれと比較して短く設定することで、そ
のピンチオフ電圧Ｖｐを、電力増幅器１を構成するＦＥ
Ｔ Ｊ２０のＶｐよりもＶｇ′だけ低くし、これによ
り、図３の点線で示されるように、ＦＥＴ Ｊ２がオン
し始めるのを遅らせる（Ｖｇｇがより低くないとオンし
にくい）ことで、電力増幅器１に入力されるＶｇｇを、
ＦＥＴ Ｊ２０のピンチオフ電圧−Ｖｐと同じ値となる
ようにすることができる。
ータ回路２を構成するＦＥＴ Ｊ１ａのゲート長を、Ｆ
ＥＴ Ｊ２０のそれと比較して短く設定することで、そ
のピンチオフ電圧Ｖｐを、電力増幅器１を構成するＦＥ
Ｔ Ｊ２０のＶｐよりもＶｇ′だけ低くし、これによ
り、図３の点線で示されるように、ＦＥＴ Ｊ２がオン
し始めるのを遅らせる（Ｖｇｇがより低くないとオンし
にくい）ことで、電力増幅器１に入力されるＶｇｇを、
ＦＥＴ Ｊ２０のピンチオフ電圧−Ｖｐと同じ値となる
ようにすることができる。
【００３４】このような構成を有する本実施の形態２．
によれば、実施の形態１．と同様に、電力増幅器１を構
成するＦＥＴ Ｊ２０のピンチオフ電圧が変動した場
合、あるいはＶｇｇが変動した場合にも、低消費電力状
態において、電力増幅器１を構成するＦＥＴ Ｊ２０が
動作しなくなるという不具合を防止でき、装置の安定化
を図ることができるのに加えて、Ｖｇｇを、電力増幅器
１を構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐまで
低下させることができ、これにより、最も電力消費の少
ない状態で電力増幅器を動作させることが可能となる効
果がある。
によれば、実施の形態１．と同様に、電力増幅器１を構
成するＦＥＴ Ｊ２０のピンチオフ電圧が変動した場
合、あるいはＶｇｇが変動した場合にも、低消費電力状
態において、電力増幅器１を構成するＦＥＴ Ｊ２０が
動作しなくなるという不具合を防止でき、装置の安定化
を図ることができるのに加えて、Ｖｇｇを、電力増幅器
１を構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐまで
低下させることができ、これにより、最も電力消費の少
ない状態で電力増幅器を動作させることが可能となる効
果がある。
【００３５】実施の形態３．次に本発明の実施の形態
３．による電力増幅回路について説明する。上記実施の
形態２．ではインバータ回路２を構成するＦＥＴ Ｊ１
ａのＶｐを、電力増幅器１を構成するＦＥＴ Ｊ２０の
Ｖｐよりも大きくしてインバータ回路２の出力を切り替
えるＶｇｇを低くするようにしたが、本実施の形態３．
では、インバータ回路２のソース電位を接地電位よりも
降下させたものである。すなわち、図４において、Ｄ
１，Ｄ２，Ｄ３は、そのカソード電極側を負電圧発生回
路からの負電圧Ｖｓｓ側として、上記インバータ回路２
を構成するＦＥＴ Ｊ１のソースと負電圧Ｖｓｓとの間
に多段接続されたダイオードである。ここで、負電圧Ｖ
ｓｓが−２Ｖであれば、ダイオードＤ１〜Ｄ３のそれぞ
れの順方向電圧Ｖｆが０．６Ｖとすれば、インバータ回
路２を構成するＦＥＴ Ｊ１のソース電位ｎ２は、 ｎ２＝−２＋０．６×３＝−０．２Ｖ …(2) となる。従ってこの電圧が、図３におけるＶｇ′と同一
となるように設定することにより、上記実施の形態２．
と同様に、Ｖｇｇを、電力増幅器１を構成するＦＥＴ
Ｊ２０のＶｐと同じになるように設定することができ、
上記実施の形態２．と同様に、該電圧Ｖｇｇを、電力増
幅器１を構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐ
まで低下させることができ、これにより、最も電力消費
の少ない状態で電力増幅器を動作させることが可能とな
る効果が得られる。また、実施の形態２．のようにプロ
セス技術を用いて電界効果トランジスタのゲートを制御
する方法に比べて、本実施の形態３では素子を付加する
方式であるので、ウエハプロセスのばらつき等の影響を
受けにくく、設計値通りのＶｇｇが得られやすいことか
ら、歩留まりの向上を図ることができる。
３．による電力増幅回路について説明する。上記実施の
形態２．ではインバータ回路２を構成するＦＥＴ Ｊ１
ａのＶｐを、電力増幅器１を構成するＦＥＴ Ｊ２０の
Ｖｐよりも大きくしてインバータ回路２の出力を切り替
えるＶｇｇを低くするようにしたが、本実施の形態３．
では、インバータ回路２のソース電位を接地電位よりも
降下させたものである。すなわち、図４において、Ｄ
１，Ｄ２，Ｄ３は、そのカソード電極側を負電圧発生回
路からの負電圧Ｖｓｓ側として、上記インバータ回路２
を構成するＦＥＴ Ｊ１のソースと負電圧Ｖｓｓとの間
に多段接続されたダイオードである。ここで、負電圧Ｖ
ｓｓが−２Ｖであれば、ダイオードＤ１〜Ｄ３のそれぞ
れの順方向電圧Ｖｆが０．６Ｖとすれば、インバータ回
路２を構成するＦＥＴ Ｊ１のソース電位ｎ２は、 ｎ２＝−２＋０．６×３＝−０．２Ｖ …(2) となる。従ってこの電圧が、図３におけるＶｇ′と同一
となるように設定することにより、上記実施の形態２．
と同様に、Ｖｇｇを、電力増幅器１を構成するＦＥＴ
Ｊ２０のＶｐと同じになるように設定することができ、
上記実施の形態２．と同様に、該電圧Ｖｇｇを、電力増
幅器１を構成するＦＥＴ Ｊ２０のピンチオフ電圧Ｖｐ
まで低下させることができ、これにより、最も電力消費
の少ない状態で電力増幅器を動作させることが可能とな
る効果が得られる。また、実施の形態２．のようにプロ
セス技術を用いて電界効果トランジスタのゲートを制御
する方法に比べて、本実施の形態３では素子を付加する
方式であるので、ウエハプロセスのばらつき等の影響を
受けにくく、設計値通りのＶｇｇが得られやすいことか
ら、歩留まりの向上を図ることができる。
【００３６】実施の形態４．次に本発明の実施の形態
４．による電力増幅回路について説明する。図５は本実
施の形態４．による電力増幅回路の構成を示す図であ
り、図に示すように、インバータ回路２を構成するＦＥ
Ｔ Ｊ１のソース側端子ｎ２に、そのゲートとドレイン
電極を接地端子に接続したＦＥＴ Ｊ３のソース電極を
接続し、さらに抵抗Ｒ３を、上記ＦＥＴ Ｊ１のソース
側端子ｎ２と負電圧端子Ｖｓｓとの間に挿入している。
上記ＦＥＴ Ｊ３は、ゲート電圧制御回路１３等を構成
するデジタル回路に使用するノーマリオフ型のＦＥＴ
（以下、Ｅ−ＦＥＴと略す）である。
４．による電力増幅回路について説明する。図５は本実
施の形態４．による電力増幅回路の構成を示す図であ
り、図に示すように、インバータ回路２を構成するＦＥ
Ｔ Ｊ１のソース側端子ｎ２に、そのゲートとドレイン
電極を接地端子に接続したＦＥＴ Ｊ３のソース電極を
接続し、さらに抵抗Ｒ３を、上記ＦＥＴ Ｊ１のソース
側端子ｎ２と負電圧端子Ｖｓｓとの間に挿入している。
上記ＦＥＴ Ｊ３は、ゲート電圧制御回路１３等を構成
するデジタル回路に使用するノーマリオフ型のＦＥＴ
（以下、Ｅ−ＦＥＴと略す）である。
【００３７】次に作用効果について説明する。ＧａＡｓ
集積回路でのＥ−ＦＥＴのしきい値電圧Ｖｔｈは、一般
に０．０５Ｖ〜０．２５Ｖである。ここで上記ＦＥＴ
Ｊ３のしきい値電圧Ｖｔｈが０．１Ｖであれば、上記Ｆ
ＥＴ Ｊ１のソース側端子ｎ２の電圧は、抵抗Ｒ３の値
を調整することによって、接地電位よりも０．２Ｖ程度
低くすることが可能である。
集積回路でのＥ−ＦＥＴのしきい値電圧Ｖｔｈは、一般
に０．０５Ｖ〜０．２５Ｖである。ここで上記ＦＥＴ
Ｊ３のしきい値電圧Ｖｔｈが０．１Ｖであれば、上記Ｆ
ＥＴ Ｊ１のソース側端子ｎ２の電圧は、抵抗Ｒ３の値
を調整することによって、接地電位よりも０．２Ｖ程度
低くすることが可能である。
【００３８】これにより、上記実施の形態３．と同様に
その入出力特性が変化し、インバータ回路２の出力を切
り換えるＶｇｇが低くなり、電力増幅器１を構成するＦ
ＥＴＪ２０のピンチオフ電圧Ｖｐまで低下させることが
でき、最も電力消費の少ない状態で電力増幅器を動作さ
せることが可能となり、しかも素子を付加する方式であ
るので、ウエハプロセスのばらつき等の影響を受けにく
く、設計値通りのＶｇｇが得られやすく、歩留まり向上
を図ることができる。さらに、実施の形態３．では、ダ
イオードを用いてＦＥＴ Ｊ１のソース側端子ｎ２を低
下させる構成となっているために、電圧降下量が温度に
より変化するという問題が生じるが、本実施の形態４．
による回路構成では、ダイオードを使用していないため
温度の変化に依存しない特性が得られる。
その入出力特性が変化し、インバータ回路２の出力を切
り換えるＶｇｇが低くなり、電力増幅器１を構成するＦ
ＥＴＪ２０のピンチオフ電圧Ｖｐまで低下させることが
でき、最も電力消費の少ない状態で電力増幅器を動作さ
せることが可能となり、しかも素子を付加する方式であ
るので、ウエハプロセスのばらつき等の影響を受けにく
く、設計値通りのＶｇｇが得られやすく、歩留まり向上
を図ることができる。さらに、実施の形態３．では、ダ
イオードを用いてＦＥＴ Ｊ１のソース側端子ｎ２を低
下させる構成となっているために、電圧降下量が温度に
より変化するという問題が生じるが、本実施の形態４．
による回路構成では、ダイオードを使用していないため
温度の変化に依存しない特性が得られる。
【００３９】実施の形態５．次に本発明の実施の形態
５．による電力増幅回路について説明する。図６は本実
施の形態５．による電力増幅回路の構成図であり、この
回路構成では、インバータ回路２の出力を前段のゲート
電圧制御回路１４に入力し、Ｖｇｇの設定電圧自体を制
御する構成となっている。
５．による電力増幅回路について説明する。図６は本実
施の形態５．による電力増幅回路の構成図であり、この
回路構成では、インバータ回路２の出力を前段のゲート
電圧制御回路１４に入力し、Ｖｇｇの設定電圧自体を制
御する構成となっている。
【００４０】すなわち、図６において、図９と同一の記
号は同一もしくは相当部分を示し、本実施の形態では、
ゲート電圧制御信号Ｖｇｃを正の電圧で制御する構成と
している。このため、ＦＥＴ Ｊ１２１のソース側に、
さらに電圧を降下させる目的でダイオードＤ１２１，Ｄ
１２２と抵抗Ｒ１２２を追加している。さらに、ＦＥＴ
Ｊ１２１と並列にＦＥＴ Ｊ１２２を追加している。
そしてこのＦＥＴ Ｊ１２２のゲート端子にインバータ
回路２の出力ｎ１が接続されている。
号は同一もしくは相当部分を示し、本実施の形態では、
ゲート電圧制御信号Ｖｇｃを正の電圧で制御する構成と
している。このため、ＦＥＴ Ｊ１２１のソース側に、
さらに電圧を降下させる目的でダイオードＤ１２１，Ｄ
１２２と抵抗Ｒ１２２を追加している。さらに、ＦＥＴ
Ｊ１２１と並列にＦＥＴ Ｊ１２２を追加している。
そしてこのＦＥＴ Ｊ１２２のゲート端子にインバータ
回路２の出力ｎ１が接続されている。
【００４１】次にこの回路の動作について説明する。ゲ
ート電圧制御信号ＶｇｃがＨｉｇｈであると、ＦＥＴ
Ｊ１２１のゲート・ソース間電圧ＶｇｓＪ１２１と負電
圧Ｖｓｓとの電圧差を、抵抗Ｒ１２１と抵抗Ｒ１２２と
で抵抗分割した出力が、電圧Ｖｇｇとして得られる。こ
の時の電圧Ｖｇｇは、ゲート電圧制御信号Ｖｇｃが２
Ｖ，ＦＥＴ Ｊ１２１のゲート・ソース間電圧ＶｇｓＪ
１２１が０．２Ｖ，Ｖｓｓが−２Ｖで、ダイオードＤ１
２１，Ｄ１２２の順方向電圧Ｖｆを０．６Ｖ，抵抗Ｒ１
２１，抵抗Ｒ１２２のそれぞれの抵抗値を１８ＫΩ，８
ＫΩとすると、 Ｖｇｇ＝（Ｖｇｃ−ＶｇｓＪ１２１−ＶＦ×２−Ｖｓｓ）×ＲＪ１２１／ （Ｒ１２１＋Ｒ１２２）＋Ｖｓｓ …(3) なので、 Ｖｇｇ＝２．６×１８／２６−２ ＝−０．２ …(4) となる。この時の電圧ＶｇｇではＦＥＴ Ｊ１はオンし
ているために、抵抗Ｒ１の電圧降下により、ＦＥＴ Ｊ
１２２のゲート電位ｎ１は、ほぼ０Ｖとなっており、ゲ
ート電圧制御信号Ｖｇｃの電圧よりも低く、ＦＥＴ Ｊ
１２２はオフ状態となる。従ってこの時には、ＦＥＴ
Ｊ１２２がない場合と同様な動作を行う。
ート電圧制御信号ＶｇｃがＨｉｇｈであると、ＦＥＴ
Ｊ１２１のゲート・ソース間電圧ＶｇｓＪ１２１と負電
圧Ｖｓｓとの電圧差を、抵抗Ｒ１２１と抵抗Ｒ１２２と
で抵抗分割した出力が、電圧Ｖｇｇとして得られる。こ
の時の電圧Ｖｇｇは、ゲート電圧制御信号Ｖｇｃが２
Ｖ，ＦＥＴ Ｊ１２１のゲート・ソース間電圧ＶｇｓＪ
１２１が０．２Ｖ，Ｖｓｓが−２Ｖで、ダイオードＤ１
２１，Ｄ１２２の順方向電圧Ｖｆを０．６Ｖ，抵抗Ｒ１
２１，抵抗Ｒ１２２のそれぞれの抵抗値を１８ＫΩ，８
ＫΩとすると、 Ｖｇｇ＝（Ｖｇｃ−ＶｇｓＪ１２１−ＶＦ×２−Ｖｓｓ）×ＲＪ１２１／ （Ｒ１２１＋Ｒ１２２）＋Ｖｓｓ …(3) なので、 Ｖｇｇ＝２．６×１８／２６−２ ＝−０．２ …(4) となる。この時の電圧ＶｇｇではＦＥＴ Ｊ１はオンし
ているために、抵抗Ｒ１の電圧降下により、ＦＥＴ Ｊ
１２２のゲート電位ｎ１は、ほぼ０Ｖとなっており、ゲ
ート電圧制御信号Ｖｇｃの電圧よりも低く、ＦＥＴ Ｊ
１２２はオフ状態となる。従ってこの時には、ＦＥＴ
Ｊ１２２がない場合と同様な動作を行う。
【００４２】次にゲート電圧制御信号Ｖｇｃが”Ｌｏ
ｗ”であれば、すなわちＶｇｃ＝０Ｖであれば、Ｖｇｇ
は、 Ｖｇｇ＝０．６×１８／２６−２ ＝−１．８１ … (5) となる。この場合、電圧Ｖｇｇはインバータ回路２を構
成するＦＥＴ Ｊ１に入力されるために、ＦＥＴ Ｊ１
がオフされ、ＦＥＴ Ｊ１２２のゲート電位ｎ１が高く
なる。この電位ｎ１は電源電圧Ｖｄｄまで上昇するが、
この信号がゲート電圧制御回路１４のＦＥＴ Ｊ１２２
に入力される。これにより、ＦＥＴ Ｊ１２２がオン
し、該ＦＥＴ Ｊ１２２を電流が流れるようになる。結
果として、上記式(4) と同様に電圧Ｖｇｇが高くなる
が、電圧Ｖｇｇが高くなるとインバータ回路２を構成す
るＦＥＴ Ｊ１がオンしてＦＥＴ Ｊ１２２のゲート電
位ｎ１が低下するという、フィードバック機能が働くこ
とにより、ＦＥＴ Ｊ１の電流が遮断されることにな
る。従って、電圧Ｖｇｇを最も低い電圧に設定すること
ができる。
ｗ”であれば、すなわちＶｇｃ＝０Ｖであれば、Ｖｇｇ
は、 Ｖｇｇ＝０．６×１８／２６−２ ＝−１．８１ … (5) となる。この場合、電圧Ｖｇｇはインバータ回路２を構
成するＦＥＴ Ｊ１に入力されるために、ＦＥＴ Ｊ１
がオフされ、ＦＥＴ Ｊ１２２のゲート電位ｎ１が高く
なる。この電位ｎ１は電源電圧Ｖｄｄまで上昇するが、
この信号がゲート電圧制御回路１４のＦＥＴ Ｊ１２２
に入力される。これにより、ＦＥＴ Ｊ１２２がオン
し、該ＦＥＴ Ｊ１２２を電流が流れるようになる。結
果として、上記式(4) と同様に電圧Ｖｇｇが高くなる
が、電圧Ｖｇｇが高くなるとインバータ回路２を構成す
るＦＥＴ Ｊ１がオンしてＦＥＴ Ｊ１２２のゲート電
位ｎ１が低下するという、フィードバック機能が働くこ
とにより、ＦＥＴ Ｊ１の電流が遮断されることにな
る。従って、電圧Ｖｇｇを最も低い電圧に設定すること
ができる。
【００４３】すなわち、電力増幅器１を構成するＦＥＴ
Ｊ２０の電圧Ｖｐは、インバータ回路２を構成するＦ
ＥＴ Ｊ１の電圧Ｖｐと同一であるために、この電圧を
Ｖｇｇとして用いることで、電力増幅器１で流れる電流
も最も少なくなる。このようにして、電力増幅器１の電
流を最も少なくする電圧に、Ｖｇｇを自動的に設定する
ことができる。
Ｊ２０の電圧Ｖｐは、インバータ回路２を構成するＦ
ＥＴ Ｊ１の電圧Ｖｐと同一であるために、この電圧を
Ｖｇｇとして用いることで、電力増幅器１で流れる電流
も最も少なくなる。このようにして、電力増幅器１の電
流を最も少なくする電圧に、Ｖｇｇを自動的に設定する
ことができる。
【００４４】なお、本実施の形態５．でインバータ回路
２を構成するＦＥＴ Ｊ１のソース電極ｎ２は接地に接
続するか、上記実施の形態３，４で示したような回路に
接続するようにしてもよい。
２を構成するＦＥＴ Ｊ１のソース電極ｎ２は接地に接
続するか、上記実施の形態３，４で示したような回路に
接続するようにしてもよい。
【００４５】また、この実施の形態５．では、上記実施
の形態１．の効果に加えて、実施の形態１．に比較し
て、電圧Ｖｓｓの電流の消費を少なくすることができ
る。特に、負電圧を、電力増幅器１と同一チップに集積
化した回路で発生する場合には、負電圧の電流を極力抑
える必要がある。すなわち、上記実施の形態１．ないし
実施の形態４．では、電圧Ｖｇｇと電源電圧端子Ｖｄｄ
との間にＦＥＴ Ｊ２、抵抗Ｒ２からなる回路を追加し
てこの電流の制御をしていたために、電圧Ｖｇｇの消費
電流が大きくなる恐れがある。そしてこの電圧Ｖｇｇは
上述してきたように負電圧であり、電圧Ｖｓｓを基準と
して発生するものであり、Ｖｓｓの許容電流は１ｍＡ程
度と少ないために、ＦＥＴ Ｊ２，抵抗Ｒ２の電流をで
きるだけ小さくすることが重要である。本実施の形態
５．では、Ｖｇｇを発生するゲート電圧制御回路１４の
ゲート電圧設定回路となるＦＥＴ Ｊ１２１と並列に回
路（ＦＥＴ Ｊ１２２）を追加しているために、Ｖｓｓ
もしくはＶｇｇの電流を増加させることがない。
の形態１．の効果に加えて、実施の形態１．に比較し
て、電圧Ｖｓｓの電流の消費を少なくすることができ
る。特に、負電圧を、電力増幅器１と同一チップに集積
化した回路で発生する場合には、負電圧の電流を極力抑
える必要がある。すなわち、上記実施の形態１．ないし
実施の形態４．では、電圧Ｖｇｇと電源電圧端子Ｖｄｄ
との間にＦＥＴ Ｊ２、抵抗Ｒ２からなる回路を追加し
てこの電流の制御をしていたために、電圧Ｖｇｇの消費
電流が大きくなる恐れがある。そしてこの電圧Ｖｇｇは
上述してきたように負電圧であり、電圧Ｖｓｓを基準と
して発生するものであり、Ｖｓｓの許容電流は１ｍＡ程
度と少ないために、ＦＥＴ Ｊ２，抵抗Ｒ２の電流をで
きるだけ小さくすることが重要である。本実施の形態
５．では、Ｖｇｇを発生するゲート電圧制御回路１４の
ゲート電圧設定回路となるＦＥＴ Ｊ１２１と並列に回
路（ＦＥＴ Ｊ１２２）を追加しているために、Ｖｓｓ
もしくはＶｇｇの電流を増加させることがない。
【００４６】実施の形態６．次に本実施の形態６．によ
る電力増幅回路を図７について説明する。上記実施の形
態５．では、電圧Ｖｇｇの制御を行うのに、ゲート電圧
制御回路１４にＦＥＴ Ｊ１２２を組み込むようにして
いるが、このＦＥＴＪ１２２を組み込むことによりチッ
プサイズは大きくなってしまう。従ってチップサイズを
縮小化するためには、上記付加した回路のＦＥＴＪ１２
２のサイズはできるだけ小さくすることが好ましい。そ
こで、図７に示すように、本実施の形態６．では、ＦＥ
Ｔ Ｊ１２２ａのサイズをＦＥＴ Ｊ１２１に比較して
小さくするようにしているものである。そして、本実施
の形態６．においては、このようにＦＥＴＪ１２２ａの
サイズを小さくしていることにより、一般に、ＦＥＴの
ゲート幅は狭いほどそのしきい値電圧Ｖｔｈが高くなる
ものであるので、ゲート電圧制御回路１４から出力され
るゲート電圧の値が、主にＦＥＴ Ｊ１２１への入力信
号Ｖｇｃによって決定されるようになり、ＦＥＴ Ｊ１
２２ａの入力ｎ１によってゲート電圧制御回路１４の動
作特性が、大きく左右されるようなことにはならないも
のとなっている。
る電力増幅回路を図７について説明する。上記実施の形
態５．では、電圧Ｖｇｇの制御を行うのに、ゲート電圧
制御回路１４にＦＥＴ Ｊ１２２を組み込むようにして
いるが、このＦＥＴＪ１２２を組み込むことによりチッ
プサイズは大きくなってしまう。従ってチップサイズを
縮小化するためには、上記付加した回路のＦＥＴＪ１２
２のサイズはできるだけ小さくすることが好ましい。そ
こで、図７に示すように、本実施の形態６．では、ＦＥ
Ｔ Ｊ１２２ａのサイズをＦＥＴ Ｊ１２１に比較して
小さくするようにしているものである。そして、本実施
の形態６．においては、このようにＦＥＴＪ１２２ａの
サイズを小さくしていることにより、一般に、ＦＥＴの
ゲート幅は狭いほどそのしきい値電圧Ｖｔｈが高くなる
ものであるので、ゲート電圧制御回路１４から出力され
るゲート電圧の値が、主にＦＥＴ Ｊ１２１への入力信
号Ｖｇｃによって決定されるようになり、ＦＥＴ Ｊ１
２２ａの入力ｎ１によってゲート電圧制御回路１４の動
作特性が、大きく左右されるようなことにはならないも
のとなっている。
【００４７】以上のような構成とすることにより、実施
の形態５．によるフィードバック動作の切り替わり点が
緩慢になり、フィードバック機能による、電圧Ｖｇｇの
振動や不安定な動作を防ぐ効果が得られる。
の形態５．によるフィードバック動作の切り替わり点が
緩慢になり、フィードバック機能による、電圧Ｖｇｇの
振動や不安定な動作を防ぐ効果が得られる。
【００４８】実施の形態７．次に本実施の形態７．によ
る電力増幅回路を図８について説明する。図８は本実施
の形態７．による電力増幅回路の構成を示す図であり、
図７で示した実施の形態６．では、ＦＥＴ Ｊ１２１と
並列に接続されたＦＥＴ Ｊ１２２ａのゲート幅を制御
することでフィードバック動作による不具合を緩和する
ようにしたが、本実施の形態７．によるゲート電圧制御
回路１５では、図６に示した実施の形態５．の回路にお
いて、ＦＥＴ Ｊ１２２のソースに抵抗Ｒ１２３を追加
することにより、上記実施の形態５．によるフィードバ
ック機能による電圧Ｖｇｇの振動等の問題を解消するよ
うにしたものである。
る電力増幅回路を図８について説明する。図８は本実施
の形態７．による電力増幅回路の構成を示す図であり、
図７で示した実施の形態６．では、ＦＥＴ Ｊ１２１と
並列に接続されたＦＥＴ Ｊ１２２ａのゲート幅を制御
することでフィードバック動作による不具合を緩和する
ようにしたが、本実施の形態７．によるゲート電圧制御
回路１５では、図６に示した実施の形態５．の回路にお
いて、ＦＥＴ Ｊ１２２のソースに抵抗Ｒ１２３を追加
することにより、上記実施の形態５．によるフィードバ
ック機能による電圧Ｖｇｇの振動等の問題を解消するよ
うにしたものである。
【００４９】また、このようにすることで、実施の形態
６．では、ウエハプロセスの変動によってＦＥＴ Ｊ１
２２ａが初期の特性が得られないような不具合があるの
に対し、本実施の形態７．では、素子（抵抗Ｒ１２３）
を追加する方法を用いることにより、ウエハプロセスの
ばらつき等の影響を受けにくくなるため、設計値通りの
Ｖｇｇを得られやすくなり、その結果、歩留まりの向上
を図ることができる。
６．では、ウエハプロセスの変動によってＦＥＴ Ｊ１
２２ａが初期の特性が得られないような不具合があるの
に対し、本実施の形態７．では、素子（抵抗Ｒ１２３）
を追加する方法を用いることにより、ウエハプロセスの
ばらつき等の影響を受けにくくなるため、設計値通りの
Ｖｇｇを得られやすくなり、その結果、歩留まりの向上
を図ることができる。
【００５０】なお、以上の各実施の形態では、可変電力
増幅器に適用した場合について説明したが、本発明は、
低消費電力状態でのみ使用するような回路にも適用する
ことができる。この場合には、電流を極力低下した状態
でも安定に動作する電力増幅器を得ることができる。
増幅器に適用した場合について説明したが、本発明は、
低消費電力状態でのみ使用するような回路にも適用する
ことができる。この場合には、電流を極力低下した状態
でも安定に動作する電力増幅器を得ることができる。
【００５１】
【発明の効果】以上のように、本発明の請求項１に係る
電力増幅回路によれば、電界効果トランジスタを用いて
構成された電力増幅手段と、上記電力増幅手段を構成す
る電界効果トランジスタのゲートにゲート電圧を供給す
るゲート電圧供給手段と、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成され、上記ゲー
ト電圧供給手段から出力される上記ゲート電圧を入力と
し、該ゲート電圧が上記電力増幅手段を構成する電界効
果トランジスタのしきい値以下になった場合に、上記ゲ
ート電圧を昇圧し、上記電力増幅手段を構成する電界効
果トランジスタがピンチオフするのを抑制するゲート電
圧制御手段とを備えたものとしたので、電力増幅器を構
成する電界効果トランジスタのピンチオフ電圧が変動し
た場合、あるいはゲート電圧供給手段から供給される電
圧が変動した場合にも、低消費電力状態において、電力
増幅器を構成する電界効果トランジスタが動作しなくな
るという不具合を防止でき、装置の安定化を図ることが
できる効果が得られるという効果がある。
電力増幅回路によれば、電界効果トランジスタを用いて
構成された電力増幅手段と、上記電力増幅手段を構成す
る電界効果トランジスタのゲートにゲート電圧を供給す
るゲート電圧供給手段と、上記電力増幅手段を構成する
電界効果トランジスタと同一のしきい値を有するモニタ
用の電界効果トランジスタを用いて構成され、上記ゲー
ト電圧供給手段から出力される上記ゲート電圧を入力と
し、該ゲート電圧が上記電力増幅手段を構成する電界効
果トランジスタのしきい値以下になった場合に、上記ゲ
ート電圧を昇圧し、上記電力増幅手段を構成する電界効
果トランジスタがピンチオフするのを抑制するゲート電
圧制御手段とを備えたものとしたので、電力増幅器を構
成する電界効果トランジスタのピンチオフ電圧が変動し
た場合、あるいはゲート電圧供給手段から供給される電
圧が変動した場合にも、低消費電力状態において、電力
増幅器を構成する電界効果トランジスタが動作しなくな
るという不具合を防止でき、装置の安定化を図ることが
できる効果が得られるという効果がある。
【００５２】また、上記ゲート電圧制御手段を構成する
モニタ用の電界効果トランジスタのゲート長を、上記電
力増幅手段を構成する電界効果トランジスタのゲート長
よりも短縮したので、ゲート電圧供給手段から供給され
る電圧を電力増幅器を構成する電界効果トランジスタの
ピンチオフ電圧まで低下させることができ、これによ
り、最も電力消費の少ない状態で電力増幅器を動作させ
ることが可能となるという効果がある。
モニタ用の電界効果トランジスタのゲート長を、上記電
力増幅手段を構成する電界効果トランジスタのゲート長
よりも短縮したので、ゲート電圧供給手段から供給され
る電圧を電力増幅器を構成する電界効果トランジスタの
ピンチオフ電圧まで低下させることができ、これによ
り、最も電力消費の少ない状態で電力増幅器を動作させ
ることが可能となるという効果がある。
【００５３】また、上記ゲート電圧制御手段を構成する
モニタ用の電界効果トランジスタの接地側電極を、ダイ
オードを介して負電圧端子に接続することにより、該ト
ランジスタの接地側電極を、接地電位よりも低い電位に
設定するようにしたので、ウエハプロセスのばらつき等
の影響を受けにくく、設計値通りのゲート電圧値が得ら
れやすいことから、歩留まりの向上を図ることができる
という効果がある。
モニタ用の電界効果トランジスタの接地側電極を、ダイ
オードを介して負電圧端子に接続することにより、該ト
ランジスタの接地側電極を、接地電位よりも低い電位に
設定するようにしたので、ウエハプロセスのばらつき等
の影響を受けにくく、設計値通りのゲート電圧値が得ら
れやすいことから、歩留まりの向上を図ることができる
という効果がある。
【００５４】また、上記ゲート電圧制御手段を構成する
モニタ用の電界効果トランジスタの接地側電極を、上記
ダイオードに代えて、そのゲートとドレイン電極を接地
端子に接続したノーマリオン型の電界効果トランジスタ
のソース電極に接続し、かつ、少なくとも抵抗を含む回
路を介して負電圧端子に接続する構成を用いることによ
り、上記ゲート電圧制御手段を構成するモニタ用の電界
効果トランジスタの接地側電極の電位が温度の変化に依
存しなくなり、より確実に設計値通りのゲート電圧値が
得られるようになり、歩留まりの向上、及び動作の安定
性をさらに向上させることができるという効果がある。
モニタ用の電界効果トランジスタの接地側電極を、上記
ダイオードに代えて、そのゲートとドレイン電極を接地
端子に接続したノーマリオン型の電界効果トランジスタ
のソース電極に接続し、かつ、少なくとも抵抗を含む回
路を介して負電圧端子に接続する構成を用いることによ
り、上記ゲート電圧制御手段を構成するモニタ用の電界
効果トランジスタの接地側電極の電位が温度の変化に依
存しなくなり、より確実に設計値通りのゲート電圧値が
得られるようになり、歩留まりの向上、及び動作の安定
性をさらに向上させることができるという効果がある。
【００５５】また、上記ゲート電圧制御手段を、上記電
力増幅手段を構成する電界効果トランジスタと同一のし
きい値を有するモニタ用の電界効果トランジスタを用い
て構成されたインバータ回路と、ソースフォロア回路を
構成する電界効果トランジスタと、上記インバータ回路
の出力がそのゲートに入力され、上記ソースフォロア回
路を構成する電界効果トランジスタに並列に接続され、
上記電力供給手段を構成する電力供給用の電界効果トラ
ンジスタとを備え、上記ゲート電圧供給手段に電流を供
給するものとし、上記インバータ回路の出力を用いて上
記電力供給用の電界効果トランジスタをフィードバック
制御することにより、上記ゲート電圧供給手段に電流を
供給するようにしたので、負電圧電源で消費される電流
を低減することができる効果がある。
力増幅手段を構成する電界効果トランジスタと同一のし
きい値を有するモニタ用の電界効果トランジスタを用い
て構成されたインバータ回路と、ソースフォロア回路を
構成する電界効果トランジスタと、上記インバータ回路
の出力がそのゲートに入力され、上記ソースフォロア回
路を構成する電界効果トランジスタに並列に接続され、
上記電力供給手段を構成する電力供給用の電界効果トラ
ンジスタとを備え、上記ゲート電圧供給手段に電流を供
給するものとし、上記インバータ回路の出力を用いて上
記電力供給用の電界効果トランジスタをフィードバック
制御することにより、上記ゲート電圧供給手段に電流を
供給するようにしたので、負電圧電源で消費される電流
を低減することができる効果がある。
【００５６】また、上記フィードバック制御方式により
ゲート電圧供給手段を制御するものにおいて、上記電力
供給用の電界効果トランジスタのゲート幅を、上記ソー
スフォロア回路を構成する電界効果トランジスタのゲー
ト幅よりも小さくしたので、フィードバック動作の切り
替わり点が緩慢になり、フィードバック機能による、ゲ
ート電圧の振動や不安定な動作を防ぐことができるとい
う効果が得られる。
ゲート電圧供給手段を制御するものにおいて、上記電力
供給用の電界効果トランジスタのゲート幅を、上記ソー
スフォロア回路を構成する電界効果トランジスタのゲー
ト幅よりも小さくしたので、フィードバック動作の切り
替わり点が緩慢になり、フィードバック機能による、ゲ
ート電圧の振動や不安定な動作を防ぐことができるとい
う効果が得られる。
【００５７】また、上記フィードバック制御方式により
ゲート電圧供給手段を制御するものにおいて、上記電力
供給用の電界効果トランジスタと直列に抵抗素子を接続
したので、上記電力供給用の電界効果トランジスタのゲ
ート幅を小さくするのと同じ効果が得られるのに加え
て、上記ウエハプロセスのばらつき等の影響を受けるこ
となく、設計値通りのゲート電圧値が得られやすくな
り、歩留まりの向上を図ることができるという効果があ
る。
ゲート電圧供給手段を制御するものにおいて、上記電力
供給用の電界効果トランジスタと直列に抵抗素子を接続
したので、上記電力供給用の電界効果トランジスタのゲ
ート幅を小さくするのと同じ効果が得られるのに加え
て、上記ウエハプロセスのばらつき等の影響を受けるこ
となく、設計値通りのゲート電圧値が得られやすくな
り、歩留まりの向上を図ることができるという効果があ
る。
【図１】 この発明の実施の形態１．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図２】 この発明の実施の形態２．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図３】 上記実施の形態２．による電力増幅回路に用
いられるインバータ回路の入出力特性を示す図である。
いられるインバータ回路の入出力特性を示す図である。
【図４】 この発明の実施の形態３．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図５】 この発明の実施の形態４．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図６】 この発明の実施の形態５．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図７】 この発明の実施の形態６．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図８】 この発明の実施の形態７．による電力増幅回
路を示すブロック図である。
路を示すブロック図である。
【図９】 従来の携帯電話等で使用される電力増幅器と
その制御回路の接続例を示す図である。
その制御回路の接続例を示す図である。
【図１０】 従来のＰＨＳ等で使用される電力増幅器と
その電力を制御する周辺回路を示す回路ブロック図であ
る。
その電力を制御する周辺回路を示す回路ブロック図であ
る。
【図１１】 従来の電力増幅器のゲート電圧制御回路の
一例を示す図である。
一例を示す図である。
１ 電力増幅器、２ インバータ回路、Ｐｉｎ 電力増
幅器の入力端子、１３〜１５ ゲート電圧制御回路、Ｐ
ｏｕｔ 電力増幅器の出力端子、Ｖｓｓ 負電圧発生回
路の発生電圧、Ｖｇｇ 電力増幅器のゲート電圧。
幅器の入力端子、１３〜１５ ゲート電圧制御回路、Ｐ
ｏｕｔ 電力増幅器の出力端子、Ｖｓｓ 負電圧発生回
路の発生電圧、Ｖｇｇ 電力増幅器のゲート電圧。
Claims (9)
- 【請求項１】 電界効果トランジスタを用いて構成され
た電力増幅手段と、 上記電力増幅手段を構成する電界効果トランジスタのゲ
ートにゲート電圧を供給するゲート電圧供給手段と、 上記電力増幅手段を構成する電界効果トランジスタと同
一のしきい値を有するモニタ用の電界効果トランジスタ
を用いて構成され、上記ゲート電圧供給手段から出力さ
れる上記ゲート電圧を入力とし、該ゲート電圧が上記電
力増幅手段を構成する電界効果トランジスタのしきい値
以下になった場合に、上記ゲート電圧を昇圧し、上記電
力増幅手段を構成する電界効果トランジスタがピンチオ
フするのを抑制するゲート電圧制御手段とを備えたこと
を特徴とする電力増幅回路。 - 【請求項２】 請求項１記載の電力増幅回路において、 上記ゲート電圧制御手段は、 上記電力増幅手段を構成する電界効果トランジスタと同
一のしきい値を有するモニタ用の電界効果トランジスタ
を用いて構成されたインバータ回路と、 該インバータ回路の出力がそのゲートに入力され、上記
電力増幅手段を構成する電界効果トランジスタのゲート
電圧端子と電源との間に挿入された電力供給用の電界効
果トランジスタとを備え、 上記インバータ回路の出力に応じて上記ゲート電圧供給
手段に電流を供給するものであることを特徴とする電力
増幅回路。 - 【請求項３】 請求項１記載の電力増幅回路において、 上記ゲート電圧制御手段を構成するモニタ用の電界効果
トランジスタのゲート長は、上記電力増幅手段を構成す
る電界効果トランジスタのゲート長よりも短いことを特
徴とする電力増幅回路。 - 【請求項４】 請求項１記載の電力増幅回路において、 上記ゲート電圧制御手段を構成するモニタ用の電界効果
トランジスタの接地側の電位が、接地電位よりも低い電
位に設定されていることを特徴とする電力増幅回路。 - 【請求項５】 請求項４記載の電力増幅回路において、 上記ゲート電圧制御手段を構成するモニタ用の電界効果
トランジスタの接地側電極を、ダイオードを介して負電
圧端子に接続することにより、接地電位よりも低い電位
に設定したことを特徴とする電力増幅回路。 - 【請求項６】 請求項４記載の電力増幅回路において、 上記ゲート電圧制御手段を構成するモニタ用の電界効果
トランジスタの接地側電極を、そのゲートとドレイン電
極を接地端子に接続したノーマリオン型の電界効果トラ
ンジスタのソース電極に接続し、かつ、少なくとも抵抗
を含む回路を介して負電圧端子に接続することにより、
接地電位よりも低い電位に設定したことを特徴とする電
力増幅回路。 - 【請求項７】 請求項１記載の電力増幅回路において、 上記ゲート電圧制御手段は、 上記電力増幅手段を構成する電界効果トランジスタと同
一のしきい値を有するモニタ用の電界効果トランジスタ
を用いて構成されたインバータ回路と、 ソースフォロア回路を構成する電界効果トランジスタ
と、 上記インバータ回路の出力がそのゲートに入力され、上
記ソースフォロア回路を構成する電界効果トランジスタ
に並列に接続され、上記電力供給手段を構成する電力供
給用の電界効果トランジスタとを備え、 上記ゲート電圧供給手段に電流を供給するものであるこ
とを特徴とする電力増幅回路。 - 【請求項８】 請求項７記載の電力増幅回路において、 上記電力供給用の電界効果トランジスタのゲート幅は、
上記ソースフォロア回路を構成する電界効果トランジス
タのゲート幅よりも小さいことを特徴とする電力増幅回
路。 - 【請求項９】 請求項７記載の電力増幅回路において、 上記電力供給用の電界効果トランジスタと直列に抵抗素
子を接続したことを特徴とする電力増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185900A JPH1032434A (ja) | 1996-07-16 | 1996-07-16 | 電力増幅回路 |
| US08/797,265 US5751181A (en) | 1996-07-16 | 1997-02-07 | Power amplifier circuit |
| DE19711327A DE19711327A1 (de) | 1996-07-16 | 1997-03-18 | Leistungsverstärkerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185900A JPH1032434A (ja) | 1996-07-16 | 1996-07-16 | 電力増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032434A true JPH1032434A (ja) | 1998-02-03 |
Family
ID=16178852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185900A Pending JPH1032434A (ja) | 1996-07-16 | 1996-07-16 | 電力増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751181A (ja) |
| JP (1) | JPH1032434A (ja) |
| DE (1) | DE19711327A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304130B1 (en) * | 1999-12-23 | 2001-10-16 | Nortel Networks Limited | Bias circuit for depletion mode field-effect transistors |
| TWI231645B (en) * | 2003-10-16 | 2005-04-21 | Novatek Microelectronics Corp | Power amplifier having active bias circuit |
| US20090195946A1 (en) * | 2008-02-05 | 2009-08-06 | Zerog Wireless, Inc. | Electrostatic Discharge Protection Using an Intrinsic Inductive Shunt |
| US8416007B1 (en) * | 2011-05-02 | 2013-04-09 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | N channel JFET based digital logic gate structure |
| US20160308500A1 (en) * | 2015-04-16 | 2016-10-20 | Morfis Semiconductor, Inc. | Bias-boosting circuit with a modified wilson current mirror circuit for radio frequency power amplifiers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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