KR20010106448A - 드라이버 회로 - Google Patents

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KR20010106448A
KR20010106448A KR1020017002144A KR20017002144A KR20010106448A KR 20010106448 A KR20010106448 A KR 20010106448A KR 1020017002144 A KR1020017002144 A KR 1020017002144A KR 20017002144 A KR20017002144 A KR 20017002144A KR 20010106448 A KR20010106448 A KR 20010106448A
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그로플마틴
킬렛디르크
하세오드윈
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Abstract

본 발명은 드라이버 회로에 관한 것으로서, 드라이버 제어 회로, 제1 및 제2 드라이빙 트랜지스터와 전류 제한 장치를 포함하는 드라이버 회로에 관한 것이다.
상기 드라이버 트랜지스터를 통하여 흐르는 전류를 제한하기 위하여, 상기 전류 제한 장치는 상기 제1 드라이버 트랜지스터의 게이트에서의 전압을 제어한다.
상기 전류 제한 장치의 제어 입력은 음의 값을 갖는 피드백에 의하여 전류-제한 적용을 조절하는데 사용된다.
두 번째 구현예에 따르면, 드라이버 회로는 MOSFET로서 설계된 두 개의 트랜지스터중 하나를 포함하고, 다른 하나는 양극성 트랜지스터로서, 이 양극성 트랜지스터는 두 개의 드라이버 트랜지스터의 다이오드가 드라이버 회로의 출력에 적용된 전압에 따라 전압을 전달하거나, 스위치 오프된 공급전압을 차단하도록 유도한다.

Description

드라이버 회로{Driver circuit}
드라이버 회로는 모듈 터미널(Pins)을 구동시키기 위한 목적으로 집적회로에 사용되고 있다.
구동을 위한 부하에 의존하여, 드라이버 회로는 예를들어, 높은 전류 드라이버 성능 또는 정확한 전류 제한과 같은 여러가지 조건을 만족시켜야만 한다.
특히, 종합정보통신망(ISDN : Integrated Services Digital Network) S0 인터페이스의 경우, 특정한 드라이버 회로를 요구하는 두 가지의 필수조건을 충족시켜야만 한다.
그 중 하나는 구동을 위한 전류가 최대값으로 정확하게 제한되어야 하는데 있고, 다른 하나는 ISDN S0 인터페이스 모듈을 구동시키는데 필요한 공급 전압을 중단하는 동시에 드라이버 회로가 핀에 존재하는 내부 전압을 사용하여 높은 임피던스를 가지도록 해야 한다.
피 길링험, 디 커키, 제이 에르쿠에 의하여 IEEE(Institute of Electrical and Electronics Engineers : 전지전자기술자협회)와, ISSCC(International Solid-State Circuit Conference : 국제 고상 회로 회의) 에 발표된 논문 "아날로그 타이밍 회복을 갖는 ISDN S-인터페이스 송수신기"의 108쪽에서 109쪽, 그리고 317쪽을 보면, 상기 드라이버 회로는 두 개의 대형 드라이버 트랜지스터에 의하여 실현되고 있다.
상기 드라이버 트랜지스터를 통하는 전류는 전류 반복기에 의하여 흐르게 되고, 이때 전류 반복기는 모듈상에 퓨즈를 수단으로 설정된 온도-보상 전류에 의하여 피드된 것이다.
이러한 해결책은 한 번 퓨즈가 설정되고 나면, 전류가 미리 설정된 값에서 더 이상 변화되지 않는 불변값으로 고정되는 단점이 있다.
에프 반 시메이스, 제이 아담스, 디 레베이에 의하여 ESSCIRC(European Solid-State Circuits Conference) 88'에서 발표된 "대중 또는 개인 디지탈 루프용 ISDN S-인터페이스 송수신기"의 233쪽에서 236쪽에는 ISDN S0 인터페이스 회로가 개시되어 있는 바, 이 인터페이스 회로에는 대형의 드라이버 트랜지스터를 포함하는 전압-제한형 전류원을 갖는 드라이버 회로가 포함되어 있다.
7.5mA의 전류값에서, 상기 드라이버 트랜지스터는 포화를 이루게 되고, 그에따라 전류를 제한하게 된다.
이와 같은 해결책은 전류 제한이 드라이버 트랜지스터의 포화전류에 의존함에 따라, 상대적으로 정확하지 못한 단점이 있다.
본 발명은 청구항 제1항과 청구항 제4항의 전문에 따른 드라이버 회로에 관한 것이다.
도 1은 본 발명에 따른 드라이버 회로의 제1실시예를 나타낸다.
도 2는 전류 리미터 장치의 구현예를 나타낸다.
도 3a는 본 발명에 따른 드라이버 회로의 제2실시예를 나타낸다.
도 3b는 본 발명에 따른 드라이버 회로의 제3실시예를 나타낸다.
도 4는 ISDN S0 인터페이스의 드라이버 회로의 전형적인 예를 나타낸다.
따라서, 본 발명은 전류 제한을 정확하게 나타내고, 공급 전압이 차단될 경우 고-임피던스 상태를 이룰수 있도록 한 드라이버 회로를 특정화시키는데 있다.
상기한 문제점은 청구항 제1항과 청구항 제4항의 특징을 포함하는 드라이버 회로에 의하여 해결될 수 있다. 이 드라이버 회로의 또 다른 장점은 각각의 종속항으로부터 찾아 볼 수 있다.
본 발명의 일구현예는 제1트랜지스터와 제2트랜지스터를 포함하는 드라이버 회로에 관한 것이다.
상기 제1트랜지스터의 부하 경로는 제1공급 전압과 드라이버 회로 출력측 사이에 연결된다. 또한 상기 제2트랜지스터의 부하 경로는 제2공급 전압과 드라이버 회로 출력측 사이에 연결된다.
이 경우에 있어서, 상기 두 개의 드라이버 트랜지스터중 하나는 전계-효과 트랜지스터로서 구현되고, 반면에 다른 하나의 드라이버 트랜지스터는 양극성 트랜지스터로서 구현된다.
이에, 드라이버 회로의 공급전압이 차단되는 경우, 포화상태를 피할 수 있고, 양극성 트랜지스터의 베이스 이미터 다이오드 또는 전계-효과 트랜지스터의 비여진 다이오드가 작동되어, 전류가 연속적으로 상기 드라이버 회로를 경유하여 흐르게 된다.
바람직한 구현예로서, 상기 제1트랜지스터는 P-채널 MOSFET 또는 P-채널 접합형 전계-효과 트랜지스터로서 구현될 수 있고, 상기 제2트랜지스터는 pnp 양극성트랜지스터로서 구현될 수 있다.
상기 드라이버 회로의 장점은 다이오드가 P-채널 MOSFET의 드레인 터미널에서 P+N접합에 의하여 형성되고, 또는 다이오드가 P-채널 접합 전계-효과 트랜지스터의 드레인-게이트 PN접합에 의하여 형성되거나, pnp 양극성 트랜지스터의 이미터-베이스 PN접합에 의하여 형성되며, 이러한 다이오드는 드라이버 회로 출력측과 연결되고, 만일 음의 전압값이 드라이버 회로 출력측에 존재하면 작동되지 않게 되어, 상기 드라이버 회로의 공급전압이 차단되어진다.
이에, 드라이버 회로 출력측에서 음의 전압값이 존재하는 경우, 포화상태를 피할 수 있고, 공급전압이 차단되어, 전류는 상기 드라이버 회로로 흐르게 된다.
상기 드라이버 회로의 다른 구현예로서, 상기 제1드라이버 트랜지스터는 npn양극성 트랜지스터로 구현될 수 있고, 상기 제2드라이버 트랜지스터는 n-채널 MOSFET 또는 n-채널 접합 전계-효과 트랜지스터로서 구현될 수 있다.
이러한 경우에 있어서, 상기 다이오드는 n-채널 MOSFET의 N+P 접합에 의하여 형성되고, 또는 다이오드는 n-채널 접합 전계-효과 트랜지스터의 드레인-게이트 NP접합에 의하여 형성되어, 상기 드라이버 회로 출력측에서 양의 전압값이 존재하게 되면 상기 npn 양극성 트랜지스터의 NP접합이 턴오프(turn off) 된다.
ISDN S0 인터페이스의 동작을 위하여 본 발명에 따른 두 개의 드라이버 회로를 조합시키는 것은 더욱 바람직하다.
상기 두 개의 드라이버 회로중 하나는 항상 높은 임피던스를 가지고 있기 때문에, 두 개의 와이어 라인이 변압기 회로에 의하여 활성화되는 경우에 상기 두 개의 드라이버 회로중 하나에 있는 두 개의 드라이버 트랜지스터는 항상 턴오프되고, 상기 ISDN S0 인터페이스는 공급전압이 차단되면서 작은 전류를 소모하게 되는 동시에 높은 임피던스용 조건을 충족시키게 된다.
본 발명의 또 다른 구현예는 두 개의 드라이버 트랜지스터를 갖는 드라이버 회로와 전류 리미터 장치에 관한 것이다.
상기 전류 리미터 장치는 드라이버 트랜지스터를 통하는 전류를 조절 가능한 값으로 정확하게 제한시킨다.
상기 전류 리미터 장치의 장점으로는, 드라이버 활성 배열보다 반응속도가 더 높고, 그 결과로 유도성 부하와 용량성 부하에 관하여 보상을 발생시킨다.
바람직한 구현예로서, 상기 전류 리미터 장치의 조절 가능한 입력측은 드라이버 회로의 출력측과 연결되고, 그 결과로서 음의 피드백에 의한 전류 제한이 낮은-임피던스 부하의 경우에 초기에 진행되고, 정상의 경우 또는 높은-임피던스 부하의 경우에 나중에 진행되어진다.
이러한 경우에, 상기 ISDN S0 인테페이스에 사용되는 허용 가능한 펄스 마스크를 보다 정확하게 설정할 수 있게 된다.
또 다른 구현예로서, 상기 전류 리미터 장치의 조절 가능한 입력은 미리 설정된 위치로 고정되게 설정될 수 있고, 그 결과로서 전류 제한이 모든 부하에 대하여 동시에 진행되어진다.
바람직한 구현예로서의 상기 전류 리미터 장치는 트랜지스터와, 직렬로 연결된 전류원을 포함한다.
상기 트랜지스터는 두 개의 드라이버 트랜지스터중 하나에 관하여 미러 트랜지스터로서 사용되고, 그 결과로서 전류원에 의하여 고정된 전류는 드라이버 트랜지스터로 흐르게 된다.
더욱 바람직한 구현예로서, 상기 전류 리미터 장치는 한 쌍의 차동 단계원을 갖는데, 상기 차동 단계의 제1입력측은 상기 미러 트랜지스터의 터미널에 연결되고, 제2입력측은 조절 입력과 연결된다.
상기 차동 단계의 부하는 다이오드로서 연결된 제1 및 제2 부하 트랜지스터로 구성되고, 이 제1부하 트랜지스터의 제어터미널은 제어 트랜지스터의 제어 터미널에 연결된다.
상기 제어 트랜지스터는 드라이버 트랜지스터와 미러 트랜지스터의 제어 터미널에서 전압을 설정하고, 그에따라 상기 제어 트랜지스터는 드라이버 트랜지스터를 통하는 전류를 제한한다.
본 발명의 특징과 장점은 이하 도면과 함께 모범적인 실시예의 설명에 잘 나타내고 있다.
도 1을 참조로 하면, 드라이버 활성 배열(2)은 입력(IN)과, 제1출력(11)과, 제2출력(12)을 갖는다.
상기 제1출력(11)은 p-채널 MOS 드라이버 트랜지스터(TPMOS)의 제어 터미널에 연결된다. 또한, 상기 제2출력(12)은 pnp 양극성 드라이버 트랜지스터(TPNP)의 제어 터미널에 연결된다.
상기 제1드라이버 트랜지스터(TPMOS)의 부하 경로는 제1공급전압(VDD)과 드라이버 회로 출력(13) 사이에 연결된다. 또한, 상기 제2드라이버 트랜지스터(TPNP)의 부하 경로는 제2공급전압(VSS)과 드라이버 회로 출력(13) 사이에 연결된다.
상기 두 개의 드라이버 트랜지스터는 MOS 기술 또는 양극성 기술을 사용하여 구현될 수 있다.
디지탈 기술에 있어서, 통상 제1공급전압(VDD)은 5V 이고, 제2공급전압(VSS)은 0V 이지만, 다른 공급전압을 선택 가능하고, 그 예로서, 제1공급전압(VDD)을 3V 기술의 사용으로 3.3V로 주어질 수 있다.
전류 리미터 장치(1)의 제1터미널(7)은 전원공급 목적으로 제1공급전압(VDD)과 연결된다.
상기 전류 리미터 장치(1)는 제2터미널(9)에 의하여 제2공급전압(VSS)과 연결된다.
상기 전류 리미터 장치(1)의 양방향성 제어 터미널(8)은 제어 라인(5)에 의하여 p-채널 MOS 드라이버 트랜지스터(TPMOS)의 제어 터미널과 연결된다
상기 전류 리미터 장치는 상기 드라이버 트랜지스터의 제어 전압 설정을 위하여 드라이버 트랜지스터를 통하는 전류를 제한할 수 있다.
다른 구현예로서, 상기 전류 리미터 장치(1)의 양방향성 제어 터미널(8)은 전류 제한을 목적으로 상기 pnp 양극성 드라이버 트랜지스터(TPNP)의 제어 터미널과 연결될 수 있다.
전류 리미터 장치(1)의 조절 입력(10)은 음의 피드백을 공급하고, 라인(6)(도 1에서 은선으로 도시됨)에 의하여 드라이버 회로 출력(13)과 연결된다.
부하-의존형 전류 제한은 상기 음의 피드백에 의하여 달성된다. 또한, 조절 입력(10)은 음의 피드백이 일어나지 않는 고정된 전압과 연결될 수 있다.
상기 드라이버 회로의 작동중에, 상기 전류 리미터 장치는 드라이버 트랜지스터의 제어 전압을 설정함에 따라, 상기 제1트랜지스터(TPMOS)를 통하는 전류를 조절할 수 있는데, 이때 트랜지스터를 통하는 전류는 최대값으로 제한된다.
도 2는 MOS 기술을 이용한 전류 리미터 장치의 구현예를 도시하고 있다.
상기 전류 리미터 장치는 제1터미널(7)에 의하여 드라이버 회로의 제1공급전압(VDD)에 연결되고, 제2터미널(9)에 의하여 드라이버 회로의 제2공급전압(VSS)에 연결된다.
P-채널 MOSFET 형태의 미러 트랜지스터(TP3)는 기준 전류원(IREF)과 직렬로연결되어진다. 상기 미러 트랜지스터는 P-채널 MOS 드라이버 트랜지스터(TPMOS)를 모의 시험시킨다. 상기 기준 전류원(IREF)는 미러 트랜지스터(TP3)를 통하여 최대 전류를 평가하게 된다.
이러한 전류원(IREF)은 P-채널 MOS 드라이버 트랜지스터(TPMOS)으로 반사된어진다.
상기 반사율이 1:20이면, 기준 전류(IREF) 1mA가 P-채널 MOS 드라이버 트랜지스터를 통하여 최대 전류 20mA를 발생시키게 된다.
노드(14)에서, 기준 전류(IREF)의 경우를 기반으로 하는 전압은 차동 증폭기 단계의 제1 n-채널 MOSFET(TN1)상의 제어 터미널에 전달되고, 조절 입력(10)에 의하여 차동 증폭기 단계의 제2 n-채널 MOSFET(TN2)의 제어 터미널에 포텐셜이 존재하는지를 차동 증폭기 단계에서 비교하게 된다.
상기 차동 증폭기 단계의 출력은 제어 트랜지스터(TP4)를 경유하여 미러 트랜지스터(TP3)의 제어 터미널까지 피드백되어진다.
제1 p-채널 MOSFET(TP1)과 제2 p-채널 MOSFET(TP2)는 다이오드로서 연결되고, 제1 n-채널 MOSFET(TN1)과 차동 단계의 제2 n-채널 MOSFET(TN2)를 위한 부하 인자를 형성한다.
부하 경로를 갖는 상기 제어 트랜지스터(TP4)는 제1 공급전압(VDD)와 제어 터미널(8) 간에 연결되고, 미러 트랜지스터(TP3)의 제어 터미널에서의 전압 그리고 p-채널 MOS 트랜지스터 TPMOS의 제어 전압, 제어 터미널(8)을 경유하는 전압을 제어한다.
보다 높은 전압이 p-채널 MOS 드라이버 트랜지스터 TPMOS을 통하여 흐르려고 할 때에, 드라이버 트랜지스터의 제어 터미널에서의 제어 전압은 감소하게 된다.
동시에, 상기 미러 트랜지스터(TP3)의 제어 터미널에서의 제어 전압도 감소하게 되고, 노드(14)에서의 포텐셜은 증가하게 된다.
만일, 상기 노드(14)에서의 포텐셜이 조절 입력(10)에서의 포텐셜을 초과하게 되면, 차동 증폭기 단계의 출력 전압과 제어 트랜지스터(TP4)의 제어 터미널에서의 제어 전압은 증가하게 된다.
따라서, 상기 제어 트랜지스터(TP4)는 미러 트랜지스터(TP3)의 제어 전압과 p-채널 MOS 드라이버 트랜지스터 TPMOS의 제어 전압은 감소하게 되고, 이에따라 드라이버 트랜지스터를 통하는 전류는 제한되어진다.
조절 입력(10)은 (VDD+VSS)/2 와 같은 고정된 전압에 연결될 수 있고, 그 결과로서 전류 제한은 항상 부하에 관계없이 진행될 수 있다.
만일, 조절 입력(10)이 드라이버 회로 출력(13)에 연결되는 경우에는 음의 피드백이 실현되어진다.
이러한 경우에 있어서, 부하에 의거하여, 전류 제한이 낮은-임피던스 부하의 경우에 초기에 진행되고, 정상적이거나 높은-임피던스 부하의 경우에 나중에 진행되어진다. 이는 보다 정확한 전류 제한을 실현시킨다.
도 3a는 드라이버 활성 배열(100), p-채널 MOSFET TPMOS와, pnp 양극성 트랜지스터 TPNP를 갖는 집적 드라이버 회로의 구현예이다.
p-채널 MOSFET의 게이트 터미널은 드라이버 활성 배열의 제1출력(104)에 연결되고, pnp 양극성 트랜지스터(TPNP)의 베이스는 드라이버 활성 배열의 제2출력(105)에 연결된다.
상기 p-채널 MOSFET의 부하 경로는 제1공급전압(VDD)와 드라이버 회로 출력(103) 사이에 연결된다.
상기 pnp 양극성 트랜지스터(TPNP)의 부하 경로는 제2공급전압(VSS)와 드라이버 회로 출력(103) 사이에 연결된다.
상기 제1공급전압은 5V로서, 대개 디지탈 회로의 공급전압과 동일하지만, 기술에 의거하여 0V 보다 큰 다른 값도 가능하다.
상기 제2공급전압은 대개 0V 이지만, 음의 전압값도 가능하다.
트랜지스터 구조에 의거하여 제조된 다이오드가 도 3a에 도시되어 있는 바,
제1다이오드(101)는 드레인 터미널과 p-채널 MOSFET의 벌크 터미널 사이의 P+N접합 위치에 형성되고, 드라이버 회로 출력(103)에서의 포텐셜이 벌크 터미널에서의 포텐셜을 초과하는 동시에 턴온되어진다.
제2다이오드(102)는 이미터와 pnp 양극성 트랜지스터(TPNP)의 베이스 사이의 PN접합 위치에 형성되고, 상기 드라이버 회로 출력(103)에서의 포텐셜이 다이오드의 앞쪽 전압에 의하여 베이스에서의 포텐셜을 초과하는 경우 턴온되어진다.
상기 제1공급전압(VDD)이 차단됨과 동시에 p-채널 MOSFET의 n-형 웰(Well)과 pnp 양극성 트랜지스터의 n-형 베이스는 상기 제2공급전압(VSS)에 연결될 수 있고, 그에따라 제1 및 제2 다이오드(101),(102)는 포텐셜이 드라이버 회로 출력(103)에서의 다이오드 초기 전압보다 크면 턴온되고, 포텐셜이 다이오드 앞쪽 전압보다 작으면 턴오프되며, 전류는 다이오드를 경유하여 회로쪽으로 흐르지 않게 된다.
도 3b는 드라이버 활성 배열(106)의 제1출력(110)을 나타내는 구현예로서, 상기 제1출력은 npn 양극성 트랜지스터(TNP)의 베이스와 연결되고, 제2출력(111)은 n-채널 MOSFET의 게이트 터미널과 연결되어진다.
상기 npn 양극성 트랜지스터(TNPN)의 부하 경로는 제1공급전압(VDD)과 드라이버 회로 출력(109) 사이에 연결된다.
또한, 상기 n-채널 MOSFET(TNMOS)의 부하 경로는 제2공급전압(VSS)와 드라이버 회로 출력(109) 사이에 연결된다.
상술한 구현예의 경우에 있어서, 제1 및 제2 다이오드(107),(108)는 각각 이미터와 양극성 트랜지스터의 베이스 사이에 형성되고, MOSFET의 드레인 터미널과 벌크 터미널 사이에 형성된다.
상기 두 개의 다이오드는 드라이버 회로 출력에서의 포텐셜이 상기 베이스와 벌크 터미널에서의 포텐셜보다 작으면, 턴온된다.
공급전압이 차단됨과 동시에 상기 P형 웰과 P형 베이스는 제2공급전압(VSS)에 연결되고, 그 결과로서 다이오드는 전압이 드라이버 회로 출력에서의 음의 값을 갖는 다이오드 앞쪽 전압보다 작은 경우 턴온되고, 다이오드는 전압이 음의 값을 갖는 다이오드 앞쪽 전압보다 큰 경우 턴오프되며, 따라서 상기 드라이버 회로로부터 전류는 흐르지 않게 된다.
도 4에서, ISDN SO 인터페이스의 경우, 회로(201),(202)는 변압기 회로(202)를 경유하는 두 개의 와이어 라인의 활성을 위하여 사용된다.
변압기의 부속된 라인 끝단에서의 전압(Vout)이 갖는 극성에 의거하여, 드라이버 회로 하나의 복수개 다이오드는 항상 턴오프된다.
전류를 저장하기 위하여, 많은 전자 회로의 공급전압은 회로가 필요로 하지 않는 경우 조절 또는 차단에 의하여 보다 작은값으로 감소되어진다.
ISDN SO의 경우에 있어서, 가입자 터미널 장치가 불활성이거나 차단된 경우에 공급전압(VDD)이 차단되어진다.
이러한 경우에 있어서, 두 개의 드라이버 회로의 다이오드는 부속된 라인에서의 전압(Vout)과 변압기의 전압이 약 1.2V까지 인 경우, 턴오프되고, 이에 전류는 상기 드라이버 회로로 흐를수 없게 된다.
만일, 전압(Vout)이 1.2V 값을 초과하게 되면, 전압(Vout)의 극성에 의거하여, 상기 두 개의 드라이버 회로의 적어도 하나는 턴오프되며, 두 개의 드라이버 회로중 하나로 흐르는 전류는 제한된다.
본 발명은 전류 제한을 정확하게 나타내고, 공급 전압이 차단될 경우 고-임피던스 상태를 이룰수 있다.

Claims (7)

  1. 드라이버 활성 배열(100; 106)와, 제1 및 제2드라이버 트랜지스터(TPMOS; TNPN),(TPNP; TNMOS)와, 제1드라이버 트랜지스터의 제어 터미널과 연결된 드라이버 활성 배열의 제1출력과, 제2드라이버 트랜지스터의 제어 터미널과 연결된 드라이버 활성 배열의 제2출력과, 제1공급전압(VDD)와 드라이버 회로 출력(103)간에 연결된 제1드라이버 트랜지스터의 부하 경로와, 제2공급전압(VSS)와 드라이버 회로 출력간에 연결된 제2드라이버 트랜지스터의 부하 경로를 포함하는 드라이버 회로는
    상기 두 개의 드라이버 트랜지스터중 하나가 전계-효과 트랜지스터이고 다른 하나의 드라이버 트랜지스터는 양극성 트랜지스터인 것을 특징으로 하는 드라이버 회로.
  2. 제 1 항에 있어서, 상기 제1드라이버 트랜지스터는 P-채널 MOSFET 또는 P-채널 접합 전계-효과 트랜지스터이고, 제2드라이버 트랜지스터는 pnp양극성 트랜지스터인 것을 특징으로 하는 드라이버 회로.
  3. 제 1 항에 있어서, 상기 제1드라이버 트랜지스터는 npn양극성 트랜지스터이고, 제2드라이버 트랜지스터는 n-채널 MOSFET 또는 n-채널 접합 전계-효과 트랜지스터인 것을 특징으로 하는 드라이버 회로.
  4. 제1 및 제2드라이버 트랜지스터(TPMOS),(TPNP)와, 제1드라이버 트랜지스터의 제어 터미널과 연결된 드라이버 활성 배열의 제1출력(11)과, 제2드라이버 트랜지스터의 제어 터미널과 연결된 드라이버 활성 배열의 제2출력(12)과, 제1공급전압(VDD)과 드라이버 회로 출력(13)간에 연결된 제1드라이버 트랜지스터의 부하 경로와, 제2공급전압(VSS)와 드라이버 회로 출력간에 연결된 제2드라이버 트랜지스터의 부하 경로를 포함하는 드라이버 회로에 있어서,
    상기 드라이버 회로는 양방향 제어 터미널(8)에 의하여 상기 제1드라이버 트랜지스터(TPMOS)의 제어 터미널에 연결된 전류 리미터 장치를 포함하고,
    상기 전류 리미터 장치는 전류 제한을 목적으로 제1드라이버 트랜지스터의 제어 터미널에서의 전압을 셋팅하며, 상기 전류 리미터 장치의 조절 입력은 피드백 라인(6)에 의하여 드라이버 회로 출력에 연결된 것을 특징으로 하는 드라이버 회로.
  5. 제 4 항에 있어서, 상기 전류 리미터 장치의 조절 입력은 미리 설정된 포텐셜((VDD+VSS)/2)에 연결되는 것을 특징으로 하는 드라이버 회로.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 전류 리미터 장치는 미러 트랜지스터(TP3)와, 노드(14)를 갖는 제1전류원(IREF)를 포함하는 것을 특징으로 하는 드라이버 회로.
  7. 제 4 항에서 제 5 항중 어느 한 항에 있어서, 상기 전류 리미터 장치는 소스-결합된 차동 단계(TN1,TN2,I)와, 다이오드로서 연결된 제1 및 제2 부하 트랜지스터(TP1),(TP2)를 포함하되, 상기 차동 단계의 제1입력은 결합점(14)에 연결되고, 상기 차동 단계의 제2입력은 조절 입력(10)에 연결되며, 상기 차동 단계의 출력(15)은 제어 트랜지스터(TP4)에 의하여 양방향 제어 터미널(8)과 상기 미러 트랜지스터(TP3)로 피드백되는 것을 특징으로 하는 드라이버 회로.
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