JP3457209B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
- Publication number
- JP3457209B2 JP3457209B2 JP07811099A JP7811099A JP3457209B2 JP 3457209 B2 JP3457209 B2 JP 3457209B2 JP 07811099 A JP07811099 A JP 07811099A JP 7811099 A JP7811099 A JP 7811099A JP 3457209 B2 JP3457209 B2 JP 3457209B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- detection circuit
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Measurement Of Current Or Voltage (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電圧検出回路に係
り、特に、半導体装置の基板電圧を正確に検出する電圧
検出回路に関する。
り、特に、半導体装置の基板電圧を正確に検出する電圧
検出回路に関する。
【０００２】
【従来の技術】例えば、半導体装置の電圧検出回路は半
導体装置の負の基板電圧ＶBBを検出し、その基板電圧Ｖ
BBに基づいて基板電圧発生回路を調整する信号ｖｂｅｌ
ｚを生成する。なお、基板電圧発生回路は信号ｖｂｅｌ
ｚに基づいて基板電圧ＶBBを発生する回路である。
導体装置の負の基板電圧ＶBBを検出し、その基板電圧Ｖ
BBに基づいて基板電圧発生回路を調整する信号ｖｂｅｌ
ｚを生成する。なお、基板電圧発生回路は信号ｖｂｅｌ
ｚに基づいて基板電圧ＶBBを発生する回路である。
【０００３】図１は、電圧検出回路の一例の構成図を示
す。図２は、電圧検出回路の動作の一例の説明図を示
す。図３は、電圧検出回路の一例の動作タイミング図を
示す。図１の電圧検出回路１００は、負荷部１１０，検
出部１２０，及びＮＯＴ回路部１３０−１，１３０−２
を含む構成である。図３（Ａ）の時間ｔ１００に示すよ
うに、電圧検出回路１００に半導体装置外部で生成され
る電源ＶDD又は半導体装置内部で生成される電源Ｖiiが
供給されると、負荷部１１０のＰＭＯＳトランジスタ１
１１は図３（Ｂ）に示すようにＯＮ状態となる。また、
検出部１２０のＮＭＯＳトランジスタ１２１は図３
（Ｃ）に示すようにＯＦＦ状態となる。したがって、電
圧検出回路１００上の部分であるノードＮ１は図３
（Ｄ）に示すように電位が上昇し、Ｈｉｇｈレベルとな
る。
す。図２は、電圧検出回路の動作の一例の説明図を示
す。図３は、電圧検出回路の一例の動作タイミング図を
示す。図１の電圧検出回路１００は、負荷部１１０，検
出部１２０，及びＮＯＴ回路部１３０−１，１３０−２
を含む構成である。図３（Ａ）の時間ｔ１００に示すよ
うに、電圧検出回路１００に半導体装置外部で生成され
る電源ＶDD又は半導体装置内部で生成される電源Ｖiiが
供給されると、負荷部１１０のＰＭＯＳトランジスタ１
１１は図３（Ｂ）に示すようにＯＮ状態となる。また、
検出部１２０のＮＭＯＳトランジスタ１２１は図３
（Ｃ）に示すようにＯＦＦ状態となる。したがって、電
圧検出回路１００上の部分であるノードＮ１は図３
（Ｄ）に示すように電位が上昇し、Ｈｉｇｈレベルとな
る。
【０００４】ノードＮ１がＨｉｇｈレベルとなると、Ｎ
ＯＴ回路部１３０−１のＰＭＯＳトランジスタ１３１及
びＮＭＯＳトランジスタ１３２は、ゲートにＨｉｇｈレ
ベルが供給される。ゲートにＨｉｇｈレベルが供給され
ると、図３（Ｅ）及び（Ｆ）に示すようにＰＭＯＳトラ
ンジスタ１３１がＯＦＦ状態となりＮＭＯＳトランジス
タ１３２がＯＮ状態となる。したがって、ノードＮ３は
図３（Ｇ）に示すようにＬｏｗレベルとなる。
ＯＴ回路部１３０−１のＰＭＯＳトランジスタ１３１及
びＮＭＯＳトランジスタ１３２は、ゲートにＨｉｇｈレ
ベルが供給される。ゲートにＨｉｇｈレベルが供給され
ると、図３（Ｅ）及び（Ｆ）に示すようにＰＭＯＳトラ
ンジスタ１３１がＯＦＦ状態となりＮＭＯＳトランジス
タ１３２がＯＮ状態となる。したがって、ノードＮ３は
図３（Ｇ）に示すようにＬｏｗレベルとなる。
【０００５】ＮＯＴ回路１３０−２はＮＯＴ回路１３０
−１からＬＯＷレベルを供給され、その供給されたＬｏ
ｗレベルを反転してＨｉｇｈレベルを出力する。このＮ
ＯＴ回路１３０−２から出力される図３（Ｈ）に示す信
号は、基板電圧発生回路（図示せず）を調整する信号ｖ
ｂｅｌｚである。基板電圧発生回路は、供給された信号
ｖｂｅｌｚに基づいて時間ｔ１１０から基板電圧ＶBBを
発生する。
−１からＬＯＷレベルを供給され、その供給されたＬｏ
ｗレベルを反転してＨｉｇｈレベルを出力する。このＮ
ＯＴ回路１３０−２から出力される図３（Ｈ）に示す信
号は、基板電圧発生回路（図示せず）を調整する信号ｖ
ｂｅｌｚである。基板電圧発生回路は、供給された信号
ｖｂｅｌｚに基づいて時間ｔ１１０から基板電圧ＶBBを
発生する。
【０００６】例えば、Ｈｉｇｈレベルの信号ｖｂｅｌｚ
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると、図３（Ｉ）に示すように基板電圧ＶBBが徐
々に低下し、時間ｔ１２０で以下に示す式（１）の値に
達する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタ１２１のしきい 値Ｖth・・・・・ （１） 基板電圧ＶBBが時間ｔ１２０で式（１）に示す値に達す
ると、ＮＭＯＳトランジスタ１２１は図３（Ｃ）に示す
ようにＯＮ状態となる。したがって、ノードＮ１は図３
（Ｄ）に示すようにＬｏｗレベルとなる。ノードＮ１が
Ｌｏｗレベルとなると、ＮＯＴ回路部１３０−１のＰＭ
ＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３
２は、ゲートにＬｏｗレベルが供給される。
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると、図３（Ｉ）に示すように基板電圧ＶBBが徐
々に低下し、時間ｔ１２０で以下に示す式（１）の値に
達する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタ１２１のしきい 値Ｖth・・・・・ （１） 基板電圧ＶBBが時間ｔ１２０で式（１）に示す値に達す
ると、ＮＭＯＳトランジスタ１２１は図３（Ｃ）に示す
ようにＯＮ状態となる。したがって、ノードＮ１は図３
（Ｄ）に示すようにＬｏｗレベルとなる。ノードＮ１が
Ｌｏｗレベルとなると、ＮＯＴ回路部１３０−１のＰＭ
ＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３
２は、ゲートにＬｏｗレベルが供給される。
【０００７】したがって、図３（Ｅ）及び（Ｆ）に示す
ようにＰＭＯＳトランジスタ１３１がＯＮ状態となりＮ
ＭＯＳトランジスタ１３２がＯＦＦ状態となり、ノード
Ｎ３は図３（Ｇ）に示すようにＨｉｇｈレベルとなる。
ＮＯＴ回路１３０−２はＮＯＴ回路１３０−１からＨｉ
ｇｈレベルを供給され、その供給されたＨｉｇｈレベル
を反転して図３（Ｈ）に示すＬｏｗレベルの信号ｖｂｅ
ｌｚを出力する。Ｌｏｗレベルの信号ｖｂｅｌｚが供給
されると基板電圧発生回路は負の基板電圧ＶBBの発生を
停止し、図３（Ｉ）に示すように基板電圧ＶBBの値が式
（１）に示す値に調整される。
ようにＰＭＯＳトランジスタ１３１がＯＮ状態となりＮ
ＭＯＳトランジスタ１３２がＯＦＦ状態となり、ノード
Ｎ３は図３（Ｇ）に示すようにＨｉｇｈレベルとなる。
ＮＯＴ回路１３０−２はＮＯＴ回路１３０−１からＨｉ
ｇｈレベルを供給され、その供給されたＨｉｇｈレベル
を反転して図３（Ｈ）に示すＬｏｗレベルの信号ｖｂｅ
ｌｚを出力する。Ｌｏｗレベルの信号ｖｂｅｌｚが供給
されると基板電圧発生回路は負の基板電圧ＶBBの発生を
停止し、図３（Ｉ）に示すように基板電圧ＶBBの値が式
（１）に示す値に調整される。
【０００８】以上のように、基板電圧ＶBBの検出は、ノ
ードＮ１の電位レベルに基づいて調整される。なお、図
２は基板電圧ＶBBに対する各トランジスタ等の状態を表
している。図２において、基板電圧ＶBBが「深い」とは
基板電圧ＶBBの値が式（１）の値より負側に大きいこと
を示し、基板電圧ＶBBが「浅い」とは基板電圧ＶBBの値
が式（１）の値より正側に大きいことを示す。
ードＮ１の電位レベルに基づいて調整される。なお、図
２は基板電圧ＶBBに対する各トランジスタ等の状態を表
している。図２において、基板電圧ＶBBが「深い」とは
基板電圧ＶBBの値が式（１）の値より負側に大きいこと
を示し、基板電圧ＶBBが「浅い」とは基板電圧ＶBBの値
が式（１）の値より正側に大きいことを示す。
【０００９】
【発明が解決しようとする課題】しかしながら、図１の
電圧検出回路では各トランジスタの生産プロセスにおけ
るプロセスばらつきの影響により、各トランジスタのし
きい値Ｖthに変動が生じる場合がある。例えば、ＰＭＯ
Ｓトランジスタ１１１のしきい値Ｖthの変動とＮＭＯＳ
トランジスタ１２１のしきい値Ｖthの変動とが異なる場
合、ノードＮ１でしきい値Ｖthの変動を相殺することが
できない。
電圧検出回路では各トランジスタの生産プロセスにおけ
るプロセスばらつきの影響により、各トランジスタのし
きい値Ｖthに変動が生じる場合がある。例えば、ＰＭＯ
Ｓトランジスタ１１１のしきい値Ｖthの変動とＮＭＯＳ
トランジスタ１２１のしきい値Ｖthの変動とが異なる場
合、ノードＮ１でしきい値Ｖthの変動を相殺することが
できない。
【００１０】したがって、ＰＭＯＳトランジスタ１１１
のしきい値Ｖthの変動が基板電圧ＶBBの検出に影響を与
え、正確に基板電圧ＶBBの調整ができないという問題が
あった。また、ＮＯＴ回路１３０−１は、ノードＮ１の
レベルが遷移する時に中間レベルになるため、ＰＭＯＳ
トランジスタ１３１及びＮＭＯＳトランジスタ１３２が
同時にＯＮ状態になる場合がある。したがって、ＮＯＴ
回路１３０−１に貫通電流が流れ、無駄に電力を消費し
てしまうという問題があった。
のしきい値Ｖthの変動が基板電圧ＶBBの検出に影響を与
え、正確に基板電圧ＶBBの調整ができないという問題が
あった。また、ＮＯＴ回路１３０−１は、ノードＮ１の
レベルが遷移する時に中間レベルになるため、ＰＭＯＳ
トランジスタ１３１及びＮＭＯＳトランジスタ１３２が
同時にＯＮ状態になる場合がある。したがって、ＮＯＴ
回路１３０−１に貫通電流が流れ、無駄に電力を消費し
てしまうという問題があった。
【００１１】本発明は、上記の点に鑑みなされたもの
で、トランジスタのしきい値変動を減少することによ
り、基板電圧を正確に検出することが可能な電圧検出回
路を提供することを第一の目的とする。また、低消費電
力化が可能な電圧検出回路を提供することを第二の目的
とする。
で、トランジスタのしきい値変動を減少することによ
り、基板電圧を正確に検出することが可能な電圧検出回
路を提供することを第一の目的とする。また、低消費電
力化が可能な電圧検出回路を提供することを第二の目的
とする。
【００１２】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、定電圧を発生する
定電圧発生手段と、トランジスタで構成され、前記定電
圧に負荷を与える負荷手段と、該負荷手段と接続され、
前記負荷手段のトランジスタと同一極性の少なくとも一
つのトランジスタで構成され、所定の電圧を検出し、検
出信号を生成する検出手段とを有することを特徴とす
る。
するため、請求項１記載の本発明は、定電圧を発生する
定電圧発生手段と、トランジスタで構成され、前記定電
圧に負荷を与える負荷手段と、該負荷手段と接続され、
前記負荷手段のトランジスタと同一極性の少なくとも一
つのトランジスタで構成され、所定の電圧を検出し、検
出信号を生成する検出手段とを有することを特徴とす
る。
【００１３】このように、負荷手段を構成するトランジ
スタと検出手段を構成するトランジスタとを同一極性と
することにより、各トランジスタの生産プロセスにおけ
るプロセスばらつきの影響により生じる各トランジスタ
のしきい値Ｖthの変動を相殺することが可能である。こ
れは、半導体装置内の同一種類のトランジスタはしきい
値ばらつきが同様であることを利用するものである。し
たがって、本発明の電圧検出回路は、所定の電圧を正確
に検出することが可能となる。
スタと検出手段を構成するトランジスタとを同一極性と
することにより、各トランジスタの生産プロセスにおけ
るプロセスばらつきの影響により生じる各トランジスタ
のしきい値Ｖthの変動を相殺することが可能である。こ
れは、半導体装置内の同一種類のトランジスタはしきい
値ばらつきが同様であることを利用するものである。し
たがって、本発明の電圧検出回路は、所定の電圧を正確
に検出することが可能となる。
【００１４】また、請求項２記載の本発明は、前記検出
手段は、前記所定の電圧と基準電圧との関係に基づいて
前記検出信号を生成することを特徴とする。このよう
に、前記所定の電圧と基準電圧との関係に基づいて前記
検出信号を生成することにより、上記検出信号を正確に
生成することが可能となり、所定の電圧を正確に検出す
ることが可能となる。
手段は、前記所定の電圧と基準電圧との関係に基づいて
前記検出信号を生成することを特徴とする。このよう
に、前記所定の電圧と基準電圧との関係に基づいて前記
検出信号を生成することにより、上記検出信号を正確に
生成することが可能となり、所定の電圧を正確に検出す
ることが可能となる。
【００１５】また、請求項３記載の本発明は、前記基準
電圧は、検出手段を構成するトランジスタのしきい値に
基づく値であることを特徴とする。このように、前記基
準電圧が検出手段を構成するトランジスタのしきい値に
基づく値であることにより基準電圧を自由に設定するこ
とが可能となり、前記所定の電圧の電圧レベルを自由に
調整することが可能となる。
電圧は、検出手段を構成するトランジスタのしきい値に
基づく値であることを特徴とする。このように、前記基
準電圧が検出手段を構成するトランジスタのしきい値に
基づく値であることにより基準電圧を自由に設定するこ
とが可能となり、前記所定の電圧の電圧レベルを自由に
調整することが可能となる。
【００１６】例えば、前記所定の電圧を負側に大きくし
たい場合、複数のトランジスタを利用してしきい値を大
きくすることにより、前記所定の電圧を負側に大きくす
ることが可能となる。また、請求項４記載の本発明は、
前記検出手段を構成するトランジスタは、ドレイン端子
に前記負荷手段が接続され、ゲート端子にグランドが接
続され、ソース端子に前記所定の電圧が接続される構成
であり、前記ドレイン端子から前記検出信号を生成する
ことを特徴とする。
たい場合、複数のトランジスタを利用してしきい値を大
きくすることにより、前記所定の電圧を負側に大きくす
ることが可能となる。また、請求項４記載の本発明は、
前記検出手段を構成するトランジスタは、ドレイン端子
に前記負荷手段が接続され、ゲート端子にグランドが接
続され、ソース端子に前記所定の電圧が接続される構成
であり、前記ドレイン端子から前記検出信号を生成する
ことを特徴とする。
【００１７】このように、前記検出手段を構成するトラ
ンジスタのドレイン端子に前記負荷手段を接続し、ゲー
ト端子にグランドを接続し、ソース端子に前記所定の電
圧を接続することにより、前記所定の電圧とトランジス
タのしきい値との関係に基づいて前記検出信号を生成す
ることが可能となる。また、請求項５記載の本発明は、
前記検出信号を供給され、その検出信号の信号レベルを
変換する変換手段を更に含むことを特徴とする。
ンジスタのドレイン端子に前記負荷手段を接続し、ゲー
ト端子にグランドを接続し、ソース端子に前記所定の電
圧を接続することにより、前記所定の電圧とトランジス
タのしきい値との関係に基づいて前記検出信号を生成す
ることが可能となる。また、請求項５記載の本発明は、
前記検出信号を供給され、その検出信号の信号レベルを
変換する変換手段を更に含むことを特徴とする。
【００１８】このように、前記検出手段から供給される
前記検出信号の信号レベルを変換する変換手段を有する
ことにより、前記検出手段から供給される検出信号の信
号レベルを適宜変換することが可能となる。また、請求
項６記載の本発明は、前記変換手段は、前記検出信号レ
ベルを変換するレベル変換部と、前記レベル変換部に流
れる電流を調整する電流調整部とを有することを特徴と
する。
前記検出信号の信号レベルを変換する変換手段を有する
ことにより、前記検出手段から供給される検出信号の信
号レベルを適宜変換することが可能となる。また、請求
項６記載の本発明は、前記変換手段は、前記検出信号レ
ベルを変換するレベル変換部と、前記レベル変換部に流
れる電流を調整する電流調整部とを有することを特徴と
する。
【００１９】このように、前記変換手段に前記レベル変
換部に流れる電流を変換する電流調整部とを有すること
により、過大な電流が流れることを防止し、無駄な電力
消費を削減することが可能となる。また、請求項７記載
の本発明は、前記電流調整部はトランジスタで構成され
ることを特徴とする。
換部に流れる電流を変換する電流調整部とを有すること
により、過大な電流が流れることを防止し、無駄な電力
消費を削減することが可能となる。また、請求項７記載
の本発明は、前記電流調整部はトランジスタで構成され
ることを特徴とする。
【００２０】このように、前記電流調整部をトランジス
タで構成することにより、ゲート長の大きいトランジス
タを選択することが可能となる。したがって、前記レベ
ル調整部に過大な電流が流れることを防止し、無駄な電
力消費を削減することが可能となる。また、請求項８記
載の本発明は、前記定電圧発生手段は前記電流調整部の
トランジスタと同一極性のトランジスタで構成される電
圧補正部を更に含むことを特徴とする。
タで構成することにより、ゲート長の大きいトランジス
タを選択することが可能となる。したがって、前記レベ
ル調整部に過大な電流が流れることを防止し、無駄な電
力消費を削減することが可能となる。また、請求項８記
載の本発明は、前記定電圧発生手段は前記電流調整部の
トランジスタと同一極性のトランジスタで構成される電
圧補正部を更に含むことを特徴とする。
【００２１】このように、前記定電圧発生手段に前記電
流調整部のトランジスタと同一極性のトランジスタで構
成される電圧補正部を設けることにより、生産プロセス
におけるプロセスばらつきの影響により生じる各トラン
ジスタのしきい値Ｖthの変動を相殺することが可能であ
る。
流調整部のトランジスタと同一極性のトランジスタで構
成される電圧補正部を設けることにより、生産プロセス
におけるプロセスばらつきの影響により生じる各トラン
ジスタのしきい値Ｖthの変動を相殺することが可能であ
る。
【００２２】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図４は、本発明の電圧検出回路の第
一実施例の構成図を示す。図４の電圧検出回路１は、定
電圧源１０，電圧補正部２０，負荷部３０，検出部４
０，及びＮＯＴ回路部５０−１，５０−２を含む構成で
ある。
基づいて説明する。図４は、本発明の電圧検出回路の第
一実施例の構成図を示す。図４の電圧検出回路１は、定
電圧源１０，電圧補正部２０，負荷部３０，検出部４
０，及びＮＯＴ回路部５０−１，５０−２を含む構成で
ある。
【００２３】定電圧源１０は抵抗器１１，１２と、ＰＭ
ＯＳトランジスタ２１で構成される電圧補正部２０とを
含む。ＰＭＯＳトランジスタ２１は、ソースに抵抗器１
１を介して電源ＶDDが接続され、ゲートにグランド（Ｇ
ＮＤ）が接続され、ドレインに抵抗器１２を介してグラ
ンド（ＧＮＤ）が接続されている。また、ＰＭＯＳトラ
ンジスタ２１のドレインは更にノードＮ０を介してＮＭ
ＯＳトランジスタ３１のドレインに接続されている。な
お、抵抗器１１，１２は必要に応じて挿入すべきもので
あり、半導体装置外部で生成される電源ＶDDと電圧検出
回路１で必要な電圧との関係により抵抗値が決定され
る。
ＯＳトランジスタ２１で構成される電圧補正部２０とを
含む。ＰＭＯＳトランジスタ２１は、ソースに抵抗器１
１を介して電源ＶDDが接続され、ゲートにグランド（Ｇ
ＮＤ）が接続され、ドレインに抵抗器１２を介してグラ
ンド（ＧＮＤ）が接続されている。また、ＰＭＯＳトラ
ンジスタ２１のドレインは更にノードＮ０を介してＮＭ
ＯＳトランジスタ３１のドレインに接続されている。な
お、抵抗器１１，１２は必要に応じて挿入すべきもので
あり、半導体装置外部で生成される電源ＶDDと電圧検出
回路１で必要な電圧との関係により抵抗値が決定され
る。
【００２４】負荷部３０はＮＭＯＳトランジスタ３１を
含む。ＮＭＯＳトランジスタ３１は、ドレインにノード
Ｎ０及びゲートが接続され、ソースにノードＮ１を介し
てＮＭＯＳトランジスタ４１のドレイン，ＰＭＯＳトラ
ンジスタ５２及びＮＭＯＳトランジスタ５３のゲートに
接続されている。検出部４０はＮＭＯＳトランジスタ４
１を含む。ＮＭＯＳトランジスタ４１は、ゲートにグラ
ンド（ＧＮＤ）が接続され、ソースに本発明の電圧検出
回路１が検出する基板電圧ＶBBが接続され、ドレインに
ノードＮ１が接続されている。
含む。ＮＭＯＳトランジスタ３１は、ドレインにノード
Ｎ０及びゲートが接続され、ソースにノードＮ１を介し
てＮＭＯＳトランジスタ４１のドレイン，ＰＭＯＳトラ
ンジスタ５２及びＮＭＯＳトランジスタ５３のゲートに
接続されている。検出部４０はＮＭＯＳトランジスタ４
１を含む。ＮＭＯＳトランジスタ４１は、ゲートにグラ
ンド（ＧＮＤ）が接続され、ソースに本発明の電圧検出
回路１が検出する基板電圧ＶBBが接続され、ドレインに
ノードＮ１が接続されている。
【００２５】ＮＯＴ回路部５０−１は、ＰＭＯＳトラン
ジスタ５１，５２と，ＮＭＯＳトランジスタ５３とを含
む。ＰＭＯＳトランジスタ５１はソースに電源ＶDDが接
続され、ゲートにグランド（ＧＮＤ）が接続され、ドレ
インにノードＮ２を介してＰＭＯＳトランジスタ５２の
ソースが接続されている。ＰＭＯＳトランジスタ５２
は、ゲートがノードＮ１に接続され、ドレインがノード
Ｎ３を介してＮＭＯＳトランジスタ５３のドレイン及び
ＮＯＴ回路部５０−２に接続されている。ＮＭＯＳトラ
ンジスタ５３は、ゲートがノードＮ１に接続され、ドレ
インがノードＮ３に接続され、ソースがグランド（ＧＮ
Ｄ）が接続されている。なお、ＮＯＴ回路部５０−２
は、ＮＯＴ回路部５０−１と同様な構成である。
ジスタ５１，５２と，ＮＭＯＳトランジスタ５３とを含
む。ＰＭＯＳトランジスタ５１はソースに電源ＶDDが接
続され、ゲートにグランド（ＧＮＤ）が接続され、ドレ
インにノードＮ２を介してＰＭＯＳトランジスタ５２の
ソースが接続されている。ＰＭＯＳトランジスタ５２
は、ゲートがノードＮ１に接続され、ドレインがノード
Ｎ３を介してＮＭＯＳトランジスタ５３のドレイン及び
ＮＯＴ回路部５０−２に接続されている。ＮＭＯＳトラ
ンジスタ５３は、ゲートがノードＮ１に接続され、ドレ
インがノードＮ３に接続され、ソースがグランド（ＧＮ
Ｄ）が接続されている。なお、ＮＯＴ回路部５０−２
は、ＮＯＴ回路部５０−１と同様な構成である。
【００２６】また、ＮＯＴ回路部５０−１及び５０−２
の構成は、ＮＯＴ回路部５０−２の後段に位置する基板
電圧発生回路（図示せず）の駆動電圧に基づいて適宜調
整される。例えば、基板電圧発生回路の駆動電圧が大き
ければ、図４のノードＮ１の後段に位置するＮＯＴ回路
部の段数を増加させるように構成される。次に、図４の
電圧検出回路の動作について図５及び６を利用して説明
する。図５は、本発明の電圧検出回路の動作の一例の説
明図を示す。図６は、本発明の電圧検出回路の一例の動
作タイミング図を示す。
の構成は、ＮＯＴ回路部５０−２の後段に位置する基板
電圧発生回路（図示せず）の駆動電圧に基づいて適宜調
整される。例えば、基板電圧発生回路の駆動電圧が大き
ければ、図４のノードＮ１の後段に位置するＮＯＴ回路
部の段数を増加させるように構成される。次に、図４の
電圧検出回路の動作について図５及び６を利用して説明
する。図５は、本発明の電圧検出回路の動作の一例の説
明図を示す。図６は、本発明の電圧検出回路の一例の動
作タイミング図を示す。
【００２７】図６（Ａ）の時間ｔ１０に示すように、電
圧検出回路１に半導体装置外部で生成される電源ＶDDが
供給されると、ＰＭＯＳトランジスタ２１及びＰＭＯＳ
トランジスタ５１は図６（Ｂ）に示すようにＯＮ状態と
なる。ここで、ＰＭＯＳトランジスタ２１は後述するＰ
ＭＯＳトランジスタ５１に対応して設けられたものであ
り、ＰＭＯＳトランジスタ５１のプロセスばらつきによ
るしきい値Ｖthの変動を相殺する。
圧検出回路１に半導体装置外部で生成される電源ＶDDが
供給されると、ＰＭＯＳトランジスタ２１及びＰＭＯＳ
トランジスタ５１は図６（Ｂ）に示すようにＯＮ状態と
なる。ここで、ＰＭＯＳトランジスタ２１は後述するＰ
ＭＯＳトランジスタ５１に対応して設けられたものであ
り、ＰＭＯＳトランジスタ５１のプロセスばらつきによ
るしきい値Ｖthの変動を相殺する。
【００２８】ＰＭＯＳトランジスタ２１がＯＮ状態であ
るため、ノードＮ０は抵抗器１１，１２により図６
（Ｃ）に示すような抵抗分割されたＨｉｇｈレベルがＮ
ＭＯＳトランジスタ３１のドレイン及びゲートに供給さ
れる。ＮＭＯＳトランジスタ３１は、図６（Ｅ）に示す
ようにゲート及びドレインにＨｉｇｈレベルを供給さ
れ、ＯＮ状態となる。また、ＮＭＯＳトランジスタ４１
は図６（Ｄ）に示すようにＯＦＦ状態となる。したがっ
て、ノードＮ１は図６（Ｆ）に示すように電位が上昇
し、Ｈｉｇｈレベルとなる。
るため、ノードＮ０は抵抗器１１，１２により図６
（Ｃ）に示すような抵抗分割されたＨｉｇｈレベルがＮ
ＭＯＳトランジスタ３１のドレイン及びゲートに供給さ
れる。ＮＭＯＳトランジスタ３１は、図６（Ｅ）に示す
ようにゲート及びドレインにＨｉｇｈレベルを供給さ
れ、ＯＮ状態となる。また、ＮＭＯＳトランジスタ４１
は図６（Ｄ）に示すようにＯＦＦ状態となる。したがっ
て、ノードＮ１は図６（Ｆ）に示すように電位が上昇
し、Ｈｉｇｈレベルとなる。
【００２９】ここで、本願発明の電圧検出回路１は、負
荷部３０及び検出部４０をＮＭＯＳトランジスタ３１及
び４１で構成することを特徴としている。このように、
同一種類のトランジスタで負荷部３０及び検出部４０を
構成することにより、検出部４０のＮＭＯＳトランジス
タのしきい値Ｖthのばらつきを負荷部３０のＮＭＯＳト
ランジスタ３１のしきい値ＶthのばらつきでノードＮ１
を挟んで相殺することができる。これは、半導体装置内
の同一種類のトランジスタはしきい値ばらつきが同様で
あることを利用するものである。
荷部３０及び検出部４０をＮＭＯＳトランジスタ３１及
び４１で構成することを特徴としている。このように、
同一種類のトランジスタで負荷部３０及び検出部４０を
構成することにより、検出部４０のＮＭＯＳトランジス
タのしきい値Ｖthのばらつきを負荷部３０のＮＭＯＳト
ランジスタ３１のしきい値ＶthのばらつきでノードＮ１
を挟んで相殺することができる。これは、半導体装置内
の同一種類のトランジスタはしきい値ばらつきが同様で
あることを利用するものである。
【００３０】図面に戻って説明を続けると、ノードＮ１
がＨｉｇｈレベルとなると、ＮＯＴ回路部５０−１のＰ
ＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３
は、ゲートにＨｉｇｈレベルが供給される。ゲートにＨ
ｉｇｈレベルが供給されると、図６（Ｇ）及び（Ｈ）に
示すようにＰＭＯＳトランジスタ５２がＯＦＦ状態とな
りＮＭＯＳトランジスタ５３がＯＮ状態となる。したが
って、ノードＮ３は図６（Ｉ）に示すようにＬｏｗレベ
ルとなる。
がＨｉｇｈレベルとなると、ＮＯＴ回路部５０−１のＰ
ＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３
は、ゲートにＨｉｇｈレベルが供給される。ゲートにＨ
ｉｇｈレベルが供給されると、図６（Ｇ）及び（Ｈ）に
示すようにＰＭＯＳトランジスタ５２がＯＦＦ状態とな
りＮＭＯＳトランジスタ５３がＯＮ状態となる。したが
って、ノードＮ３は図６（Ｉ）に示すようにＬｏｗレベ
ルとなる。
【００３１】ＮＯＴ回路部５０−２はＮＯＴ回路部５０
−１からＬＯＷレベルを供給され、その供給されたＬｏ
ｗレベルを反転してＨｉｇｈレベルを出力する。このＮ
ＯＴ回路部５０−２から出力される図６（Ｊ）に示す信
号は、基板電圧発生回路（図示せず）を調整する信号ｖ
ｂｅｌｚである。基板電圧発生回路は、供給された信号
ｖｂｅｌｚに基づいて時間ｔ２０から基板電圧ＶBBを発
生する。
−１からＬＯＷレベルを供給され、その供給されたＬｏ
ｗレベルを反転してＨｉｇｈレベルを出力する。このＮ
ＯＴ回路部５０−２から出力される図６（Ｊ）に示す信
号は、基板電圧発生回路（図示せず）を調整する信号ｖ
ｂｅｌｚである。基板電圧発生回路は、供給された信号
ｖｂｅｌｚに基づいて時間ｔ２０から基板電圧ＶBBを発
生する。
【００３２】例えば、Ｈｉｇｈレベルの信号ｖｂｅｌｚ
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると、図６（Ｋ）に示すように基板電圧ＶBBが徐
々に低下し、時間ｔ３０で以下に示す式（２）の値に達
する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタ４１のしきい値 Ｖth・・・・・ （２） 基板電圧ＶBBが時間ｔ３０で式（２）に示す値に達する
と、ＮＭＯＳトランジスタ４１は図６（Ｄ）に示すよう
にＯＮ状態となる。したがって、ノードＮ１は図６
（Ｆ）に示すようにＬｏｗレベルとなる。ノードＮ１が
Ｌｏｗレベルとなると、ＮＯＴ回路部５０−１のＰＭＯ
Ｓトランジスタ５２及びＮＭＯＳトランジスタ５３は、
ゲートにＬｏｗレベルが供給される。
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると、図６（Ｋ）に示すように基板電圧ＶBBが徐
々に低下し、時間ｔ３０で以下に示す式（２）の値に達
する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタ４１のしきい値 Ｖth・・・・・ （２） 基板電圧ＶBBが時間ｔ３０で式（２）に示す値に達する
と、ＮＭＯＳトランジスタ４１は図６（Ｄ）に示すよう
にＯＮ状態となる。したがって、ノードＮ１は図６
（Ｆ）に示すようにＬｏｗレベルとなる。ノードＮ１が
Ｌｏｗレベルとなると、ＮＯＴ回路部５０−１のＰＭＯ
Ｓトランジスタ５２及びＮＭＯＳトランジスタ５３は、
ゲートにＬｏｗレベルが供給される。
【００３３】したがって、図６（Ｇ）及び（Ｈ）に示す
ようにＰＭＯＳトランジスタ５２がＯＮ状態となりＮＭ
ＯＳトランジスタ５３がＯＦＦ状態となり、ノードＮ３
は図６（Ｉ）に示すようにＨｉｇｈレベルとなる。ＮＯ
Ｔ回路部５０−２はＮＯＴ回路部５０−１からＨｉｇｈ
レベルを供給され、その供給されたＨｉｇｈレベルを反
転して図６（Ｊ）に示すＬｏｗレベルの信号ｖｂｅｌｚ
を出力する。Ｌｏｗレベルの信号ｖｂｅｌｚが供給され
ると基板電圧発生回路は負の基板電圧ＶBBの発生を停止
し、図６（Ｋ）に示すように基板電圧ＶBBの値が式
（２）に示す値に調整される。
ようにＰＭＯＳトランジスタ５２がＯＮ状態となりＮＭ
ＯＳトランジスタ５３がＯＦＦ状態となり、ノードＮ３
は図６（Ｉ）に示すようにＨｉｇｈレベルとなる。ＮＯ
Ｔ回路部５０−２はＮＯＴ回路部５０−１からＨｉｇｈ
レベルを供給され、その供給されたＨｉｇｈレベルを反
転して図６（Ｊ）に示すＬｏｗレベルの信号ｖｂｅｌｚ
を出力する。Ｌｏｗレベルの信号ｖｂｅｌｚが供給され
ると基板電圧発生回路は負の基板電圧ＶBBの発生を停止
し、図６（Ｋ）に示すように基板電圧ＶBBの値が式
（２）に示す値に調整される。
【００３４】次に、定電圧源１０とＮＯＴ回路部５０−
１とにＰＭＯＳトランジスタ２１及び５１を設けた理由
について説明する。例えばノードＮ１のレベルが遷移す
るときＰＭＯＳトランジスタ５２とＮＭＯＳトランジス
タ５３とが同時にＯＮ状態となる場合がある。この場
合、ＮＯＴ回路部５０−１は貫通電流が流れるのである
が、ゲート長の大きいＰＭＯＳトランジスタ５１を電源
ＶDDとＰＭＯＳトランジスタ５２及びＮＭＯＳトランジ
スタ５３との間に設けることにより、貫通電流を削減す
ることが可能となる。したがって、無駄な電力消費を削
減することができる。
１とにＰＭＯＳトランジスタ２１及び５１を設けた理由
について説明する。例えばノードＮ１のレベルが遷移す
るときＰＭＯＳトランジスタ５２とＮＭＯＳトランジス
タ５３とが同時にＯＮ状態となる場合がある。この場
合、ＮＯＴ回路部５０−１は貫通電流が流れるのである
が、ゲート長の大きいＰＭＯＳトランジスタ５１を電源
ＶDDとＰＭＯＳトランジスタ５２及びＮＭＯＳトランジ
スタ５３との間に設けることにより、貫通電流を削減す
ることが可能となる。したがって、無駄な電力消費を削
減することができる。
【００３５】しかし、ＰＭＯＳトランジスタ５１を設け
ることにより、信号ｖｂｅｌｚの信号レベルの減少，及
びＮＯＴ回路部５０−１のノードＮ２と定電圧源１０の
ノードＮ０とのプロセスばらつきによる電圧レベル変動
の不一致の問題が生じる場合がある。そこで、ノードＮ
３の後段のＮＯＴ回路部５０−１，５０−２の段数を増
加させるように構成することにより、信号ｖｂｅｌｚの
信号レベルを十分確保することが可能となる。また、Ｐ
ＭＯＳトランジスタ５１のプロセスばらつきによるしき
い値Ｖthの変動を相殺するために、定電圧源１０内の電
圧補正部２０にＰＭＯＳトランジスタ２１を設けること
により、ＮＯＴ回路部５０−１のノードＮ２及び定電圧
源１０のノードＮ０のプロセスばらつきによる電圧レベ
ル変動を一致させることが可能となる。
ることにより、信号ｖｂｅｌｚの信号レベルの減少，及
びＮＯＴ回路部５０−１のノードＮ２と定電圧源１０の
ノードＮ０とのプロセスばらつきによる電圧レベル変動
の不一致の問題が生じる場合がある。そこで、ノードＮ
３の後段のＮＯＴ回路部５０−１，５０−２の段数を増
加させるように構成することにより、信号ｖｂｅｌｚの
信号レベルを十分確保することが可能となる。また、Ｐ
ＭＯＳトランジスタ５１のプロセスばらつきによるしき
い値Ｖthの変動を相殺するために、定電圧源１０内の電
圧補正部２０にＰＭＯＳトランジスタ２１を設けること
により、ＮＯＴ回路部５０−１のノードＮ２及び定電圧
源１０のノードＮ０のプロセスばらつきによる電圧レベ
ル変動を一致させることが可能となる。
【００３６】以上のように、基板電圧ＶBBの検出は、ノ
ードＮ１の電位レベルに基づいて調整される。なお、図
５は基板電圧ＶBBに対する各トランジスタ等の状態を表
している。図５において、基板電圧ＶBBが「深い」とは
基板電圧ＶBBの値が式（２）の値より負側に大きいこと
を示し、基板電圧ＶBBが「浅い」とは基板電圧ＶBBの値
が式（２）の値より正側に大きいことを示す。
ードＮ１の電位レベルに基づいて調整される。なお、図
５は基板電圧ＶBBに対する各トランジスタ等の状態を表
している。図５において、基板電圧ＶBBが「深い」とは
基板電圧ＶBBの値が式（２）の値より負側に大きいこと
を示し、基板電圧ＶBBが「浅い」とは基板電圧ＶBBの値
が式（２）の値より正側に大きいことを示す。
【００３７】次に、本発明の電圧検出回路の他の実施例
について説明する。図７は、本発明の電圧検出回路の第
二実施例の構成図を示す。図７の定電圧源１０は図４の
定電圧源１０とＰＭＯＳトランジスタ２１及び抵抗器１
１の位置が異なっている。なお、電圧補正部２０を構成
するＰＭＯＳトランジスタ２１の位置は、電源ＶDDと電
源電圧が分圧されるノードＮ０との間に挿入されていれ
ば効果が同様であり、抵抗器１１とＰＭＯＳトランジス
タ２１との前後関係は問わない。第二実施例の電圧検出
回路１は、定電圧源１０の他は第一実施例と同様であり
説明を省略する。
について説明する。図７は、本発明の電圧検出回路の第
二実施例の構成図を示す。図７の定電圧源１０は図４の
定電圧源１０とＰＭＯＳトランジスタ２１及び抵抗器１
１の位置が異なっている。なお、電圧補正部２０を構成
するＰＭＯＳトランジスタ２１の位置は、電源ＶDDと電
源電圧が分圧されるノードＮ０との間に挿入されていれ
ば効果が同様であり、抵抗器１１とＰＭＯＳトランジス
タ２１との前後関係は問わない。第二実施例の電圧検出
回路１は、定電圧源１０の他は第一実施例と同様であり
説明を省略する。
【００３８】次に、本発明の電圧検出回路の第三実施例
について説明する。図８は、本発明の電圧検出回路の第
三実施例の構成図を示す。図８の定電圧源１０は半導体
装置外部で生成される電源ＶDDではなく、半導体装置内
部で生成される電源Ｖiiを利用することが図４の定電圧
源１０と異なっている。図８の電源Ｖiiは半導体装置内
部で生成されるため、ノイズの影響が少なく、電圧レベ
ルが調整されている場合が多い。したがって、電圧補正
部２０を構成するＰＭＯＳトランジスタ２１は、ソース
に直接電源Ｖiiを接続し、ゲートにグランド（ＧＮＤ）
を接続し、ドレインにノードＮ０を接続することが可能
である。なお、第三実施例の電圧検出回路１は、定電圧
源１０の他は第一実施例と同様であり説明を省略する。
について説明する。図８は、本発明の電圧検出回路の第
三実施例の構成図を示す。図８の定電圧源１０は半導体
装置外部で生成される電源ＶDDではなく、半導体装置内
部で生成される電源Ｖiiを利用することが図４の定電圧
源１０と異なっている。図８の電源Ｖiiは半導体装置内
部で生成されるため、ノイズの影響が少なく、電圧レベ
ルが調整されている場合が多い。したがって、電圧補正
部２０を構成するＰＭＯＳトランジスタ２１は、ソース
に直接電源Ｖiiを接続し、ゲートにグランド（ＧＮＤ）
を接続し、ドレインにノードＮ０を接続することが可能
である。なお、第三実施例の電圧検出回路１は、定電圧
源１０の他は第一実施例と同様であり説明を省略する。
【００３９】次に、本発明の電圧検出回路の第四実施例
について説明する。図９は、本発明の電圧検出回路の第
四実施例の構成図を示す。図９の検出部４０は、二つの
ＮＭＯＳトランジスタ４２及び４３で構成されているこ
とが図４の検出部４０と異なっている。ＮＭＯＳトラン
ジスタ４２は、ドレインにノードＮ１を介してＮＭＯＳ
トランジスタ３１のソースが接続され、ゲートにグラン
ド（ＧＮＤ）が接続され、ソースにＮＭＯＳトランジス
タ４３のドレイン及びゲートが接続されている。また、
ＮＭＯＳトランジスタ４３は、ソースに基板電圧ＶBBが
接続されている。
について説明する。図９は、本発明の電圧検出回路の第
四実施例の構成図を示す。図９の検出部４０は、二つの
ＮＭＯＳトランジスタ４２及び４３で構成されているこ
とが図４の検出部４０と異なっている。ＮＭＯＳトラン
ジスタ４２は、ドレインにノードＮ１を介してＮＭＯＳ
トランジスタ３１のソースが接続され、ゲートにグラン
ド（ＧＮＤ）が接続され、ソースにＮＭＯＳトランジス
タ４３のドレイン及びゲートが接続されている。また、
ＮＭＯＳトランジスタ４３は、ソースに基板電圧ＶBBが
接続されている。
【００４０】以下、検出部４０の動作について説明す
る。ノードＮ１がＨｉｇｈレベルとなると、ＮＯＴ回路
部５０−１はＬｏｗレベルを出力する。また、ＮＯＴ回
路部５０−２はＮＯＴ回路部５０−１からＬＯＷレベル
を供給され、その供給されたＬｏｗレベルを反転してＨ
ｉｇｈレベルを出力する。このＮＯＴ回路部５０−２か
ら出力される信号は、基板電圧発生回路（図示せず）を
調整する信号ｖｂｅｌｚである。基板電圧発生回路は、
供給された信号ｖｂｅｌｚに基づいて基板電圧ＶBBを発
生する。
る。ノードＮ１がＨｉｇｈレベルとなると、ＮＯＴ回路
部５０−１はＬｏｗレベルを出力する。また、ＮＯＴ回
路部５０−２はＮＯＴ回路部５０−１からＬＯＷレベル
を供給され、その供給されたＬｏｗレベルを反転してＨ
ｉｇｈレベルを出力する。このＮＯＴ回路部５０−２か
ら出力される信号は、基板電圧発生回路（図示せず）を
調整する信号ｖｂｅｌｚである。基板電圧発生回路は、
供給された信号ｖｂｅｌｚに基づいて基板電圧ＶBBを発
生する。
【００４１】例えば、Ｈｉｇｈレベルの信号ｖｂｅｌｚ
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると基板電圧ＶBBは徐々に低下し、以下の式
（３）の値に達する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタのしきい値Ｖth・・・・・ （３） このとき、ＮＭＯＳトランジスタ４３がＯＮ状態とな
る。更に、基板電圧ＶBBは低下を続け、以下の式（４）
の値に達すると、ＮＭＯＳトランジスタ４２がＯＮ状態
となる。
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると基板電圧ＶBBは徐々に低下し、以下の式
（３）の値に達する。 基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタのしきい値Ｖth・・・・・ （３） このとき、ＮＭＯＳトランジスタ４３がＯＮ状態とな
る。更に、基板電圧ＶBBは低下を続け、以下の式（４）
の値に達すると、ＮＭＯＳトランジスタ４２がＯＮ状態
となる。
【００４２】
基板電圧ＶBB＝グランド（ＧＮＤ）−ＮＭＯＳトランジスタのしきい値の２
倍（２Ｖth）・・・・・ （４）
したがって、ノードＮ１は基準電圧ＶBBが前述の式
（４）の値に達するとＬｏｗレベルとなる。ノードＮ１
がＬｏｗレベルとなると、ＮＯＴ回路部５０−１はＨｉ
ｇｈレベルを出力する。また、ＮＯＴ回路部５０−２は
ＮＯＴ回路部５０−１からＨｉｇｈレベルを供給され、
その供給されたＨｉｇｈレベルを反転してＬｏｗレベル
の信号ｖｂｅｌｚを出力する。Ｌｏｗレベルの信号ｖｂ
ｅｌｚが供給されると基板電圧発生回路は負の基板電圧
ＶBBの発生を停止し、基板電圧ＶBBの値が式（４）に示
す値に調整される。なお、第四実施例の電圧検出回路１
は、検出部４０の他は第一実施例と同様であり説明を省
略する。
（４）の値に達するとＬｏｗレベルとなる。ノードＮ１
がＬｏｗレベルとなると、ＮＯＴ回路部５０−１はＨｉ
ｇｈレベルを出力する。また、ＮＯＴ回路部５０−２は
ＮＯＴ回路部５０−１からＨｉｇｈレベルを供給され、
その供給されたＨｉｇｈレベルを反転してＬｏｗレベル
の信号ｖｂｅｌｚを出力する。Ｌｏｗレベルの信号ｖｂ
ｅｌｚが供給されると基板電圧発生回路は負の基板電圧
ＶBBの発生を停止し、基板電圧ＶBBの値が式（４）に示
す値に調整される。なお、第四実施例の電圧検出回路１
は、検出部４０の他は第一実施例と同様であり説明を省
略する。
【００４３】以上のように、本発明の第四実施例の電圧
検出回路は、検出する基板電圧ＶBBの電圧レベルを更に
負側に大きくする、すなわち深くすることが可能とな
る。よって、基板電圧ＶBBの値を更に負側に大きい、す
なわち深い値に調整することが可能となる。次に、本発
明の電圧検出回路の第五実施例について説明する。図１
０は、本発明の電圧検出回路の第五実施例の構成図を示
す。図１０の検出部４０は、二つのＮＭＯＳトランジス
タ４４及び４５で構成されていることが図４の検出部４
０と異なっている。
検出回路は、検出する基板電圧ＶBBの電圧レベルを更に
負側に大きくする、すなわち深くすることが可能とな
る。よって、基板電圧ＶBBの値を更に負側に大きい、す
なわち深い値に調整することが可能となる。次に、本発
明の電圧検出回路の第五実施例について説明する。図１
０は、本発明の電圧検出回路の第五実施例の構成図を示
す。図１０の検出部４０は、二つのＮＭＯＳトランジス
タ４４及び４５で構成されていることが図４の検出部４
０と異なっている。
【００４４】ＮＭＯＳトランジスタ４４は、ドレインに
ノードＮ１を介してＮＭＯＳトランジスタ３１のソース
が接続され、ゲートにグランド（ＧＮＤ）が接続され、
ソースにＮＭＯＳトランジスタ４５のドレインが接続さ
れている。また、ＮＭＯＳトランジスタ４５は、ゲート
にグランド（ＧＮＤ）が接続され、ソースに基板電圧Ｖ
BBが接続されている。
ノードＮ１を介してＮＭＯＳトランジスタ３１のソース
が接続され、ゲートにグランド（ＧＮＤ）が接続され、
ソースにＮＭＯＳトランジスタ４５のドレインが接続さ
れている。また、ＮＭＯＳトランジスタ４５は、ゲート
にグランド（ＧＮＤ）が接続され、ソースに基板電圧Ｖ
BBが接続されている。
【００４５】以下、検出部４０の動作について説明す
る。ノードＮ１がＨｉｇｈレベルとなると、ＮＯＴ回路
部５０−１はＬｏｗレベルを出力する。また、ＮＯＴ回
路部５０−２はＮＯＴ回路部５０−１からＬｏｗレベル
を供給され、その供給されたＬｏｗレベルを反転してＨ
ｉｇｈレベルを出力する。このＮＯＴ回路部５０−２か
ら出力される信号は、基板電圧発生回路（図示せず）を
調整する信号ｖｂｅｌｚである。基板電圧発生回路は、
供給された信号ｖｂｅｌｚに基づいて基板電圧ＶBBを発
生する。
る。ノードＮ１がＨｉｇｈレベルとなると、ＮＯＴ回路
部５０−１はＬｏｗレベルを出力する。また、ＮＯＴ回
路部５０−２はＮＯＴ回路部５０−１からＬｏｗレベル
を供給され、その供給されたＬｏｗレベルを反転してＨ
ｉｇｈレベルを出力する。このＮＯＴ回路部５０−２か
ら出力される信号は、基板電圧発生回路（図示せず）を
調整する信号ｖｂｅｌｚである。基板電圧発生回路は、
供給された信号ｖｂｅｌｚに基づいて基板電圧ＶBBを発
生する。
【００４６】例えば、Ｈｉｇｈレベルの信号ｖｂｅｌｚ
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると基板電圧ＶBBは徐々に低下し、前述の式
（３）の値に達する。このとき、ＮＭＯＳトランジスタ
４５がＯＮ状態となる。更に、基板電圧ＶBBは低下を続
け、前述の式（４）の値に達すると、ＮＭＯＳトランジ
スタ４４がＯＮ状態となる。
が供給されると基板電圧発生回路は負の基板電圧ＶBBを
発生する。基板電圧発生回路から負の基板電圧ＶBBが発
生されると基板電圧ＶBBは徐々に低下し、前述の式
（３）の値に達する。このとき、ＮＭＯＳトランジスタ
４５がＯＮ状態となる。更に、基板電圧ＶBBは低下を続
け、前述の式（４）の値に達すると、ＮＭＯＳトランジ
スタ４４がＯＮ状態となる。
【００４７】したがって、ノードＮ１は基準電圧ＶBBが
前述の式（４）の値に達するとＬｏｗレベルとなる。ノ
ードＮ１がＬｏｗレベルとなると、ＮＯＴ回路部５０−
１はＨｉｇｈレベルを出力する。また、ＮＯＴ回路部５
０−２はＮＯＴ回路部５０−１からＨｉｇｈレベルを供
給され、その供給されたＨｉｇｈレベルを反転してＬｏ
ｗレベルの信号ｖｂｅｌｚを出力する。Ｌｏｗレベルの
信号ｖｂｅｌｚが供給されると基板電圧発生回路は負の
基板電圧ＶBBの発生を停止し、基板電圧ＶBBの値が式
（４）に示す値に調整される。なお、第五実施例の電圧
検出回路１は、検出部４０の他は第一実施例と同様であ
り説明を省略する。
前述の式（４）の値に達するとＬｏｗレベルとなる。ノ
ードＮ１がＬｏｗレベルとなると、ＮＯＴ回路部５０−
１はＨｉｇｈレベルを出力する。また、ＮＯＴ回路部５
０−２はＮＯＴ回路部５０−１からＨｉｇｈレベルを供
給され、その供給されたＨｉｇｈレベルを反転してＬｏ
ｗレベルの信号ｖｂｅｌｚを出力する。Ｌｏｗレベルの
信号ｖｂｅｌｚが供給されると基板電圧発生回路は負の
基板電圧ＶBBの発生を停止し、基板電圧ＶBBの値が式
（４）に示す値に調整される。なお、第五実施例の電圧
検出回路１は、検出部４０の他は第一実施例と同様であ
り説明を省略する。
【００４８】以上のように、本発明の第五実施例の電圧
検出回路は、検出する基板電圧ＶBBの電圧レベルを更に
負側に大きくする、すなわち深くすることが可能とな
る。よって、基板電圧ＶBBの値を更に負側に大きい、す
なわち深い値に調整することが可能となる。なお、特許
請求の範囲に記載した定電圧発生手段は定電圧源１０に
対応し、負荷手段は負荷部３０に対応し、検出手段は検
出部４０に対応し、変換手段はＮＯＴ回路部５０−１，
５０−２に対応し、レベル変換部はＰＭＯＳトランジス
タ５２及びＮＭＯＳトランジスタ５３に対応し、電流調
整部はＰＭＯＳトランジスタ５１に対応し、電圧補正部
は電圧補正部２０に対応し、所定の電圧は基板電圧ＶBB
に対応し、検出信号は信号ｖｂｅｌｚに対応し、基準電
圧は式（２）〜（４）で表される基板電圧ＶBBが対応す
る。
検出回路は、検出する基板電圧ＶBBの電圧レベルを更に
負側に大きくする、すなわち深くすることが可能とな
る。よって、基板電圧ＶBBの値を更に負側に大きい、す
なわち深い値に調整することが可能となる。なお、特許
請求の範囲に記載した定電圧発生手段は定電圧源１０に
対応し、負荷手段は負荷部３０に対応し、検出手段は検
出部４０に対応し、変換手段はＮＯＴ回路部５０−１，
５０−２に対応し、レベル変換部はＰＭＯＳトランジス
タ５２及びＮＭＯＳトランジスタ５３に対応し、電流調
整部はＰＭＯＳトランジスタ５１に対応し、電圧補正部
は電圧補正部２０に対応し、所定の電圧は基板電圧ＶBB
に対応し、検出信号は信号ｖｂｅｌｚに対応し、基準電
圧は式（２）〜（４）で表される基板電圧ＶBBが対応す
る。
【００４９】
【発明の効果】上述の如く、請求項１記載の本発明によ
れば、負荷手段を構成するトランジスタと検出手段を構
成するトランジスタとを同一極性とすることにより、各
トランジスタの生産プロセスにおけるプロセスばらつき
の影響により生じる各トランジスタのしきい値Ｖthの変
動を相殺することが可能である。
れば、負荷手段を構成するトランジスタと検出手段を構
成するトランジスタとを同一極性とすることにより、各
トランジスタの生産プロセスにおけるプロセスばらつき
の影響により生じる各トランジスタのしきい値Ｖthの変
動を相殺することが可能である。
【００５０】これは、半導体装置内の同一種類のトラン
ジスタはしきい値ばらつきが同様であることを利用する
ものである。したがって、本発明の電圧検出回路は、所
定の電圧を正確に検出することが可能となる。また、請
求項２記載の本発明によれば、前記所定の電圧と基準電
圧との関係に基づいて前記検出信号を生成することによ
り、上記検出信号を正確に生成することが可能となり、
所定の電圧を正確に検出することが可能となる。
ジスタはしきい値ばらつきが同様であることを利用する
ものである。したがって、本発明の電圧検出回路は、所
定の電圧を正確に検出することが可能となる。また、請
求項２記載の本発明によれば、前記所定の電圧と基準電
圧との関係に基づいて前記検出信号を生成することによ
り、上記検出信号を正確に生成することが可能となり、
所定の電圧を正確に検出することが可能となる。
【００５１】また、請求項３記載の本発明によれば、前
記基準電圧が検出手段を構成するトランジスタのしきい
値に基づく値であることにより基準電圧を自由に設定す
ることが可能となり、前記所定の電圧の電圧レベルを自
由に調整することが可能となる。例えば、前記所定の電
圧を負側に大きくしたい場合、複数のトランジスタを利
用してしきい値を大きくすることにより、前記所定の電
圧を負側に大きくすることが可能となる。
記基準電圧が検出手段を構成するトランジスタのしきい
値に基づく値であることにより基準電圧を自由に設定す
ることが可能となり、前記所定の電圧の電圧レベルを自
由に調整することが可能となる。例えば、前記所定の電
圧を負側に大きくしたい場合、複数のトランジスタを利
用してしきい値を大きくすることにより、前記所定の電
圧を負側に大きくすることが可能となる。
【００５２】また、請求項４記載の本発明によれば、前
記検出手段を構成するトランジスタのドレイン端子に前
記負荷手段を接続し、ゲート端子にグランドを接続し、
ソース端子に前記所定の電圧を接続することにより、前
記所定の電圧とトランジスタのしきい値との関係に基づ
いて前記検出信号を生成することが可能となる。また、
請求項５記載の本発明によれば、前記検出手段から供給
される前記検出信号の信号レベルを変換する変換手段を
有することにより、前記検出手段から供給される検出信
号の信号レベルを適宜変換することが可能となる。
記検出手段を構成するトランジスタのドレイン端子に前
記負荷手段を接続し、ゲート端子にグランドを接続し、
ソース端子に前記所定の電圧を接続することにより、前
記所定の電圧とトランジスタのしきい値との関係に基づ
いて前記検出信号を生成することが可能となる。また、
請求項５記載の本発明によれば、前記検出手段から供給
される前記検出信号の信号レベルを変換する変換手段を
有することにより、前記検出手段から供給される検出信
号の信号レベルを適宜変換することが可能となる。
【００５３】また、請求項６記載の本発明によれば、前
記変換手段に前記レベル変換部に流れる電流を変換する
電流調整部とを有することにより、過大な電流が流れる
ことを防止し、無駄な電力消費を削減することが可能と
なる。また、請求項７記載の本発明によれば、前記電流
調整部をトランジスタで構成することにより、ゲート長
の大きいトランジスタを選択することが可能となる。し
たがって、前記レベル調整部に過大な電流が流れること
を防止し、無駄な電力消費を削減することが可能とな
る。
記変換手段に前記レベル変換部に流れる電流を変換する
電流調整部とを有することにより、過大な電流が流れる
ことを防止し、無駄な電力消費を削減することが可能と
なる。また、請求項７記載の本発明によれば、前記電流
調整部をトランジスタで構成することにより、ゲート長
の大きいトランジスタを選択することが可能となる。し
たがって、前記レベル調整部に過大な電流が流れること
を防止し、無駄な電力消費を削減することが可能とな
る。
【００５４】また、請求項８記載の本発明によれば、前
記定電圧発生手段に前記電流調整部のトランジスタと同
一極性のトランジスタで構成される電圧補正部を設ける
ことにより、生産プロセスにおけるプロセスばらつきの
影響により生じる各トランジスタのしきい値Ｖthの変動
を相殺することが可能である。
記定電圧発生手段に前記電流調整部のトランジスタと同
一極性のトランジスタで構成される電圧補正部を設ける
ことにより、生産プロセスにおけるプロセスばらつきの
影響により生じる各トランジスタのしきい値Ｖthの変動
を相殺することが可能である。
【図１】電圧検出回路の一例の構成図である。
【図２】電圧検出回路の動作の一例の説明図である。
【図３】電圧検出回路の一例の動作タイミング図であ
る。
る。
【図４】本発明の電圧検出回路の第一実施例の構成図で
ある。
ある。
【図５】本発明の電圧検出回路の動作の一例の説明図で
ある。
ある。
【図６】本発明の電圧検出回路の一例の動作タイミング
図である。
図である。
【図７】本発明の電圧検出回路の第二実施例の構成図で
ある。
ある。
【図８】本発明の電圧検出回路の第三実施例の構成図で
ある。
ある。
【図９】本発明の電圧検出回路の第四実施例の構成図で
ある。
ある。
【図１０】本発明の電圧検出回路の第五実施例の構成図
である。
である。
１ 電圧検出回路
１０ 定電圧源
１１，１２ 抵抗器
２０ 電圧補正部
２１，５１，５２ ＰＭＯＳトランジスタ
３０ 負荷部
３１，４１〜４５，５３ ＮＭＯＳトランジスタ
４０ 検出部
５０−１，５０−２ ＮＯＴ回路部
フロントページの続き
(56)参考文献 特開 平10−160768（ＪＰ，Ａ)
特開 平６−265584（ＪＰ，Ａ)
特開 平１−182757（ＪＰ，Ａ)
特開 平８−125503（ＪＰ，Ａ)
特開 平８−178975（ＪＰ，Ａ)
特開 昭62−261967（ＪＰ，Ａ)
特開 平６−308171（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 19/165
G05F 3/24
H01L 27/04
H03K 19/094
Claims (8)
- 【請求項１】 定電圧を発生する定電圧発生手段と、 トランジスタで構成され、前記定電圧に負荷を与える負
荷手段と、 該負荷手段と接続され、前記負荷手段のトランジスタと
同一極性の少なくとも一つのトランジスタで構成され、
所定の電圧を検出し、検出信号を生成する検出手段とを
有することを特徴とする電圧検出回路。 - 【請求項２】 前記検出手段は、 前記所定の電圧と基準電圧との関係に基づいて前記検出
信号を生成することを特徴とする請求項１記載の電圧検
出回路。 - 【請求項３】 前記基準電圧は、検出手段を構成するト
ランジスタのしきい値に基づく値であることを特徴とす
る請求項２記載の電圧検出回路。 - 【請求項４】 前記検出手段を構成するトランジスタ
は、ドレイン端子に前記負荷手段が接続され、ゲート端
子にグランドが接続され、ソース端子に前記所定の電圧
が接続される構成であり、 前記ドレイン端子から前記検出信号を生成することを特
徴とする請求項３記載の電圧検出回路。 - 【請求項５】 前記検出信号を供給され、その検出信号
の信号レベルを変換する変換手段を更に含むことを特徴
とする請求項１記載の電圧検出回路。 - 【請求項６】 前記変換手段は、 前記検出信号レベルを変換するレベル変換部と、 前記レベル変換部に流れる電流を調整する電流調整部と
を有することを特徴とする請求項５記載の電圧検出回
路。 - 【請求項７】 前記電流調整部はトランジスタで構成さ
れることを特徴とする請求項６記載の電圧検出回路。 - 【請求項８】 前記定電圧発生手段は前記電流調整部の
トランジスタと同一極性のトランジスタで構成される電
圧補正部を更に含むことを特徴とする請求項７記載の電
圧検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07811099A JP3457209B2 (ja) | 1999-03-23 | 1999-03-23 | 電圧検出回路 |
| TW089104615A TW444254B (en) | 1999-03-23 | 2000-03-14 | Voltage detecting circuit |
| US09/526,746 US6404221B1 (en) | 1999-03-23 | 2000-03-16 | Threshold invariant voltage detecting device |
| KR1020000014505A KR100589467B1 (ko) | 1999-03-23 | 2000-03-22 | 전압 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07811099A JP3457209B2 (ja) | 1999-03-23 | 1999-03-23 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000275283A JP2000275283A (ja) | 2000-10-06 |
| JP3457209B2 true JP3457209B2 (ja) | 2003-10-14 |
Family
ID=13652758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07811099A Expired - Fee Related JP3457209B2 (ja) | 1999-03-23 | 1999-03-23 | 電圧検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6404221B1 (ja) |
| JP (1) | JP3457209B2 (ja) |
| KR (1) | KR100589467B1 (ja) |
| TW (1) | TW444254B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4794782B2 (ja) * | 2001-09-18 | 2011-10-19 | セイコーインスツル株式会社 | 電圧検出回路、及び電子機器 |
| US7443710B2 (en) * | 2004-09-28 | 2008-10-28 | Spansion, Llc | Control of memory devices possessing variable resistance characteristics |
| JP2006112906A (ja) * | 2004-10-14 | 2006-04-27 | Sanyo Electric Co Ltd | 電圧検出回路 |
| KR100733407B1 (ko) * | 2005-06-30 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기 |
| JP5337613B2 (ja) * | 2009-07-28 | 2013-11-06 | 株式会社半導体エネルギー研究所 | レギュレータ回路、および非接触データキャリア |
| US9704581B2 (en) * | 2014-12-27 | 2017-07-11 | Intel Corporation | Voltage ramping detection |
| JP6319668B2 (ja) * | 2015-09-10 | 2018-05-09 | 日本電信電話株式会社 | 電圧検出回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| JPH0740050B2 (ja) * | 1987-05-20 | 1995-05-01 | 松下電器産業株式会社 | 電圧検知回路 |
| JPH01182757A (ja) * | 1988-01-13 | 1989-07-20 | Mitsubishi Electric Corp | 電源電圧検知回路 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| EP0513928B1 (en) * | 1991-05-17 | 1996-08-21 | Rohm Co., Ltd. | Constant voltage circuit |
| JP2824706B2 (ja) * | 1991-09-27 | 1998-11-18 | 三菱電機株式会社 | 電流源回路およびその動作方法 |
| JPH07175535A (ja) * | 1993-12-16 | 1995-07-14 | Nec Corp | Ｆｅｔ増幅器用電源回路 |
| JP3154906B2 (ja) * | 1994-12-22 | 2001-04-09 | 松下電器産業株式会社 | 電圧検知回路 |
| JP2830799B2 (ja) * | 1995-10-25 | 1998-12-02 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH09330590A (ja) * | 1996-06-07 | 1997-12-22 | Mitsubishi Electric Corp | 内部電圧検出回路、および基板電圧検出回路 |
| JPH10160768A (ja) * | 1996-12-04 | 1998-06-19 | Fujitsu Ltd | 電圧レベル検出装置 |
| US6157246A (en) * | 1997-07-03 | 2000-12-05 | Denso Corporation | Load driving circuit with boosting timing control |
| JP3173727B2 (ja) * | 1998-03-10 | 2001-06-04 | 日本電気株式会社 | 電圧検出回路 |
-
1999
- 1999-03-23 JP JP07811099A patent/JP3457209B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-14 TW TW089104615A patent/TW444254B/zh not_active IP Right Cessation
- 2000-03-16 US US09/526,746 patent/US6404221B1/en not_active Expired - Lifetime
- 2000-03-22 KR KR1020000014505A patent/KR100589467B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000076929A (ko) | 2000-12-26 |
| TW444254B (en) | 2001-07-01 |
| JP2000275283A (ja) | 2000-10-06 |
| US6404221B1 (en) | 2002-06-11 |
| US20020057100A1 (en) | 2002-05-16 |
| KR100589467B1 (ko) | 2006-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7391276B2 (en) | Oscillation apparatus capable of compensating for fluctuation of oscillation frequency | |
| JP5215995B2 (ja) | 超低電力アナログ補償回路 | |
| US7852142B2 (en) | Reference voltage generating circuit for use of integrated circuit | |
| US7248079B2 (en) | Differential buffer circuit with reduced output common mode variation | |
| JP3575453B2 (ja) | 基準電圧発生回路 | |
| JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
| US11681313B2 (en) | Voltage generating circuit, inverter, delay circuit, and logic gate circuit | |
| US20160276991A1 (en) | Summing amplifier and method thereof | |
| US5635869A (en) | Current reference circuit | |
| US20080157832A1 (en) | Power-On-Reset Circuit | |
| US6686789B2 (en) | Dynamic low power reference circuit | |
| JP3457209B2 (ja) | 電圧検出回路 | |
| US7262638B2 (en) | Current sense amplifier | |
| JP2003233429A (ja) | 電源回路及びバイアス回路 | |
| JP2004274207A (ja) | バイアス電圧発生回路および差動増幅器 | |
| CN108183704B (zh) | 源极跟随器 | |
| US6563374B1 (en) | Positive and negative current feedback to vary offset in variable-offset amplifier circuits | |
| JP4245102B2 (ja) | しきい値検出回路、しきい値調整回路、および二乗回路 | |
| US6788100B2 (en) | Resistor mirror | |
| JP3385100B2 (ja) | 演算増幅器 | |
| JP2010219486A (ja) | 中間電位発生回路 | |
| JP3673190B2 (ja) | 電圧発生回路、半導体装置及び電圧発生回路の制御方法 | |
| JP3510228B2 (ja) | 電圧比較回路 | |
| JP2004247826A (ja) | レベルシフト回路 | |
| JPH0424813A (ja) | 定電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030722 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |