JPH01182757A - 電源電圧検知回路 - Google Patents
電源電圧検知回路Info
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- JPH01182757A JPH01182757A JP610488A JP610488A JPH01182757A JP H01182757 A JPH01182757 A JP H01182757A JP 610488 A JP610488 A JP 610488A JP 610488 A JP610488 A JP 610488A JP H01182757 A JPH01182757 A JP H01182757A
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- 230000007423 decrease Effects 0.000 abstract description 3
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- 238000010586 diagram Methods 0.000 description 11
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- 101100364854 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) vtr-7 gene Proteins 0.000 description 2
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源電圧がある所定の電圧レベルに達した
ことを検知して検知信号を出力する電源電圧検知回路に
関するものである。
ことを検知して検知信号を出力する電源電圧検知回路に
関するものである。
従来、第４図に示す回路図のような電源電圧検知回路が
提案されている。図において、４０はＰチャネル電界効
果トランジスタ（以下「ＰチャネルＦＥＴ Ｊという）
４１２及びｎ−１個のＮチャネル電界効果トランジスタ
（以下「ＮチャネルＦＥＴ Ｊという）４２２〜４２ｎ
で構成された定電圧回路、４３はＰチャネルＦＥＴ ４
１ ｌ及びＮチャネルＦＥＴ４２、で構成された相補形
インバータ回路（以下、「インバータ回路」という）で
ある。定電圧回路４０とインバータ回路４３は電源電圧
ＶＣＣに接続されていると共に、端子４０ｍと端子４３
ａを介して接続されている。なお、端子４３ｂはインバ
ータ回路４３の出力端子である。
提案されている。図において、４０はＰチャネル電界効
果トランジスタ（以下「ＰチャネルＦＥＴ Ｊという）
４１２及びｎ−１個のＮチャネル電界効果トランジスタ
（以下「ＮチャネルＦＥＴ Ｊという）４２２〜４２ｎ
で構成された定電圧回路、４３はＰチャネルＦＥＴ ４
１ ｌ及びＮチャネルＦＥＴ４２、で構成された相補形
インバータ回路（以下、「インバータ回路」という）で
ある。定電圧回路４０とインバータ回路４３は電源電圧
ＶＣＣに接続されていると共に、端子４０ｍと端子４３
ａを介して接続されている。なお、端子４３ｂはインバ
ータ回路４３の出力端子である。
定電圧回路４０において、ＮチャネルＦＥＴ４２ｚ〜４
２ｎのしきい値電圧をそれぞれＶＴＢＩとすると電源電
圧ｖｃｃが（ｎ−１）ＶＴＲＩの電圧に達するまでは（
Ｖｃｃ＜（ｎ−１）ＶＴＩｌｌ）、ＮチャネルＦＥＴ４
２ｚ〜４２ｎがオフしているため、端子４０息の電圧は
電源電圧ＶＣＣと同電位となる。また、ｖｃｃ〉（ｎ−
１） ＶＴＩＩＩになると定電圧回路４０ＯＮチヤネル
ＦＥＴ ４２ｚ〜４２ｎがオンとなり、このときＰチャ
ネルＦＥＴ４１ｚのコンダクタンスがＮチャネルＦＥＴ
４２ｘ〜４２ｎのコンダクタンスより充分小さくなるよ
うに設定しておけば、端子４０ａの電圧は（ｎ−１）
Ｖｔｇｔとほぼ等しい一定の電圧となる。
２ｎのしきい値電圧をそれぞれＶＴＢＩとすると電源電
圧ｖｃｃが（ｎ−１）ＶＴＲＩの電圧に達するまでは（
Ｖｃｃ＜（ｎ−１）ＶＴＩｌｌ）、ＮチャネルＦＥＴ４
２ｚ〜４２ｎがオフしているため、端子４０息の電圧は
電源電圧ＶＣＣと同電位となる。また、ｖｃｃ〉（ｎ−
１） ＶＴＩＩＩになると定電圧回路４０ＯＮチヤネル
ＦＥＴ ４２ｚ〜４２ｎがオンとなり、このときＰチャ
ネルＦＥＴ４１ｚのコンダクタンスがＮチャネルＦＥＴ
４２ｘ〜４２ｎのコンダクタンスより充分小さくなるよ
うに設定しておけば、端子４０ａの電圧は（ｎ−１）
Ｖｔｇｔとほぼ等しい一定の電圧となる。
インバータ回路４３は周知のように端子４３ａの電圧が
インバータ回路４３のしきい値電圧Ｖｔａ２より低いと
き端子４３ｂはｒａ」となり、逆にしきい値電圧Ｖ Ｔ
Ｒ！より高いときに「Ｌ」の出力信号が得られる。さ
て、Ｖｃｃ ＜ （ｎ−１） ＶＴＲ１のときインバー
タ回路４３は、端子４３＆が端子４０ａと同じく電源電
圧ＶＣＣと同電位となるためＰチャネルＦＥＴ４１１が
オフして端子４３ｂの出力はｒＬＪとなる。また、Ｖｃ
ｃ ） （ｎ−１） ＶＴｎｔのときインバータ回路４
３は、端子４３ａ ＩＩＣ（ｎ−１） ＶＴＲＩの一定
電圧が印加されることによ、９（ｎ−１）ＶＴＨＩがし
きい値電圧Ｖ４Ｈｚより高くなるため、端子４３ｂの出
力は「Ｌ」となる。ここで、インバータ回路４３のしき
い値電圧ＶＴｕｚは、ＰチャネルＦＥＴ４ｈ及びＮチャ
ネルＦＥＴ４２ｓのコンダクタンス定数、シきい値電圧
をそれぞれβｐ、βｎ、 ＶＴＲ３、ＶＴＲ４とすると
、 ＶＴｍｘ ＝ Ｃｖ’ｌ／ｐ （Ｖｃｃ −ｌ Ｖｒｍ
ｓ ｌ ）＋咳ｖｙｉａ ） ／ （６り＋Ｖ’７；
）で表わされることになり、電源電圧ＶＣＣが高くなる
としきい値電圧ＶＴＨ２も高くなることになる。
インバータ回路４３のしきい値電圧Ｖｔａ２より低いと
き端子４３ｂはｒａ」となり、逆にしきい値電圧Ｖ Ｔ
Ｒ！より高いときに「Ｌ」の出力信号が得られる。さ
て、Ｖｃｃ ＜ （ｎ−１） ＶＴＲ１のときインバー
タ回路４３は、端子４３＆が端子４０ａと同じく電源電
圧ＶＣＣと同電位となるためＰチャネルＦＥＴ４１１が
オフして端子４３ｂの出力はｒＬＪとなる。また、Ｖｃ
ｃ ） （ｎ−１） ＶＴｎｔのときインバータ回路４
３は、端子４３ａ ＩＩＣ（ｎ−１） ＶＴＲＩの一定
電圧が印加されることによ、９（ｎ−１）ＶＴＨＩがし
きい値電圧Ｖ４Ｈｚより高くなるため、端子４３ｂの出
力は「Ｌ」となる。ここで、インバータ回路４３のしき
い値電圧ＶＴｕｚは、ＰチャネルＦＥＴ４ｈ及びＮチャ
ネルＦＥＴ４２ｓのコンダクタンス定数、シきい値電圧
をそれぞれβｐ、βｎ、 ＶＴＲ３、ＶＴＲ４とすると
、 ＶＴｍｘ ＝ Ｃｖ’ｌ／ｐ （Ｖｃｃ −ｌ Ｖｒｍ
ｓ ｌ ）＋咳ｖｙｉａ ） ／ （６り＋Ｖ’７；
）で表わされることになり、電源電圧ＶＣＣが高くなる
としきい値電圧ＶＴＨ２も高くなることになる。
従って、第５図に示す波形図のように、電源電圧Ｖｑｃ
が高くなるに従いインバータ回路４３のしきい値電圧波
形Ｓ４が上昇し、点Ｅにおいて（ｎ−１）ＶＴＨＩの波
形Ｓ５よシミ圧が高くなるとインバータ回路４３はター
ンオンして端子４３ｂの出力波形Ｓ６が「Ｈ」となる。
が高くなるに従いインバータ回路４３のしきい値電圧波
形Ｓ４が上昇し、点Ｅにおいて（ｎ−１）ＶＴＨＩの波
形Ｓ５よシミ圧が高くなるとインバータ回路４３はター
ンオンして端子４３ｂの出力波形Ｓ６が「Ｈ」となる。
そして、逆に電源電圧ＶＣＣが低下してしきい値電圧波
形Ｓ４が点Ｆにおいて（ｎ −１） ＶＴＢＩの波形よ
り電圧が低くなるとインバータ回路４３の出力は再び「
Ｌ」となる。このように、この回路は定電圧回路４０で
電圧（ｎ−１）ＶＴＢＩを設定し、この電圧を検知レベ
ルであるしきい値電圧ＶＴＨ２が越えたとき電源電圧Ｖ
ＣＣが所定の電圧レベルに達したとしてインバータ回路
４３しかしながら、従来の電源電圧検知回路はインバー
タ回路４３のしきい値電圧ＶＴＨ２がＰチャネルＦＥＴ
４１１及びＮチャネルＦＥＴ ４２１ のコンダクタン
ス定数、しきい値電圧ＶＴＨ３１■Ｔ■４に依存するた
め、電源電圧ｖｃｃの検知レベルの設定が難しいという
問題があった。また、第６図に示すインバータ回路４３
の動作説明図のように、インバータ回路４３は、しきい
値電圧ＶＴＲ２近傍の電圧が端子４３ａに印加されると
、出力電圧ｖｏが「Ｈ」から「Ｌ」に変化するときに電
源電圧Ｖｃｃとアース間が過渡的に短絡モードとなり、
ＰチャネルＦＥＴ４Ｌ＋とＮチャネルＦＥＴ４２ｔのド
レインに大きな貫通電流ＩＯが流れインバータ回路４３
全破損してしまうという問題点を有していた。
形Ｓ４が点Ｆにおいて（ｎ −１） ＶＴＢＩの波形よ
り電圧が低くなるとインバータ回路４３の出力は再び「
Ｌ」となる。このように、この回路は定電圧回路４０で
電圧（ｎ−１）ＶＴＢＩを設定し、この電圧を検知レベ
ルであるしきい値電圧ＶＴＨ２が越えたとき電源電圧Ｖ
ＣＣが所定の電圧レベルに達したとしてインバータ回路
４３しかしながら、従来の電源電圧検知回路はインバー
タ回路４３のしきい値電圧ＶＴＨ２がＰチャネルＦＥＴ
４１１及びＮチャネルＦＥＴ ４２１ のコンダクタン
ス定数、しきい値電圧ＶＴＨ３１■Ｔ■４に依存するた
め、電源電圧ｖｃｃの検知レベルの設定が難しいという
問題があった。また、第６図に示すインバータ回路４３
の動作説明図のように、インバータ回路４３は、しきい
値電圧ＶＴＲ２近傍の電圧が端子４３ａに印加されると
、出力電圧ｖｏが「Ｈ」から「Ｌ」に変化するときに電
源電圧Ｖｃｃとアース間が過渡的に短絡モードとなり、
ＰチャネルＦＥＴ４Ｌ＋とＮチャネルＦＥＴ４２ｔのド
レインに大きな貫通電流ＩＯが流れインバータ回路４３
全破損してしまうという問題点を有していた。
本発明は、前述のような問題点を解決するためになされ
たもので電源電圧ＶＣＣの検知レベルの設定を容易にし
て、貫通電流工。の少ない電源電圧本発明に係る電源電
圧検知回路は、定電圧回路とインバータ回路を電源電圧
ＶＣＣで接続すると共に、インバータ回路のＰチャネル
ＦＥＴのゲート’を定電圧回路のＰチャネルＦＥＴのド
レインに接続し、同じくインバータ回路のＮチャネルＦ
ＥＴのゲートを定電圧回路における複数のＮチャネル電
界効果トランジスタのドレインに少なくとも１ケ所接続
したものである。
たもので電源電圧ＶＣＣの検知レベルの設定を容易にし
て、貫通電流工。の少ない電源電圧本発明に係る電源電
圧検知回路は、定電圧回路とインバータ回路を電源電圧
ＶＣＣで接続すると共に、インバータ回路のＰチャネル
ＦＥＴのゲート’を定電圧回路のＰチャネルＦＥＴのド
レインに接続し、同じくインバータ回路のＮチャネルＦ
ＥＴのゲートを定電圧回路における複数のＮチャネル電
界効果トランジスタのドレインに少なくとも１ケ所接続
したものである。
この発明は、電源電圧Ｖｃｃが所定の電圧レベルに達す
ると、定電圧回路によって電圧を供給されているインバ
ータ回路がターンオンしてｒＨｊ信号を出力する。
ると、定電圧回路によって電圧を供給されているインバ
ータ回路がターンオンしてｒＨｊ信号を出力する。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例を示す電源電圧検知回路の回路図
である。図において、１０はＰチャネルＦＥＴ１１２及
びＮ個のＮチャネルＦＥＴ１２ｚ〜１２ｎで構成された
定電圧回路、１３はＰチャネルＦＥＴ１１１及びＮチャ
ネルＦＥＴ１２ｔで構成されたインバータ回路である。
図は本発明の一実施例を示す電源電圧検知回路の回路図
である。図において、１０はＰチャネルＦＥＴ１１２及
びＮ個のＮチャネルＦＥＴ１２ｚ〜１２ｎで構成された
定電圧回路、１３はＰチャネルＦＥＴ１１１及びＮチャ
ネルＦＥＴ１２ｔで構成されたインバータ回路である。
定電圧回路１０とインバータ回路１３は電源電圧ｖｃｃ
に共通に接続されており、それぞれ端子１０ａと端子１
３ａ、端子１０ｄと端子１３ｄを介して接続されている
。なお、端子１３ｂはインバータ回路１３の出力端子で
ある。
に共通に接続されており、それぞれ端子１０ａと端子１
３ａ、端子１０ｄと端子１３ｄを介して接続されている
。なお、端子１３ｂはインバータ回路１３の出力端子で
ある。
定電圧回路１０において、Ｎチャネ／Ｉ／ＦＥＴ１２２
〜１２ｎのしきい値電圧をそれぞれＶＴＩＩＳとすると
電源電圧ｖｃｃが（ｎ −１） ＶＴＲ５の電圧に達す
るまでは（Ｖｃｃ ＜ （ｎ １ ） ＶＴＲ５）、
ＮチャネルＦＥＴ１２２〜１２ｎがオフしているため、
端子１０ａの電圧は電源電圧ｖＣｃと同電位となる。こ
のとき端子１０ｄの電圧は、インバータ回路１３におけ
るＮチャネルＦＥＴ１２１がオンとなるゲート電圧に設
定している。また、ＶＣＣ＞ （ｎ−１） ＶＴＲ５の
場合、第４図と同じく端子１０ａの電圧は（ｎ−１）Ｖ
ＴＲ５とほぼ等しい一定の電圧となる。そして、端子１
０ｄの電圧はＮチャネルＦＥＴ１２１のしきい値電圧”
ＶＴＲ６よりわずかだけ高い一定の電圧となるように設
定している。
〜１２ｎのしきい値電圧をそれぞれＶＴＩＩＳとすると
電源電圧ｖｃｃが（ｎ −１） ＶＴＲ５の電圧に達す
るまでは（Ｖｃｃ ＜ （ｎ １ ） ＶＴＲ５）、
ＮチャネルＦＥＴ１２２〜１２ｎがオフしているため、
端子１０ａの電圧は電源電圧ｖＣｃと同電位となる。こ
のとき端子１０ｄの電圧は、インバータ回路１３におけ
るＮチャネルＦＥＴ１２１がオンとなるゲート電圧に設
定している。また、ＶＣＣ＞ （ｎ−１） ＶＴＲ５の
場合、第４図と同じく端子１０ａの電圧は（ｎ−１）Ｖ
ＴＲ５とほぼ等しい一定の電圧となる。そして、端子１
０ｄの電圧はＮチャネルＦＥＴ１２１のしきい値電圧”
ＶＴＲ６よりわずかだけ高い一定の電圧となるように設
定している。
さて、Ｖｃｃ＜（ｎ−ｘ ）ＶＴＲ３のときインバータ
回路１３は、端子１３ａが電源電圧ＶＣＣと同電位とな
るためＰチャネルＦＥＴ１１１がオフすると共に、端子
１０ｄからの電圧によりＮチャネルＦＥＴ １２ ｌが
オンとなり、その結果端子１３ｂの出力は「Ｌ」となる
。次に、電源電圧ＶＣＣが上昇して（ｎ−１）ｖＴｎｓ
とｐチーｙネルＦＥＴ １１ ｓのしきい値電圧ＶＴ
ＨＴを加算した電圧よりも大きくなるとＣＶｃｃ ＞
（ｎ−１）ＶＴＩＩＳ ＋ＶＴＲ７）、Ｐチャネ＃ＦＥ
Ｔ１ ｉｔ ｉ：：ｒンする。このときＰチャネルＦＥ
Ｔ１１ｓのコンダクタンスがＮチャネルＦＥＴ１２１の
コンダクタンスより充分大きくなるように設定しておけ
ば、端子１３ｂの出力は「Ｈ」となる。すなわち、第２
図に示す本発明に係る電圧検知回路の波形図のように、
電源電圧ＶＣＣが上昇し、点Ａにおいて（ｎ−１）ＶＴ
Ｒ１５の波形８１にしきい値電圧Ｖ Ｔ Ｈ７が加算さ
れた電圧値になるとインバータ回路１３はターンオンし
て端子１３ｂの出力波形Ｓ３がｒＨＪとなる。
回路１３は、端子１３ａが電源電圧ＶＣＣと同電位とな
るためＰチャネルＦＥＴ１１１がオフすると共に、端子
１０ｄからの電圧によりＮチャネルＦＥＴ １２ ｌが
オンとなり、その結果端子１３ｂの出力は「Ｌ」となる
。次に、電源電圧ＶＣＣが上昇して（ｎ−１）ｖＴｎｓ
とｐチーｙネルＦＥＴ １１ ｓのしきい値電圧ＶＴ
ＨＴを加算した電圧よりも大きくなるとＣＶｃｃ ＞
（ｎ−１）ＶＴＩＩＳ ＋ＶＴＲ７）、Ｐチャネ＃ＦＥ
Ｔ１ ｉｔ ｉ：：ｒンする。このときＰチャネルＦＥ
Ｔ１１ｓのコンダクタンスがＮチャネルＦＥＴ１２１の
コンダクタンスより充分大きくなるように設定しておけ
ば、端子１３ｂの出力は「Ｈ」となる。すなわち、第２
図に示す本発明に係る電圧検知回路の波形図のように、
電源電圧ＶＣＣが上昇し、点Ａにおいて（ｎ−１）ＶＴ
Ｒ１５の波形８１にしきい値電圧Ｖ Ｔ Ｈ７が加算さ
れた電圧値になるとインバータ回路１３はターンオンし
て端子１３ｂの出力波形Ｓ３がｒＨＪとなる。
そして、電源電圧ＶＣＣが低下して点Ｂにおいて（ｎ
１ ）Ｖｔａｓ 十Ｖテ■７の電圧より低くなるとイ
ンバータ回路１３の出力波形Ｓ３は再びｒＬＪとなる。
１ ）Ｖｔａｓ 十Ｖテ■７の電圧より低くなるとイ
ンバータ回路１３の出力波形Ｓ３は再びｒＬＪとなる。
また、波形Ｓ３は端子１３ｄの電圧を示しており、Ｖｃ
ｃ ＞ （ｎ−１） Ｖｉｕｓ ＋ＶＴｕｙのときにＮ
チャネルＦＥＴ１２１のしきい値電圧Ｖｔｕ６よシわず
かだけ高い一定の電圧となる。これによりＮチャネルＦ
ＥＴ１２１は高インピーダンスを持つことになり、Ｐチ
ャネルＦＥＴ１１ ｓ及びＮチャネルＦＥＴ１２ｔを流
れる貫通電流を制限することになる。
ｃ ＞ （ｎ−１） Ｖｉｕｓ ＋ＶＴｕｙのときにＮ
チャネルＦＥＴ１２１のしきい値電圧Ｖｔｕ６よシわず
かだけ高い一定の電圧となる。これによりＮチャネルＦ
ＥＴ１２１は高インピーダンスを持つことになり、Ｐチ
ャネルＦＥＴ１１ ｓ及びＮチャネルＦＥＴ１２ｔを流
れる貫通電流を制限することになる。
このようにこの回路は、電源レベルＶＣＣの検知レベル
ｔ−（ｎ−１）Ｖｒｎｓ ＋ＶＴＩＩ７ で表わすこ
とができるため、インバータ回路のしきい値電圧やコン
ダクタンス定数に依存する必要がなく容易に検知レベル
を設定することができる。そして、定電圧回路１００Ｎ
チヤネルＦＥＴ１２２〜１２ｎの個数及びインバータ回
路１３におけるＰチャネルＦＥＴ１１ｓのしきい値電圧
ｖＴＨ、を適当に選ぶことにより、電源電圧ＶＣＣの検
知レベルを任意の値に設定することができる。また、端
子１３ａにしきい値電圧ＶＴＲ７近傍の電圧が印加され
てもＮチャネルＦＥＴ１２ｓが高インピーダンスを有し
ているため大きな貫通電流Ｉｏが流れることはない。
ｔ−（ｎ−１）Ｖｒｎｓ ＋ＶＴＩＩ７ で表わすこ
とができるため、インバータ回路のしきい値電圧やコン
ダクタンス定数に依存する必要がなく容易に検知レベル
を設定することができる。そして、定電圧回路１００Ｎ
チヤネルＦＥＴ１２２〜１２ｎの個数及びインバータ回
路１３におけるＰチャネルＦＥＴ１１ｓのしきい値電圧
ｖＴＨ、を適当に選ぶことにより、電源電圧ＶＣＣの検
知レベルを任意の値に設定することができる。また、端
子１３ａにしきい値電圧ＶＴＲ７近傍の電圧が印加され
てもＮチャネルＦＥＴ１２ｓが高インピーダンスを有し
ているため大きな貫通電流Ｉｏが流れることはない。
なお、第３図は本発明の動作説明図である。図において
、３０．３１はＰチャネルＦＥＴ １１ ｌのドレイン
電流、３２はＮチャネルＦＥＴ１２ｓのドレイン電流（
Ｖｏ ” ＶＴＨＮ ）である。ここで点ＣはｖＧ＜
１Ｖｒｉｐ ｌにおいて出力ｒＬＪを示してお９、点り
はＶｃ ＞ ｌ ＶＴＨＰ Ｉ Ｋオイテ出力ｒＨＪを
示している。
、３０．３１はＰチャネルＦＥＴ １１ ｌのドレイン
電流、３２はＮチャネルＦＥＴ１２ｓのドレイン電流（
Ｖｏ ” ＶＴＨＮ ）である。ここで点ＣはｖＧ＜
１Ｖｒｉｐ ｌにおいて出力ｒＬＪを示してお９、点り
はＶｃ ＞ ｌ ＶＴＨＰ Ｉ Ｋオイテ出力ｒＨＪを
示している。
以上説明のように本発明の回路は、インバータ回路にお
けるＰチャネルＦＥＴ及びＮチャネルＦＥＴのゲートを
定電圧回路の電圧端子に接続するときに、ＰチャネルＦ
ＥＴのゲート電位がＮチャネルＦＥＴのゲート電位より
高い電圧端子に接続されているので、電源電圧ＶＣＣの
検知レベルを容易に設定することができる。また、イン
バータ回路にしきい値電圧近傍の入力電圧が印加されて
も貫通電流を制限することができるため、インバータ回
路を破損するようなことはない。
けるＰチャネルＦＥＴ及びＮチャネルＦＥＴのゲートを
定電圧回路の電圧端子に接続するときに、ＰチャネルＦ
ＥＴのゲート電位がＮチャネルＦＥＴのゲート電位より
高い電圧端子に接続されているので、電源電圧ＶＣＣの
検知レベルを容易に設定することができる。また、イン
バータ回路にしきい値電圧近傍の入力電圧が印加されて
も貫通電流を制限することができるため、インバータ回
路を破損するようなことはない。
第１図は本発明に係る一実施例を示す電源電圧検知回路
の回路図、第２図はその回路の波形図、第３図は本発明
に係る回路のインバータ回路【おけるドレイン電流と出
力電圧の特性図、第４図は従来例の電源電圧検知回路の
回路図、第５図はその回路の波形図、第６図は従来例の
インバータ回路における出力電圧及び貫通電流と入力電
圧の特性図である。 １０・・・・定電圧回路、１０ａ 、 １０ｂ・・・争
電圧端子、１１１，１１２−・・・ＰチャネルＦＥＴ。 １２１〜１２ｎ・・―・ＮチャネルＦＥＴ、１３”’・
インバータ回路、１３ａ ｓ １３ｄ・・−・電圧端子
、１３ｂ・・―・出力端子。
の回路図、第２図はその回路の波形図、第３図は本発明
に係る回路のインバータ回路【おけるドレイン電流と出
力電圧の特性図、第４図は従来例の電源電圧検知回路の
回路図、第５図はその回路の波形図、第６図は従来例の
インバータ回路における出力電圧及び貫通電流と入力電
圧の特性図である。 １０・・・・定電圧回路、１０ａ 、 １０ｂ・・・争
電圧端子、１１１，１１２−・・・ＰチャネルＦＥＴ。 １２１〜１２ｎ・・―・ＮチャネルＦＥＴ、１３”’・
インバータ回路、１３ａ ｓ １３ｄ・・−・電圧端子
、１３ｂ・・―・出力端子。
Claims (1)
- Ｐチャネル電界効果トランジスタとドレイン・ゲート
間を連結した複数のＮチャネル電界効果トランジスタと
を直列に接続してなる定電圧回路及びＰチャネル電界効
果トランジスタとＮチャネル電界効果トランジスタから
なるインバータ回路から構成され、この定電圧回路とイ
ンバータ回路をそれぞれ共通の電源電圧に接続すると共
に、インバータ回路におけるＰチャネル電界効果トラン
ジスタのゲートを定電圧回路におけるＰチャネル電界効
果トランジスタのドレインに接続し、同じくインバータ
回路におけるＮチャネル電界効果トランジスタのゲート
を定電圧回路における複数のＮチャネル電界効果トラン
ジスタのドレインに少なくとも１ケ所に接続して、前記
Ｐチャネル電界効果トランジスタのドレインにおける電
位よりも前記Ｎチャネル電界効果トランジスタのドレイ
ンにおける電位を低くしたことを特徴とする電源電圧検
知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610488A JPH01182757A (ja) | 1988-01-13 | 1988-01-13 | 電源電圧検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610488A JPH01182757A (ja) | 1988-01-13 | 1988-01-13 | 電源電圧検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01182757A true JPH01182757A (ja) | 1989-07-20 |
Family
ID=11629195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP610488A Pending JPH01182757A (ja) | 1988-01-13 | 1988-01-13 | 電源電圧検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01182757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0787993A1 (en) * | 1995-08-21 | 1997-08-06 | Matsushita Electronics Corporation | Voltage detecting circuit, a power on/off resetting circuit, and a semiconductor device |
| KR100589467B1 (ko) * | 1999-03-23 | 2006-06-14 | 후지쯔 가부시끼가이샤 | 전압 검출 회로 |
-
1988
- 1988-01-13 JP JP610488A patent/JPH01182757A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0787993A1 (en) * | 1995-08-21 | 1997-08-06 | Matsushita Electronics Corporation | Voltage detecting circuit, a power on/off resetting circuit, and a semiconductor device |
| EP0787993A4 (en) * | 1995-08-21 | 1999-09-15 | Matsushita Electronics Corp | VOLTAGE DETECTION SYSTEM, RESET / RESET CIRCUIT, AND SEMICONDUCTOR DEVICE |
| US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
| US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| KR100589467B1 (ko) * | 1999-03-23 | 2006-06-14 | 후지쯔 가부시끼가이샤 | 전압 검출 회로 |
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