KR100589467B1

KR100589467B1 - 전압 검출 회로

Info

Publication number: KR100589467B1
Application number: KR1020000014505A
Authority: KR
Inventors: 가와쿠보도모히로; 도미타히로요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-03-23
Filing date: 2000-03-22
Publication date: 2006-06-14
Anticipated expiration: 2020-03-22
Also published as: JP2000275283A; TW444254B; US6404221B1; JP3457209B2; US20020057100A1; KR20000076929A

Abstract

본 발명은 트랜지스터의 임계치 변동을 감소시킴으로써 기판 전압을 정확히 검출하는 것이 가능한 전압 검출 회로를 제공하는 것을 제1 목적으로 한다. 또한, 저소비 전력화가 가능한 전압 검출 회로를 제공하는 것을 제2 목적으로 한다.

본 발명은, 정전압이 발생하는 정전압 발생 수단(10)과, 트랜지스터로 구성되어 상기 정전압에 부하를 부여하는 부하 수단(30)과, 그 부하 수단(30)과 접속되고 상기부하 수단(30)의 트랜지스터와 극성이 동일한 적어도 하나의 트랜지스터로 구성되며 소정의 전압을 검출하여 검출 신호를 생성하는 검출 수단(40)과, 상기 검출 신호를 수신하여 그 검출 신호의 신호 레벨을 변환하는 변환 수단(50-1, 50-2)을 구비함으로써 상기 목적을 달성한다.

Description

전압 검출 회로{VOLTAGE DETECTING CIRCUIT}

도 1은 전압 검출 회로의 일례의 구성도.

도 2는 전압 검출 회로의 동작의 일례의 설명도.

도 3의 (a) 내지 (j)는 전압 검출 회로의 일례의 동작 타이밍도.

도 4는 본 발명의 전압 검출 회로의 제1 실시예의 구성도.

도 5는 본 발명의 전압 검출 회로의 동작의 일례의 설명도.

도 6의 (a) 내지 (l)은 본 발명의 전압 검출 회로의 일례의 동작 타이밍도.

도 7은 본 발명의 전압 검출 회로의 제2 실시예의 구성도.

도 8은 본 발명의 전압 검출 회로의 제3 실시예의 구성도.

도 9는 본 발명의 전압 검출 회로의 제4 실시예의 구성도.

도 10은 본 발명의 전압 검출 회로의 제5 실시예의 구성도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 전압 검출 회로

10 : 정전압원

11, 12 : 저항기

20 : 전압 보정부

21, 51, 52 : PMOS 트랜지스터

30 : 부하부

31, 41∼45, 53 : NMOS 트랜지스터

40 : 검출부

50-1, 50-2 : NOT 회로부

본 발명은 전압 검출 회로에 관한 것으로, 구체적으로는, 반도체 장치의 기판 전압을 정확히 검출하는 전압 검출 회로에 관한 것이다.

예컨대, 반도체 장치의 전압 검출 회로는 반도체 장치의 부(負)의 기판 전압(VBB)을 검출하여, 그 기판 전압(VBB)에 기초하여 기판 전압 발생 회로를 조정하는 신호(vbelz)를 생성한다. 또, 기판 전압 발생 회로는 신호(vbelz)에 기초하여 기판 전압(VBB)을 발생하는 회로이다.

도 1은 전압 검출 회로의 일례의 구성도이다. 도 2는 전압 검출 회로의 동작의 일례의 설명도이다. 도 3의 (a) 내지 (j)는 전압 검출 회로의 일례의 동작 타이밍도이다. 도 1의 전압 검출 회로(100)는 부하부(110), 검출부(120), 및 NOT 회로부(130-1, 130-2)를 포함한다.

도 3의 (a)의 시간(t100)에 나타낸 바와 같이, 전압 검출 회로(100)에 반도체 장치 외부에서 생성되는 전원(VDD) 또는 반도체 장치 내부에서 생성되는 전원(Vii)이 공급되면, 부하부(110)의 PMOS 트랜지스터(111)는 도 3의 (b)에 나타 낸 바와 같이 온(ON) 상태가 된다. 또한, 검출부(120)의 NMOS 트랜지스터(121)는 도 3의 (c)에 나타낸 바와 같이 오프(OFF) 상태가 된다. 따라서, 전압 검출 회로(100)상의 노드(N1)는 도 3의 (d)에 나타낸 바와 같이 전위가 상승하여 하이 레벨이 된다.

노드(N1)가 하이 레벨이 되면, NOT 회로부(130-1)의 PMOS 트랜지스터(131) 및 NMOS 트랜지스터(132)는 게이트에 하이 레벨이 공급된다. 게이트에 하이 레벨이 공급되면, 도 3의 (e) 및 (f)에 나타낸 바와 같이 PMOS 트랜지스터(131)는 오프 상태가 되고 NMOS 트랜지스터(132)는 온 상태가 된다. 따라서, 노드(N3)는 도 3의 (g)에 나타낸 바와 같이 로우 레벨이 된다.

NOT 회로(130-2)는 NOT 회로(130-1)로부터 로우 레벨이 공급되고, 그 공급된 로우 레벨을 반전하여 하이 레벨을 출력한다. 이 NOT 회로(130-2)로부터 출력되는 도 3의 (h)에 도시된 신호는 기판 전압 발생 회로(도시되지 않음)를 조정하는 신호(vbelz)이다. 기판 전압 발생 회로는 공급된 신호(vbelz)에 기초하여 시간(t110)에서 기판 전압(VBB)을 발생한다.

예컨대, 하이 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)을 발생한다. 기판 전압 발생 회로에서 부의 기판 전압(VBB)이 발생되면, 도 3의 (i)에 도시된 바와 같이 기판 전압(VBB)은 서서히 저하되어 시간(t120)에서 이하의 수학식 1의 값에 달한다.

여기서, VBB는 기판 전압, VGND는 접지 전압, Vth는 NMOS 트랜지스터(121)의 임계 전압이다.

기판 전압(VBB)이 시간(t120)에서 수학식 1에 나타내는 값에 달하면, NMOS 트랜지스터(121)는 도 3의 (c)에 나타낸 바와 같이 온 상태가 된다. 따라서, 노드(N1)는 도 3의 (d)에 나타낸 바와 같이 로우 레벨이 된다. 노드(N1)가 로우 레벨이 되면, NOT 회로부(130-1)의 PMOS 트랜지스터(131) 및 NMOS 트랜지스터(132)는 게이트에 로우 레벨이 공급된다.

따라서, 도 3의 (e) 및 (f)에 나타낸 바와 같이 PMOS 트랜지스터(131)가 온 상태가 되어 NMOS 트랜지스터(132)는 오프 상태가 되며 노드(N3)는 도 3의 (g)에 나타낸 바와 같이 하이 레벨이 된다.

NOT 회로(130-2)는 NOT 회로(130-1)로부터 하이 레벨을 공급받아, 그 공급된 하이 레벨을 반전하여 도 3의 (h)에 도시된 로우 레벨의 신호(vbelz)를 출력한다. 로우 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)의 발생을 정지하여, 도 3의 (i)에 나타낸 바와 같이 기판 전압(VBB)의 값은 수학식 1에 나타난 값으로 조정된다.

이상과 같이, 기판 전압(VBB)의 검출은 노드(N1)의 전위 레벨에 기초하여 조정된다. 또, 도 2는 기판 전압(VBB)에 대한 각 트랜지스터 등의 상태를 나타내고 있다. 도 2에 있어서, 기판 전압(VBB)이「깊다」는 기판 전압(VBB)의 값이 수학식 1의 값보다 부측으로 큰 것을 나타내고, 기판 전압(VBB)이「얕다」는 기판 전압(VBB)의 값이 수학식 1의 값보다 정(正)측으로 큰 것을 나타낸다.

그러나, 도 1의 전압 검출 회로에서는 각 트랜지스터의 생산 프로세스에 있어서의 프로세스 편차의 영향에 의해 각 트랜지스터의 임계치 전압(Vth)에 변동이 생기는 경우가 있다. 예컨대, PMOS 트랜지스터(111)의 임계치 전압(Vth)의 변동과 NMOS 트랜지스터(121)의 임계치 전압(Vth)의 변동이 다른 경우, 노드(N1)에서 임계치 전압(Vth)의 변동을 상쇄할 수 없다.

따라서, PM0S 트랜지스터(111)의 임계치 전압(Vth)의 변동이 기판 전압(VBB)의 검출에 영향을 부여하여, 정확히 기판 전압(VBB)의 조정을 할 수 없다고 하는 문제가 있었다. 또한, NOT 회로(130-1)는 노드(N1)의 레벨이 천이될 때에 중간 레벨이 되기 때문에, PMOS 트랜지스터(131) 및 NMOS 트랜지스터(132)가 동시에 온 상태가 되는 경우가 있다. 따라서, NOT 회로(130-1)에 관통 전류가 흘러 쓸데없이 전력을 소비하는 문제가 있었다.

본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 트랜지스터의 임계치 전압 변동을 감소시킴으로써 기판 전압을 정확히 검출하는 것이 가능한 전압 검출 회로를 제공하는 것을 제1 목적으로 한다. 또한, 저소비 전력화가 가능한 전압 검출 회로를 제공하는 것을 제2 목적으로 한다.

그래서, 상기 과제를 해결하기 위해서, 본 발명은 정전압이 발생하는 정전압 발생 수단과, 트랜지스터로 구성되며 상기 정전압에 부하를 부여하는 부하 수단과, 그 부하 수단과 접속되고 상기 부하 수단의 트랜지스터와 동일한 극성인 적어도 하나의 트랜지스터로 구성되며 소정의 전압을 검출하여 검출 신호를 생성하는 검출 수단을 구비하는 것을 특징으로 한다.

이와 같이, 부하 수단을 구성하는 트랜지스터와 검출 수단을 구성하는 트랜지스터를 동일 극성으로 함으로써 각 트랜지스터의 생산 프로세스에 있어서의 프로세스 편차의 영향에 의해 생기는 각 트랜지스터의 임계치 전압(Vth)의 변동을 상쇄하는 것이 가능하다.

이것은 반도체 장치내의 동일 종류의 트랜지스터는 임계치 전압 편차가 동일한 것을 이용한 것이다. 따라서, 본 발명의 전압 검출 회로는 소정의 전압을 정확히 검출하는 것이 가능해진다.

또한, 본 발명은, 검출 수단이 소정의 전압과 기준 전압과의 관계에 기초하여 검출 신호를 생성하는 것을 특징으로 한다.

이와 같이, 소정의 전압과 기준 전압의 관계에 기초하여 검출 신호를 생성함으로써 검출 신호를 정확히 생성하는 것이 가능해져, 소정의 전압을 정확히 검출하는 것이 가능해진다.

또한, 본 발명은, 기준 전압이 검출 수단을 구성하는 트랜지스터의 임계치 전압에 기초하는 값인 것을 특징으로 한다.

이와 같이, 기준 전압이 검출 수단을 구성하는 트랜지스터의 임계치 전압에 기초하는 값이므로 기준 전압을 자유롭게 설정하는 것이 가능해지고, 소정의 전압의 전압 레벨을 자유롭게 조정하는 것이 가능해진다.

예컨대, 상기 소정의 전압을 부측으로 크게 하고 싶은 경우, 복수의 트랜지스터를 이용하여 임계치 전압을 크게 함으로써 상기 소정의 전압을 부측으로 크게 하는 것이 가능해진다.

또한, 본 발명은, 검출 수단을 구성하는 트랜지스터는 드레인 단자에 부하 수단이 접속되고 게이트 단자에 접지가 접속되고 소스 단자에 소정의 전압이 접속되는 구성을 가지며, 드레인 단자로부터 검출 신호를 생성하는 것을 특징으로 한다.

이와 같이, 검출 수단을 구성하는 트랜지스터의 드레인 단자에 부하 수단을 접속하고 게이트 단자에 접지를 접속하고 소스 단자에 소정의 전압을 접속함으로써, 이 소정의 전압과 트랜지스터의 임계치 전압과의 관계에 기초하여 검출 신호를 생성하는 것이 가능해진다.

또한, 본 발명은 검출 신호를 수신하여 그 수신된 검출 신호의 신호 레벨을 변환하는 변환 수단을 더 포함하는 것을 특징으로 한다.

이와 같이, 검출 수단으로부터 공급되는 검출 신호의 신호 레벨을 변환하는 변환 수단을 구비함으로써, 검출 수단으로부터 공급되는 검출 신호의 신호 레벨을 적절하게 변환하는 것이 가능해진다.

또한, 본 발명은, 변환 수단은 검출 신호 레벨을 변환하는 레벨 변환부와, 이 레벨 변환부에 흐르는 전류를 조정하는 전류 조정부를 구비하는 것을 특징으로 한다.

이와 같이, 변환 수단에 레벨 변환부에 흐르는 전류를 변환하는 전류 조정부를 구비함으로써 과대한 전류가 흐르는 것을 방지하여 쓸데없는 전력 소비를 삭감하는 것이 가능해진다.

또한, 본 발명은, 전류 조정부는 트랜지스터로 구성되는 것을 특징으로 한다.

이와 같이, 전류 조정부를 트랜지스터로 구성함으로써 게이트 길이가 큰 트랜지스터를 선택하는 것이 가능해진다. 따라서, 레벨 조정부에 과대한 전류가 흐르는 것을 방지하여 쓸데없는 전력 소비를 삭감하는 것이 가능해진다.

또한, 본 발명은, 정전압 발생 수단은 전류 조정부의 트랜지스터와 동일한 극성의 트랜지스터로 구성되는 전압 보정부를 더 포함하는 것을 특징으로 한다.

이와 같이, 정전압 발생 수단에 상기 전류 조정부의 트랜지스터와 극성이 동일한 트랜지스터로 구성되는 전압 보정부를 설치함으로써, 생산 프로세스에 있어서의 프로세스 편차의 영향에 의해 생기는 각 트랜지스터의 임계치 전압(Vth)의 변동을 상쇄하는 것이 가능하다.

이하에, 본 발명의 실시예를 도면에 기초하여 설명한다.

도 4는 본 발명의 전압 검출 회로의 제1 실시예의 구성도이다. 도 4의 전압 검출 회로(1)는 정전압원(10), 전압 보정부(20), 부하부(30), 검출부(40), 및 NOT 회로부(50-1, 50-2)를 포함한다.

정전압원(10)은 저항기(11, 12)와, PMOS 트랜지스터(21)로 구성되는 전압 보정부(20)를 포함한다. PMOS 트랜지스터(21)는 소스에 저항기(11)를 통해 전원 VDD 가 접속되고 게이트에 접지(GND)가 접속되고 드레인에 저항기(12)를 통해 접지(GND)가 접속되어 있다. 또한, PMOS 트랜지스터(21)의 드레인은 노드(N0)를 통해 NMOS 트랜지스터(31)의 드레인에 접속되어 있다. 또, 저항기(11, 12)는 필요에 따라서 삽입되며, 반도체 장치 외부에서 생성되는 전원(VDD)과 전압 검출 회로(1)에서 필요한 전압과의 관계에 의해 저항치가 결정된다.

부하부(30)는 NMOS 트랜지스터(31)를 포함한다. NMOS 트랜지스터(31)는 드레인에 노드(N0) 및 게이트가 접속되고, 소스에 노드(N1)를 통해 NMOS 트랜지스터(41)의 드레인이 접속되고, 또 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(53)의 게이트가 접속되어 있다.

검출부(40)는 NMOS 트랜지스터(41)를 포함한다. NMOS 트랜지스터(41)는 게이트에 접지(GND)가 접속되고, 소스에 본 발명의 전압 검출 회로(1)가 검출할 기판 전압(VBB)이 접속되며 드레인에 노드(N1)가 접속되어 있다.

NOT 회로부(50-1)는 PMOS 트랜지스터(51, 52)와 NMOS 트랜지스터(53)를 포함한다. PMOS 트랜지스터(51)는 소스에 전원(VDD)이 접속되고, 게이트에 접지(GND)가 접속되고 드레인에 노드(N2)를 통해 PMOS 트랜지스터(52)의 소스가 접속되어 있다.

PMOS 트랜지스터(52)는 게이트가 노드(N1)에 접속되고, 드레인이 노드(N3)를 통해 NMOS 트랜지스터(53)의 드레인 및 NOT 회로부(50-2)가 접속되어 있다. NMOS 트랜지스터(53)는 게이트가 노드(N1)에 접속되고, 드레인이 노드(N3)에 접속되고 소스가 접지(GND)에 접속되어 있다. 또, NOT 회로부(50-2)는 NOT 회로부(50-1)와 동일한 구성을 갖는다.

또한, NOT 회로부(50-1, 50-2)의 구성은 NOT 회로부(50-2)의 후단에 위치하는 기판 전압 발생 회로(도시되지 않음)의 구동 전압에 기초하여 적절하게 조정된다. 예컨대, 기판 전압 발생 회로의 구동 전압이 큰 경우, 도 4의 노드 (N1)의 후단에 위치하는 NOT 회로부의 단수를 증가시키도록 구성된다.

다음에, 도 4의 전압 검출 회로의 동작에 대해서 도 5 및 6을 이용하여 설명한다. 도 5는 본 발명의 전압 검출 회로의 동작의 일례의 설명도를 도시하고 있다. 도 6의 (a) 내지 (l)은 본 발명의 전압 검출 회로의 일례의 동작 타이밍도를 도시하고 있다.

도 6의 (a)의 시간(t10)에 나타낸 바와 같이, 전압 검출 회로(1)에 반도체 장치 외부에서 생성되는 전원(VDD)이 공급되면, PMOS 트랜지스터(21) 및 PMOS 트랜지스터(51)는 도 6의 (b)에 나타낸 바와 같이 온 상태가 된다. 여기서, PMOS 트랜지스터(21)는 후술하는 PMOS 트랜지스터(51)에 대응하여 설치된 것으로, PMOS 트랜지스터(51)의 프로세스 편차에 의한 임계치 전압(Vth)의 변동을 상쇄한다.

PMOS 트랜지스터(21)가 온 상태이므로, 노드(N0)는 저항기(11, 12)에 의해 도 6의 (c)에 나타낸 바와 같은 저항 분할된 하이 레벨이 NMOS 트랜지스터(31)의 드레인 및 게이트에 공급된다.

NMOS 트랜지스터(31)는 도 6의 (e)에 나타낸 바와 같이 게이트 및 드레인에 하이 레벨이 공급되어 온 상태가 된다. 또한, NMOS 트랜지스터(41)는 도 6의 (d)에 나타낸 바와 같이 오프 상태가 된다. 따라서, 노드(N1)는 도 6 의 (f)에 나타 낸 바와 같이 전위가 상승하여 하이 레벨이 된다.

여기서, 본원 발명의 전압 검출 회로(1)는 부하부(30) 및 검출부(40)를 NMOS 트랜지스터(31 및 41)로 구성하는 것을 특징으로 한다. 이와 같이, 동일 종류의 트랜지스터로 부하부(30) 및 검출부(40)를 구성함으로써, 검출부(40)의 NMOS 트랜지스터의 임계치 전압(Vth)의 편차를 부하부(30)의 NMOS 트랜지스터(31)의 임계치 전압(Vth)의 편차로 노드(N1)를 삽입하여 상쇄할 수 있다. 이것은 반도체 장치내의 동일 종류의 트랜지스터는 임계치 전압 편차가 동일한 것을 이용한다.

다시 도면을 참조하여 계속하면, 노드(N1)가 하이 레벨이 되면, NOT 회로부(50-1)의 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(53)는 게이트에 하이 레벨이 공급된다. 게이트에 하이 레벨이 공급되면, 도 6의 (g) 및(h)에 나타낸 바와 같이 PMOS 트랜지스터(52)가 오프 상태가 되어 NMOS 트랜지스터(53)는 온 상태가 된다. 따라서, 노드(N3)는 도 6의 (i)에 나타낸 바와 같이 로우 레벨이 된다.

NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 로우 레벨을 수신하고, 그 수신된 로우 레벨을 반전하여 하이 레벨을 출력한다. 이 NOT 회로부(50-2)로부터 출력되는 도 6의 (j)에 도시된 신호는 기판 전압 발생 회로(도시하지 않음)을 조정하는 신호(vbelz)이다. 기판 전압 발생 회로는 공급된 신호(vbelz)에 기초하여 시간(t20)에서 기판 전압(VBB)이 발생한다.

예컨대, 하이 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)이 발생한다. 기판 전압 발생 회로에서 부의 기판 전압(VBB)이 발생되면, 도 6의 (k)에 나타낸 바와 같이 기판 전압(VBB)이 서서히 저하되어, 시간(t30)에서 이하의 수학식 2의 값에 달한다.

여기서, VBB는 기판 전압, VGND는 접지 전압, Vth는 NMOS 트랜지스터(41)의 임계치 전압이다.

기판 전압(VBB)이 시간(t30)에서 수학식 2에 나타난 값에 달하면, NMOS 트랜지스터(41)는 도 6의 (d)에 나타낸 바와 같이 온 상태가 된다. 따라서, 노드(N1)은 도 6의 (f)에 나타낸 바와 같이 로우 레벨이 된다. 노드(N1)가 로우 레벨이 되면, NOT 회로부(50-1)의 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(53)의 양 게이트에는 로우 레벨이 공급된다.

따라서, 도 6의 (g) 및 (h)에 나타낸 바와 같이 PMOS 트랜지스터(52)가 온 상태가 되고 NMOS 트랜지스터(53)가 오프 상태가 되며, 노드(N3)는 도 6의 (i)에 나타낸 바와 같이 하이 레벨이 된다.

NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 하이 레벨이 공급되고, 그 공급된 하이 레벨을 반전하여 도 6의 (j)에 나타내는 로우 레벨의 신호(vbelz)를 출력한다. 로우 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)의 발생을 정지하여, 도 6의 (k)에 나타낸 바와 같이 기판 전압(VBB)의 값이 수학식 2에 나타난 값으로 조정된다.

다음에, 정전압원(10)과 NOT 회로부(50-1)에 PMOS 트랜지스터(21, 51)를 설치한 이유에 관해서 설명한다.

예컨대, 노드(N1)의 레벨이 천이될 때 PMOS 트랜지스터(52)와 NMOS 트랜지스터(53)가 동시에 온 상태가 되는 경우가 있다. 이 경우, NOT 회로부(50-1)는 관통 전류가 흐르지만, 게이트 길이가 큰 PMOS 트랜지스터(51)를 전원(VDD)과 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(53)의 사이에 설치함으로써 관통 전류를 삭감하는 것이 가능해진다. 따라서, 쓸데없는 전력 소비를 삭감할 수 있다.

그러나, PMOS 트랜지스터(51)를 설치함으로써, 신호(vbelz)의 신호 레벨의 감소 및 NOT 회로부(50-1)의 노드(N2)와 정전압원(10)의 노드 (N0)의 프로세스 편차에 의한 전압 레벨 변동의 불일치의 문제가 생기는 경우가 있다.

그래서, 노드(N3)의 후단의 NOT 회로부(50-1, 50-2)의 단수를 증가시키도록 구성함으로써, 신호(vbelz)의 신호 레벨을 충분히 확보하는 것이 가능해진다. 또한, PMOS 트랜지스터(51)의 프로세스 편차에 의한 임계치 전압(Vth)의 변동을 상쇄하기 위해서, 정전압원(10)내의 전압 보정부(20)에 PMOS 트랜지스터(21)를 설치함으로써, NOT 회로부(50-1)의 노드(N2) 및 정전압원(10)의 노드(N0)의 프로세스 편차에 의한 전압 레벨 변동을 일치시키는 것이 가능해진다.

이상과 같이, 기판 전압(VBB)의 검출은 노드(N1)의 전위 레벨에 기초하여 조정된다. 또, 도 5는 기판 전압(VBB)에 대한 각 트랜지스터 등의 상태를 도시하고 있다. 도 5에 있어서, 기판 전압(VBB)이 「깊다」는 기판 전압(VBB)의 값이 수학식 2의 값보다 부측으로 큰 것을 나타내고, 기판 전압(VBB)이「얕다」는 기판 전압(VBB)의 값이 수학식 2의 값보다 정(正)측으로 큰 것을 나타낸다.

다음에, 본 발명의 전압 검출 회로의 다른 실시예에 관해서 설명한다. 도 7 은 본 발명의 전압 검출 회로의 제2 실시예의 구성도이다. 도 7의 정전압원(10)은 도 4의 정전압원(10)과 PMOS 트랜지스터(21) 및 저항기(11)의 위치가 다르다.

또, 전압 보정부(20)를 구성하는 PMOS 트랜지스터(21)의 위치는 전원 (VDD)과 전원 전압이 분압되는 노드(N0)의 사이에 삽입되면 효과가 동일하며, 저항기(11)와 PMOS 트랜지스터(21)의 전후 관계는 문제가 되지 않는다. 제2 실시예의 전압 검출 회로(1)는 정전압원(10)를 제외한 것은 제1 실시예와 동일하여 설명을 생략한다.

다음에, 본 발명의 전압 검출 회로의 제3 실시예에 관해서 설명한다. 도 8은 본 발명의 전압 검출 회로의 제3 실시예의 구성도이다. 도 8의 정전압원(10)으로 반도체 장치 외부에서 생성되는 전원(VDD)이 아닌 반도체 장치 내부에서 생성되는 전원(Vii)을 이용하는 것이 도 4의 정전압원(10)과 다르다.

도 8의 전원(Vii)은 반도체 장치 내부에서 생성되기 때문에, 노이즈의 영향이 적고, 전압 레벨이 조정되어 있는 경우가 많다. 따라서, 전압 보정부(20)를 구성하는 PMOS 트랜지스터(21)는 소스에 직접 전원(Vii)을 접속하고, 게이트에 접지(GND)를 접속하고 드레인에 노드(N0)를 접속하는 것이 가능하다. 또, 제3 실시예의 전압 검출 회로(1)에서 정전압원(10)이외는 제1 실시예와 동일하여 설명을 생략한다.

다음에, 본 발명의 전압 검출 회로의 제4 실시예에 관해서 설명한다. 도 9는 본 발명의 전압 검출 회로의 제4 실시예의 구성도이다. 도 9의 검출부(40)는 2개의 NMOS 트랜지스터(42, 43)로 구성되는 것이 도 4의 검출부(40)와 다르다.

NMOS 트랜지스터(42)는 드레인에 노드(N1)를 통해 NMOS 트랜지스터(31)의 소스가 접속되고, 게이트에 접지(GND)가 접속되고, 소스에 NMOS 트랜지스터(43)의 드레인 및 게이트가 접속되어 있다. 또한, NMOS 트랜지스터(43)는 소스에 기판 전압(VBB)이 접속되어 있다.

이하, 검출부(40)의 동작에 관해서 설명한다. 노드(N1)가 하이 레벨이 되면, NOT 회로부(50-1)는 로우 레벨을 출력한다. 또한, NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 로우 레벨이 공급되어, 그 공급된 로우 레벨을 반전하여 하이 레벨을 출력한다. 이 NOT 회로부(50-2)로부터 출력되는 신호는 기판 전압 발생 회로(도시하지 않음)를 조정하는 신호(vbelz)이다. 기판 전압 발생 회로는 공급된 신호(vbelz)에 기초하여 기판 전압(VBB)이 발생한다.

예컨대, 하이 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)이 발생한다. 기판 전압 발생 회로에서 부의 기판 전압(VBB)이 발생되면 기판 전압(VBB)은 서서히 저하되어 이하의 수학식 3의 값에 달한다.

여기서, VBB는 기판 전압, VGND는 접지 전압, Vth는 NMOS 트랜지스터의 임계치 전압이다.

이 때, NMOS 트랜지스터(43)가 온 상태가 된다. 또한, 기판 전압(VBB)은 계속해서 저하되어, 이하의 수학식 4의 값에 달하면, NMOS 트랜지스터(42)가 온 상태가 된다.

따라서, 노드(N1)는 기준 전압(VBB)이 상기 수학식 4의 값에 달하면 로우 레벨이 된다. 노드(N1)가 로우 레벨이 되면, NOT 회로부(50-1)는 하이 레벨을 출력한다. 또한, NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 하이 레벨이 공급되어, 그 공급된 하이 레벨을 반전하여 로우 레벨의 신호(vbelz)를 출력한다. 로우 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)의 발생을 정지하여, 기판 전압(VBB)의 값이 식 (4)에 나타내는 값으로 조정된다. 또, 제4 실시예의 전압 검출 회로(1)에서 검출부(40) 이외는 제1 실시예와 동일하여 설명을 생략한다.

이상과 같이, 본 발명의 제4 실시예의 전압 검출 회로는 검출 대상의 기판 전압(VBB)의 전압 레벨을 더욱 부측으로 크게, 즉 깊게 하는 것이 가능해진다. 따라서, 기판 전압(VBB)의 값을 더욱 부측으로 큰, 즉 깊은 값으로 조정하는 것이 가능해진다.

다음에, 본 발명의 전압 검출 회로의 제5 실시예에 관해서 설명한다. 도 10은 본 발명의 전압 검출 회로의 제5 실시예의 구성도이다. 도 10의 검출부(40)는 2개의 NMOS 트랜지스터(44 및 45)로 구성되어 있는 것이 도 4의 검출부(40)와 다르다.

NMOS 트랜지스터(44)는 드레인에 노드(N1)를 통해 NMOS 트랜지스터(31)의 소스가 접속되고, 게이트에 접지(GND)가 접속되고, 소스에 NMOS 트랜지스터(45)의 드레인이 접속되어 있다. 또한, NMOS 트랜지스터(45)는 게이트에 접지(GND)가 접속되고 소스에 기판 전압(VBB)이 접속되어 있다.

이하, 검출부(40)의 동작에 관해서 설명한다. 노드(N1)가 하이 레벨이 되면, NOT 회로부(50-1)는 로우 레벨을 출력한다. 또한, NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 로우 레벨이 공급되어, 그 공급된 로우 레벨을 반전하여 하이 레벨을 출력한다. 이 NOT 회로부(50-2)로부터 출력되는 신호는 기판 전압 발생 회로(도시되지 않음)를 조정하는 신호(vbelz)이다. 기판 전압 발생 회로는 공급된 신호(vbelz)에 기초하여 기판 전압(VBB)을 발생한다.

예컨대, 하이 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)이 발생한다. 기판 전압 발생 회로에서 부의 기판 전압(VBB)이 발생되면 기판 전압(VBB)은 서서히 저하되어 상기의 수학 식 3의 값에 달한다. 이 때, NMOS 트랜지스터(45)가 온 상태가 된다. 또한, 기판 전압(VBB)은 계속해서 저하되어 상기 수학식 4의 값에 달하면, NMOS 트랜지스터(44)가 온 상태가 된다.

따라서, 노드(N1)는 기준 전압(VBB)이 수학식 4의 값에 달하면 로우 레벨이 된다. 노드(N1)가 로우 레벨이 되면, NOT 회로부(50-1)는 하이 레벨을 출력한다. 또한, NOT 회로부(50-2)는 NOT 회로부(50-1)로부터 하이 레벨이 공급되고, 그 공급된 하이 레벨을 반전하여 로우 레벨의 신호(vbelz)를 출력한다. 로우 레벨의 신호(vbelz)가 공급되면 기판 전압 발생 회로는 부의 기판 전압(VBB)의 발생이 정 지하여, 기판 전압(VBB)의 값이 수학식 4에 나타난 값으로 조정된다. 또, 제5 실시예의 전압 검출 회로(1)에서 검출부(40) 이외의 것은 제1 실시예와 동일하여 설명을 생략한다.

이상과 같이, 본 발명의 제5 실시예의 전압 검출 회로는 검출하는 기판 전압(VBB)의 전압 레벨을 더욱 부측으로 크게, 즉 깊게 하는 것이 가능해진다. 따라서, 기판 전압(VBB)의 값을 더욱 부측으로 큰, 즉 깊은 값으로 조정하는 것이 가능해진다.

또, 특허 청구의 범위에 기재한 정전압 발생 수단은 정전압원(10)에 대응하고, 부하 수단은 부하부(30)에 대응하고, 검출 수단은 검출부(40)에 대응하며, 변환 수단은 NOT 회로부(50-1, 50-2)에 대응하고, 레벨 변환부는 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(53)에 대응하며, 전류 조정부는 PMOS 트랜지스터(51)에 대응하고, 전압 보정부는 전압 보정부(20)에 대응하며, 소정의 전압은 기판 전압(VBB)에 대응하고, 검출 신호는 신호(vbelz)에 대응하며, 기준 전압은 수학식 2 내지 수학식 4에서 나타난 기판 전압(VBB)이 대응한다.

상술한 바와 같이, 본 발명에 따르면, 부하 수단을 구성하는 트랜지스터와, 검출 수단을 구성하는 트랜지스터를 동일 극성으로 함으로써, 각 트랜지스터의 생산 프로세스에 있어서의 프로세스 편차의 영향에 의해 생성되는 각 트랜지스터의 임계치 전압(Vth)의 변동을 상쇄하는 것이 가능하다.

이것은 반도체 장치내의 동일 종류의 트랜지스터는 임계치 전압 변동이 동일 한 것을 이용한 것이다. 따라서, 본 발명의 전압 검출 회로는 소정의 전압을 정확히 검출하는 것이 가능해진다.

또한, 본 발명에 따르면, 소정의 전압과 기준 전압의 관계에 기초하여 검출 신호를 생성함으로써 검출 신호를 정확히 생성하는 것이 가능해져 소정의 전압을 정확히 검출하는 것이 가능해진다.

또한, 본 발명에 따르면, 기준 전압이 검출 수단을 구성하는 트랜지스터의 임계치 전압에 기초한 값이므로 기준 전압을 자유롭게 설정하는 것이 가능해져 소정의 전압의 전압 레벨을 자유롭게 조정하는 것이 가능해진다.

예컨대, 상기 소정의 전압을 부측으로 크게 하고 싶은 경우, 복수개의 트랜지스터를 이용하여 임계치 전압을 크게 함으로써 상기 소정의 전압을 부측으로 크게 하는 것이 가능해진다.

또한, 본 발명에 의하면, 검출 수단을 구성하는 트랜지스터의 드레인 단자에 부하 수단을 접속하고, 게이트 단자에 접지를 접속하고, 소스 단자에 소정의 전압을 접속함으로써, 이 소정의 전압과 트랜지스터의 임계치 전압과의 관계에 기초하여 상기 검출 신호를 생성하는 것이 가능해진다.

또한, 본 발명에 따르면, 검출 수단으로부터 공급되는 검출 신호의 신호 레벨을 변환하는 변환 수단을 구비함으로써, 검출 수단으로부터 공급되는 검출 신호의 신호 레벨을 적절하게 변환하는 것이 가능해진다.

또한, 본 발명에 따르면, 변환 수단에 상기 레벨 변환부에 흐르는 전류를 변환하는 전류 조정부를 구비함으로써, 과대한 전류가 흐르는 것을 방지하여 쓸데없는 전력 소비를 삭감하는 것이 가능해진다.

또한, 본 발명에 따르면, 전류 조정부를 트랜지스터로 구성함으로써 게이트 길이가 큰 트랜지스터를 선택하는 것이 가능해진다. 따라서, 레벨 조정부에 과대한 전류가 흐르는 것을 방지하여 쓸데없는 전력 소비를 삭감하는 것이 가능해진다.

또한, 본 발명에 따르면, 정전압 발생 수단에 전류 조정부의 트랜지스터와 극성이 동일한 트랜지스터로 구성된 전압 보정부를 설치함으로써, 생산 프로세스에 있어서의 프로세스 편차의 영향에 의해 생기는 각 트랜지스터의 임계치 전압(Vth)의 변동을 상쇄하는 것이 가능하다.

Claims

정전압 발생 수단과,

상기 정전압 발생 수단에 연결된 n채널 MOS 제1 트랜지스터를 포함하는 부하 수단으로서, 상기 n채널 MOS 제1 트랜지스터는 드레인과 게이트 및 소스를 구비하되, 드레인과 게이트 모두는 상기 정전압 발생 수단에 접속되는 것인 부하 수단과,

상기 부하 수단의 n채널 MOS 제1 트랜지스터에 연결된 n채널 MOS 제2 트랜지스터를 포함하는 검출 수단으로서, 상기 n채널 MOS 제2 트랜지스터는 상기 n채널 MOS 제1 트랜지스터의 소스에 접속된 드레인과 검출되는 소정의 전압이 인가되는 소스를 구비하는 것인 검출 수단을 포함하는 것을 특징으로 하는 전압 검출 회로.
제1항에 있어서, 상기 검출 수단은 상기 소정의 전압과 기준 전압과의 관계에 기초하여 전압 검출 신호를 생성하는 것을 특징으로 하는 전압 검출 회로.
제2항에 있어서, 상기 기준 전압은 상기 n채널 MOS 제2 트랜지스터의 임계치 전압인을 것을 특징으로 하는 전압 검출 회로.
삭제
제1항에 있어서, 상기 검출 수단으로부터 출력된 전압 검출 신호의 레벨을 변환하는 변환 수단을 더 포함하는 것을 특징으로 하는 전압 검출 회로.
제5항에 있어서, 상기 변환 수단은 레벨 변환부와 이 레벨 변환부에 흐르는 전류를 조정하는 전류 조정부를 포함하는 것을 특징으로 하는 전압 검출 회로.
제6항에 있어서, 상기 전류 조정부는 제3 트랜지스터를 포함하는 것을 특징으로 하는 전압 검출 회로.
제6항에 있어서, 상기 정전압 발생 수단은 상기 제3 트랜지스터와 극성이 동일한 제4 트랜지스터를 구비한 전압 보정부를 포함하는 것을 특징으로 하는 전압 검출 회로.