JP6823468B2

JP6823468B2 - パワーオンリセット回路

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Inventors: 川床　修; 修川床; 智弘田原
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Description

本発明は、パワーオンリセット回路に関する。

太陽電池などのエネルギー・ハーベスト技術において用いられる電源によって動作する装置の導入が進展している。例えば、手持ち型の位置検出器には、電源として、太陽電池が搭載されている。この位置検出器では、太陽電池に照射される光が低照度である場合には太陽電池の出力電圧が低くなり、組み込まれている検出回路などの半導体装置が安定して動作できない、不安定な電圧領域が存在する。また、この不安定な電圧領域では、システムのいずれかの部位が異常な動作を行うことも考えられ、そのために消費電流が大きくなると、照度が高くなったとしてもシステムが正常に起動できないという不具合が生じ得る。

そのため、こうした装置は、所定の電圧よりも電源電圧が低い場合にはシステムがリセット状態になるように、かつ、電源電圧が所定の電圧に到達したらリセットが解除されるように設計される。このような機能を実現するための構成として、パワーオンリセット回路が知られている。パワーオンリセット回路として、一般に、時間遅延に基づく回路と電圧に基づく回路とが知られている。

時間遅延に基づく回路（例えば、特許文献１）は、電源投入後の電圧の立ち上がりが早い場合にリセットを解除するためのパルス信号を供給する。一方、電圧に基づく回路（例えば、特許文献２及び３）は、電圧検出回路を有し、電圧検出回路が電源電圧と所定の基準電圧とを比較し、電源電圧が所望の電圧に達したことを検出して、リセットを解除する信号を出力する。

特開２００８−５４０９１号公報特開平３−４８５１９号公報特開２００５−１０９６５９号公報

しかし、上述した時間遅延に基づく回路は、電源投入後の電圧の立ち上がりが早い電源には用いることができるが、太陽電池のような電圧の立ち上がりが緩やかな電源では、正常にパルス信号を供給することができない。

また、上述した電圧に基づく回路においても、電源電圧の比較対象である基準電圧は、電源電圧がある程度高くなった後に正確な値に達するのであって、電源電圧が過度に低い場合には正しい値にはならない。そのため、こうした基準電圧生成回路には、電源電圧を抵抗分圧して基準電圧を生成するものが考え得る。システムをできるだけ低照度で動作させるためには、電圧検出回路の消費電流を抑制する必要があるので、分圧抵抗の値を大きくしなければならない。この場合、抵抗素子が占める面積が大きくなり、システムを搭載するチップのコストが増大してしまう。

一方、電圧検出回路の平均消費電流を抑制する方法も考え得る。この場合、分圧抵抗の値を小さくすることで抵抗素子の面積を抑制し、かつ、電圧検出回路を間欠的に動作させることで、消費電流を抑制できる。これには、電圧検出回路の間欠的な動作を制御するためのシステムクロックが必要となるが、正確なシステムクロックはリセット解除後でないと生成できない。よって、このような電圧検出回路を実現するのは困難である。

本発明は、上記の事情に鑑みて成されたものであり、本発明の目的は、電源電圧の立ち上がり特性によらず、低電力で安定してリセット信号を出力できるパワーオンリセット回路を提供することである。

本発明の第１の態様であるパワーオンリセット回路は、電源電圧が基準電圧よりも低い場合には前記電源電圧を出力し、前記電源電圧が前記基準電圧以上の場合には前記基準電圧を出力する前記基準電圧源と、一方の入力に基準電圧源が出力する電圧が印加され、他方の入力に前記電源電圧が印加され、前記電源電圧が前記基準電圧よりも所定値だけ大きい値になった場合に、出力端子から出力するリセット信号を遷移させるコンパレータと、を有するものである。

本発明の第２の態様であるパワーオンリセット回路は、上記のパワーオンリセット回路であって、前記基準電圧源は、前記電源電圧とグランドとの間に直列接続されるデプレション型ＭＯＳトランジスタ及びエンハンスメント型の第１のＭＯＳトランジスタを備え、前記デプレション型ＭＯＳトランジスタと前記第１のＭＯＳトランジスタとの間の第１のノードが、前記コンパレータの一方の入力に接続され、前記デプレション型ＭＯＳトランジスタの一端に前記電源電圧が印加され、他端が前記第１のＭＯＳトランジスタの一端と接続され、前記第１のＭＯＳトランジスタの他端は、前記グランドと接続されることが望ましい。

本発明の第３の態様であるパワーオンリセット回路は、上記のパワーオンリセット回路であって、前記基準電圧源は、一端に電源電圧が印加される電流源又は抵抗と、一端が前記電流源又は前記抵抗の他端と接続され、他端が前記グランドと接続される第２のＭＯＳトランジスタと、を備え、前記第１及び第２のＭＯＳトランジスタのゲートと、前記デプレション型ＭＯＳトランジスタのゲートとは、前記電流源又は前記抵抗と前記第２のＭＯＳトランジスタとの間の第２のノードに接続されることが望ましい。

本発明の第４の態様であるパワーオンリセット回路は、上記のパワーオンリセット回路であって、前記コンパレータは、ゲートに前記基準電圧源が出力する前記電圧が印加される第１の入力トランジスタと、ゲートに前記電源電圧が印加される第２の入力トランジスタと、を有し、前記第１の入力トランジスタの前記ゲートと前記第２の入力トランジスタの前記ゲートとに同じ電圧が印加された場合に、前記第１の入力トランジスタに第１の電流が流れ、前記第２の入力トランジスタに前記第１の電流よりも小さな第２の電流が流れる差動入力段と、前記電源電圧と前記出力端子との間に接続され、前記第２の電流を複製した電流を流す第３のＭＯＳトランジスタと、前記グランドと前記出力端子との間に接続され、ゲートが前記第２のノードと接続され第４のＭＯＳトランジスタと、を備え、前記出力端子と前記グランドとの間に電圧源を接続した場合、かつ、前記電源電圧が前記基準電圧と等しい場合に、前記第４のＭＯＳトランジスタに流れる電流が前記第３のＭＯＳトランジスタに流れる電流よりも大きくなるように、前記差動入力段、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタが設計されることが望ましい。

本発明の第５の態様であるパワーオンリセット回路は、上記のパワーオンリセット回路であって、前記第４のＭＯＳトランジスタに流れる電流を前記第３のＭＯＳトランジスタに流れる電流で除した値は、１．５以上であることが望ましい。

本発明の第６の態様であるパワーオンリセット回路は、上記のパワーオンリセット回路であって、前記差動入力段は、一端が前記電源電圧と接続される第５及び第６のＭＯＳトランジスタと、一端が前記グランドと接続され、ゲートが前記第２のノードと接続される第７のＭＯＳトランジスタと、を備え、前記第１の入力トランジスタの一端が前記第５のＭＯＳトランジスタの他端及びゲートに接続され、他端が前記第７のＭＯＳトランジスタの他端と接続され、ゲートが前記第１のノードと接続され、前記第２の入力トランジスタの一端が前記第６のＭＯＳトランジスタの他端及びゲートと、前記第３のＭＯＳトランジスタのゲートと、に接続され、他端が前記第７のＭＯＳトランジスタの他端と接続され、ゲートに前記電源電圧が印加されることが望ましい。

本発明によれば、電源電圧の立ち上がり特性によらず、低電力で安定してリセット信号を出力できるパワーオンリセット回路を提供することができる。

本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。

実施の形態１にかかるパワーオンリセット回路の構成を模式的に示すブロック図である。実施の形態１にかかるパワーオンリセット回路の構成を模式的に示す回路図である。実施の形態１にかかるパワーオンリセット回路のコンパレータの入力オフセットを説明する図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
実施の形態１にかかるパワーオンリセット回路について説明する。図１は、実施の形態１にかかるパワーオンリセット回路の構成を模式的に示すブロック図である。図１に示すように、実施の形態１にかかるパワーオンリセット回路１は、基準電圧源１０及びコンパレータ２０を有する。

基準電圧源１０は、電源２とグランドＧＮＤとの間に接続されることで電源供給される。基準電圧源１０が出力すべき一定の基準電圧Ｖｒｅｆよりも電源電圧ＶＤＤが小さい場合には、基準電圧源１０は基準電圧Ｖｒｅｆに代えて、電源電圧ＶＤＤを出力する。電源電圧ＶＤＤが基準電圧Ｖｒｅｆ以上である場合には、基準電圧源１０は一定の基準電圧Ｖｒｅｆを出力する。

コンパレータ２０は、電源２とグランドＧＮＤとの間に接続されることで電源供給される、オフセット付きのコンパレータとして構成される。コンパレータ２０の反転入力端子（第１の入力）には基準電圧源１０が出力する電圧が入力され、非反転入力端子（第２の入力）には電源電圧ＶＤＤが入力される。コンパレータ２０は、基準電圧源１０が基準電圧Ｖｒｅｆを出力している状態で、基準電圧Ｖｒｅｆに所定の入力オフセットΔＶを加算した値（Ｖｒｅｆ＋ΔＶ）と、電源電圧ＶＤＤの値と、を比較し、比較結果に応じてリセット信号である出力信号ＯＵＴの電圧レベルを遷移させる。この例では、コンパレータ２０は、出力電圧ＯＵＴのレベルをＬＯＷからＨＩＧＨに遷移させることで、リセット信号を出力する。なお、言うまでもないが、コンパレータ２０は、出力電圧ＯＵＴのレベルをＨＩＧＨからＬＯＷに遷移させることで、リセット解除信号を出力してもよい。

本実施の形態では、電源２は例えば太陽電池であり、照射される光の照度に応じて出力する電源電圧ＶＤＤが変動する電源を用いるものとする。但し、電源２は太陽電池に限られるものではなく、電圧変動が大きな他の電源や、電圧変動が小さな安定的な電源など、各種の電源を用いてもよい。

以下、パワーオンリセット回路１の構成について更に詳しく説明する。図２は、実施の形態１にかかるパワーオンリセット回路の構成を模式的に示す回路図である。

基準電圧源１０は、電流源１１、デプレッション型のＮＭＯＳ（Ｎ-Channel Metal-Oxide Semiconductor）トランジスタＤＮ、エンハンスメント型のＮＭＯＳトランジスタＭＮ１１（第２のＭＯＳトランジスタとも称する）及びＭＮ１２（第１のＭＯＳトランジスタとも称する）を有する。

電流源１１の一端には電源電圧ＶＤＤが印加され、他端はＮＭＯＳトランジスタＭＮ１１のドレインと接続される。ＮＭＯＳトランジスタＭＮ１１のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＤＮのドレインには電源電圧ＶＤＤが印加され、ソースはＮＭＯＳトランジスタＭＮ１２のドレインと接続される。ＮＭＯＳトランジスタＭＮ１２のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＤＮ、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のゲートは、電流源１１とＮＭＯＳトランジスタＭＮ１１との間のノードＮ１（第２のノードとも称する）に接続される。ＮＭＯＳトランジスタＤＮのソースとＮＭＯＳトランジスタＭＮ１２のドレインとの間のノードＮ２（第１のノードとも称する）は、基準電圧源１０の出力ノード、すなわち出力端子であり、コンパレータ２０の反転入力端子（後述するＮＭＯＳトランジスタＭＮ２１のゲート）と接続される。

コンパレータ２０は、エンハンスメント型のＰＭＯＳ（Ｐ-Channel Metal-Oxide Semiconductor）トランジスタＭＰ２１〜ＭＰ２３、及び、エンハンスメント型のＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４を有する。コンパレータ２０では、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３が差動入力段２１を構成する。また、ＰＭＯＳトランジスタＭＰ２３及びＮＭＯＳトランジスタＭＮ２４は、差動入力段２１の出力に応じて出力電圧ＯＵＴの電圧レベルを遷移させる、出力段２２を構成する。

なお、以下では、ＰＭＯＳトランジスタＭＰ２３を第３のＭＯＳトランジスタ、ＮＭＯＳトランジスタＭＮ２４を第４のＭＯＳトランジスタ、ＰＭＯＳトランジスタＭＰ２１を第５のＭＯＳトランジスタ、ＰＭＯＳトランジスタＭＰ２２を第６のＭＯＳトランジスタ、ＮＭＯＳトランジスタＭＮ２１を第１の入力トランジスタ、ＮＭＯＳトランジスタＭＮ２２を第２の入力トランジスタ、ＮＭＯＳトランジスタＭＮ２３を第７のＭＯＳトランジスタとも称する。

差動入力段２１について説明する。ＰＭＯＳトランジスタＭＰ２１のソースには、電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭＰ２１のドレインは、ＰＭＯＳトランジスタＭＰ２１のゲート及びＮＭＯＳトランジスタＭＮ２１のドレインと接続される。ＰＭＯＳトランジスタＭＰ２２のソースには、電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭＰ２２のドレインは、ＰＭＯＳトランジスタＭＰ２２のゲートと、ＮＭＯＳトランジスタＭＮ２２のドレインと、出力段２２のＰＭＯＳトランジスタＭＰ２３のゲートとに接続される。ＮＭＯＳトランジスタＭＮ２１及びＭＮ２２のソースは、ＮＭＯＳトランジスタＭＮ２３のドレインと接続される。ＮＭＯＳトランジスタＭＮ２１のゲートは、基準電圧源１０の出力端子、すなわちノードＮ２と接続される。ＮＭＯＳトランジスタＭＮ２２のゲート（すなわち、コンパレータ２０の非反転入力端子）には、電源電圧ＶＤＤが印加される。ＮＭＯＳトランジスタＭＮ２３のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ２３のゲートは、電流源１１のノードＮ１と接続される。

出力段２２について説明する。ＰＭＯＳトランジスタＭＰ２３のソースには、電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＭＰ２３のドレインは、ＮＭＯＳトランジスタＭＮ２４のドレインと接続される。ＮＭＯＳトランジスタＭＮ２４のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ２４のゲートは、電流源１１のノードＮ１と接続される。

ここでは、電流源を用いて基準電圧源を構成する例について説明したが、基準電圧源の構成はこれに限定されるものではない。例えば、上記の電流源を抵抗に置換して基準電圧源を構成してもよい。

続いて、電源電圧ＶＤＤの値に応じたパワーオンリセット回路１の動作について説明する。ここでは、まず、基準電圧源１０の動作について説明する。本構成では、デプレッション型のＮＭＯＳトランジスタＤＮ及びＮＭＯＳトランジスタＭＮ１２のゲート電圧が小さく、ＮＭＯＳトランジスタＭＮ１２に電流が流れていない場合、仮にデプレッション型のＮＭＯＳトランジスタＤＮのゲート電圧が０［Ｖ］の場合でも、デプレッション型のＮＭＯＳトランジスタＤＮはオンとなる。その結果、デプレッション型のＮＭＯＳトランジスタＤＮとＮＭＯＳトランジスタＭＮ１２との間のノードＮ２から、コンパレータ２０へ電源電圧ＶＤＤが出力される。

その後、電源電圧ＶＤＤが上昇すると、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２３及びＭＮ２４がオンとなって電流が流れる。そして、電源電圧が十分に大きな値に到達すると、ＮＭＯＳトランジスタＭＮ１２のスレッショルド電圧からデプレッション型のＮＭＯＳトランジスタＤＮのスレッショルド電圧を減じた一定の値の電圧が、基準電圧ＶｒｅｆとしてノードＮ２から出力されることとなる。つまり、電源電圧ＶＤＤが十分に高い場合には、温度変化の影響を受けにくい基準電圧Ｖｒｅｆを得ることができる。

次いで、コンパレータ２０における入力オフセットとその動作について説明する。コンパレータ２０は、所定の入力オフセットΔＶを有するコンパレータとして構成されている。図３は、実施の形態１にかかるパワーオンリセット回路１において電源電圧ＶＤＤが基準電圧Ｖｒｅｆと等しいときの電流を示す図である。図３では、コンパレータ２０における入力オフセットの理解を容易にするため、出力端子（すなわち、出力電圧ＯＵＴを出力する端子）に電圧源（例えば、ＶＤＤ／２の電圧を出力する電圧源、図３の符号Ｖｈで示される電圧源）を仮想的に接続し、ＰＭＯＳトランジスタＭＰ２３及びＮＭＯＳトランジスタＭＮ２４に流れる電流に着目して説明する。

なお、図３では、ＰＭＯＳトランジスタＭＰ２１のゲート幅Ｗ_ＭＰ２１、ＰＭＯＳトランジスタＭＰ２２のゲート幅Ｗ_ＭＰ２２、及び、ＰＭＯＳトランジスタＭＰ２３のゲート幅Ｗ_ＭＰ２３を「１０」、ＮＭＯＳトランジスタＭＮ２１のゲート幅Ｗ_ＭＮ２１を「２５」、ＮＭＯＳトランジスタＭＮ２２のゲート幅Ｗ_ＭＮ２２を「５」、ＮＭＯＳトランジスタＭＮ２３のゲート幅Ｗ_ＭＮ２３を「６」、ＮＭＯＳトランジスタＭＮ２４のゲート幅Ｗ_ＭＮ２４を「４」とする。また、ＮＭＯＳトランジスタＭＮ１１のゲート幅Ｗ_ＭＮ１１を「５」とする。ここでは、コンパレータ２０内のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭＮ１１のゲート長は、同一であるものとする。

図３に示すように、ＰＭＯＳトランジスタＭＰ２２及びＰＭＯＳトランジスタＭＰ２３はカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ２２に流れる電流をｉ_ＭＰ２２、ＰＭＯＳトランジスタＭＰ２３に流れる電流をｉ_ＭＰ２３とすると、以下の式（１）に示す関係が成立する。

また、ＮＭＯＳトランジスタＭＮ２３及びＮＭＯＳトランジスタＭＮ２４も、カレントミラーを構成している。ＮＭＯＳトランジスタＭＮ２３に流れる電流をｉ_ＭＮ２３、ＮＭＯＳトランジスタＭＮ２４に流れる電流をｉ_ＭＮ２４とすると、以下の式（２）に示す関係が成立する。

コンパレータ２０の入力トランジスタであるＮＭＯＳトランジスタＭＮ２１及びＮＭＯＳトランジスタＭＮ２２は、ソースカップルでＮＭＯＳトラジスタＭＮ２３に接続されている。よって、ＮＭＯＳトランジスタＭＮ２１に流れる電流をｉ_ＭＮ２１（第１の電流とも称する）、ＮＭＯＳトランジスタＭＮ２２に流れる電流をｉ_ＭＮ２２（第２の電流とも称する）とすると、以下の式（３）に示す関係が成立する。

電源電圧ＶＤＤが基準電圧Ｖｒｅｆと等しい（ＶＤＤ＝Ｖｒｅｆ）ときには、ＮＭＯＳトランジスタＭＮ２１のゲート電圧とＮＭＯＳトランジスタＭＮ２２のゲート電圧とは同じとなるので、両者に流れる電流はゲート幅に依存することとなり、以下の式（４）が成立する。

また、ＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２２とは直列に接続されているので、両者に流れる電流は等しくなり、以下の式（５）が成立する。

以上より、ＰＭＯＳトランジスタＭＰ２３の電流ｉ_ＭＰ２３とＮＭＯＳトランジスタＭＮ２４の電流ｉ_ＭＮ２４との比は、以下の式（６）で表される。

ここで、ゲート幅のそれぞれに上記で説明した値を代入すると、ＰＭＯＳトランジスタＭＰ２３の電流ｉ_ＭＰ２３とＮＭＯＳトランジスタＭＮ２４の電流ｉ_ＭＮ２４との比は以下の式（７）で求められる。

式（７）で示されるように、この例では、ＮＭＯＳトランジスタＭＮ２４の電流ｉ_ＭＮ２４は、ＰＭＯＳトランジスタＭＰ２３の電流ｉ_ＭＰ２３の４倍の値をとることとなる。この場合、この電流比により生じるコンパレータ２０の入力オフセットΔＶは、約８０ｍＶとなる。換言すれば、電源電圧ＶＤＤが基準電圧Ｖｒｅｆよりも約８０ｍＶ大きくなったときに、コンパレータ２０の出力電圧ＯＵＴがＬＯＷからＨＩＧＨに遷移することとなる。結果として、コンパレータ２０は、電源電圧ＶＤＤが基準電圧Ｖｒｅｆよりも所定の入力オフセットΔＶ（この例では約８０ｍＶ）だけ大きくなったときに、リセット信号である出力電圧ＯＵＴを遷移させる。これにより、電源電圧ＶＤＤが緩やかに立ち上がるときでも、電源電圧ＶＤＤが上昇し、回路が不安定な領域を脱したときにリセット解除信号を出力することができる。

以上のように、本実施の形態によれば、コンパレータ内のトランジスタに流れる電流比を適切に設計することで、コンパレータの入力オフセットを生じさせ、出力電圧ＯＵＴの遷移条件を適切な条件に設定することができる。一般に、ＭＯＳトランジスタの特性バラつきを考慮した場合、入力オフセットを２０ｍＶ以上とすることが好ましく、これに対応する電流比（ｉ_ＭＮ２４／ｉ_ＭＰ２３）は１．５以上が望ましいことが理解できる。

本構成によれば、例えば装置やシステムにパワーオンリセット回路１と集積回路等とが搭載される場合、集積回路等が安定して動作できる電圧に対応するように基準電圧を設定することで、電源電圧が十分な高さに到達した状態になった後に、パワーオンリセット回路１から集積回路等に与えるリセット解除信号により、集積回路等のリセットを解除することができる。これにより、集積回路等を安定した状態で起動し、動作させることが可能となる。

また、本構成によれば、基準電圧の生成に抵抗分圧を必要としないので、抵抗分圧を用いる場合と比べて消費電力を低減することができる。かつ、上述したように、分圧抵抗を用いた電圧検出回路を間欠動作させる必要がないので、間欠動作をせずとも消費電力を低減することができる。

以上説明したように、本構成によれば、電源電圧の立ち上がり特性によらず、低電力で安定してリセット信号を出力できるパワーオンリセット回路を提供することができる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述のデプレッション型のＭＯＳトランジスタ及びエンハンスメント型のＭＯＳトランジスタの導電型は、適宜入れ替えることが可能である。すなわち、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置換し、かつ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換することが可能である。

１パワーオンリセット回路
２電源
１０基準電圧源
１１電流源
２０コンパレータ
２１差動入力段
２２出力段
ＤＮＮＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ２１〜ＭＮ２４ＮＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２３ＰＭＯＳトランジスタ
ＧＮＤグランド
Ｎ１、Ｎ２ノード
ＯＵＴ出力電圧
ＶＤＤ電源電圧
Ｖｒｅｆ基準電圧

Claims

電源電圧が基準電圧よりも低い場合には前記電源電圧を出力し、前記電源電圧が前記基準電圧以上の場合には前記基準電圧を出力する基準電圧源と、
一方の入力に前記基準電圧源が出力する電圧が印加され、他方の入力に前記電源電圧が印加され、前記電源電圧が前記基準電圧よりも所定値だけ大きい値になった場合に、出力端子から出力するリセット信号を遷移させるコンパレータと、を備え、
前記基準電圧源は、
前記電源電圧とグランドとの間に直列接続されるデプレション型ＭＯＳトランジスタ及びエンハンスメント型の第１のＭＯＳトランジスタと、
一端に前記電源電圧が印加される電流源又は抵抗と、
一端が前記電流源又は前記抵抗の他端と接続され、他端が前記グランドと接続される第２のＭＯＳトランジスタと、を備え
前記デプレション型ＭＯＳトランジスタと前記第１のＭＯＳトランジスタとの間の第１のノードが、前記コンパレータの一方の入力に接続され、
前記デプレション型ＭＯＳトランジスタの一端に前記電源電圧が印加され、他端が前記第１のＭＯＳトランジスタの一端と接続され、
前記第１のＭＯＳトランジスタの他端は、前記グランドと接続され、
前記第１及び第２のＭＯＳトランジスタのゲートと、前記デプレション型ＭＯＳトランジスタのゲートとは、前記電流源又は前記抵抗と前記第２のＭＯＳトランジスタとの間の第２のノードに接続される、
パワーオンリセット回路。
前記コンパレータは、
ゲートに前記基準電圧源が出力する前記電圧が印加される第１の入力トランジスタと、ゲートに前記電源電圧が印加される第２の入力トランジスタと、を有し、前記第１の入力トランジスタの前記ゲートと前記第２の入力トランジスタの前記ゲートとに同じ電圧が印加された場合に、前記第１の入力トランジスタに第１の電流が流れ、前記第２の入力トランジスタに前記第１の電流よりも小さな第２の電流が流れる差動入力段と、
前記電源電圧と前記出力端子との間に接続され、前記第２の電流を複製した電流を流す第３のＭＯＳトランジスタと、
前記グランドと前記出力端子との間に接続され、ゲートが前記第２のノードと接続され第４のＭＯＳトランジスタと、を備え、
前記出力端子と前記グランドとの間に電圧源を接続した場合、かつ、前記電源電圧が前記基準電圧と等しい場合に、前記第４のＭＯＳトランジスタに流れる電流が前記第３のＭＯＳトランジスタに流れる電流よりも大きくなるように、前記差動入力段、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタが設計される、
請求項１に記載のパワーオンリセット回路。
前記第４のＭＯＳトランジスタに流れる電流を前記第３のＭＯＳトランジスタに流れる電流で除した値は、１．５以上である、
請求項２に記載のパワーオンリセット回路。
前記差動入力段は、
一端が前記電源電圧と接続される第５及び第６のＭＯＳトランジスタと、
一端が前記グランドと接続され、ゲートが前記第２のノードと接続される第７のＭＯＳトランジスタと、を備え、
前記第１の入力トランジスタの一端が前記第５のＭＯＳトランジスタの他端及びゲートに接続され、他端が前記第７のＭＯＳトランジスタの他端と接続され、ゲートが前記第１のノードと接続され、
前記第２の入力トランジスタの一端が前記第６のＭＯＳトランジスタの他端及びゲートと、前記第３のＭＯＳトランジスタのゲートと、に接続され、他端が前記第７のＭＯＳトランジスタの他端と接続され、ゲートに前記電源電圧が印加される、
請求項２又は３に記載のパワーオンリセット回路。