JP6940326B2 - リセット回路、基準電圧生成回路 - Google Patents

Description

本発明は、リセット回路、基準電圧生成回路に関する。

集積回路が搭載されたダイヤルゲージ、インジケータ、ノギスなどの変位測定装置では、電池などの電源電圧の低下によって位置検出回路が誤作動することを防止するため、電源電圧を検出する電圧検出回路が搭載される。こうした電圧検出回路では、電源電圧を一定の基準電圧と比較することで、電源電圧が所望値よりも大きいかを判別する。よって、基準電圧を供給する基準電圧源が必要である。

代表的な基準電圧源として、例えばバンドギャップリファレンス回路が知られている（特許文献１）。一般に、バンドギャップリファレンス回路は、温度の変化に依存することなく、一定の電圧を出力する回路として構成される。

特許第３５８６０７３号公報

バンドギャップリファレンス回路は、電源電圧がその動作電圧よりも十分に高い場合には、一定の基準電圧を出力することができる。しかし、電源電圧がその動作電圧よりも低い場合には、安定した動作ができないため、基準電圧が不定となってしまう。そのため、電圧検出回路での電源電圧と基準電圧との比較結果も不定となり、電源電圧が検出できず、位置検出回路の誤動作を招くおそれがある。

本発明は上記の事情に鑑みて成されたものであり、本発明の目的は、電源電圧が低く、バンドギャップリファレンス回路が出力する基準電圧が不定となる場合に基準電圧を参照する回路をリセットし、電源電圧が十分に高く、バンドギャップリファレンス回路が安定して基準電圧を出力する場合に基準電圧を参照する回路のリセットを解除することである。

本発明の第１の態様であるリセット回路は、
差動増幅回路と、電源とグランドとの間に順方向で接続され、前記差動増幅回路の出力に応じた電流が流れる第１のダイオードと、電源とグランドとの間に順方向で接続され、前記差動増幅回路の前記出力に応じた電流が流れる、第２のダイオード及び第１の抵抗と、前記差動増幅回路の前記出力に応じた基準電圧を出力する出力端子と、を有し、前記差動増幅回路の一方の入力は、前記第１のダイオードのアノードと接続され、前記差動増幅回路の他方の入力は、直列接続された前記第１の抵抗及び前記第２のダイオードの高電位側端と接続され、前記差動増幅回路は、テール電流源と、電源とグランドとの間で前記テール電流源と直列に接続される第１の負荷トランジスタ、及び、ゲートが前記第１の抵抗及び前記第２のダイオードの前記高電位側端と接続される第１の入力トランジスタと、電源とグランドとの間で前記テール電流源と直列に接続される、前記第１の負荷トランジスタとカレントミラーを構成する第２の負荷トランジスタ、及び、ゲートが前記第１のダイオードのアノードと接続される第２の入力トランジスタと、を有し、前記第２の負荷トランジスタと前記第２の入力トランジスタとの間の電圧が前記出力として出力されるバンドギャップリファレンス回路のリセット回路であって、
電源とグランドとの間に順方向で接続される第３のダイオードと、
電源とグランドとの間に直列に接続される、ゲートが前記第３のダイオードのアノードと接続される第１のトランジスタ、及び、第２のトランジスタと、
電源とグランドとの間に直列に接続される、前記第２のトランジスタとカレントミラー回路を構成する第３のトランジスタ、及び、第３の負荷トランジスタと、
前記第３のトランジスタと前記第３の負荷トランジスタとの間の電圧をリセット信号として出力するリセット信号端子と、を備え、
前記第２のダイオードは、前記第１のダイオードを複数個並列したものであり、
前記第３のダイオードの順方向バイアス電圧は、前記第１のダイオードの順方向バイアス電圧以上であり、
前記第１の負荷トランジスタのゲート−ソース間電圧は、前記第１のトランジスタのゲート−ソース間電圧以上である、ものである。

本発明の第２の態様であるリセット回路は、上記のリセット回路であって、
電源と前記第３のダイオードのアノードとの間に接続される第４の負荷トランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタと直列に接続される第５の負荷トランジスタと、を備え、
前記第３〜第５の負荷トランジスタのゲートには、同一の電圧が印加される、ものである。

本発明の第３の態様であるリセット回路は、上記のリセット回路であって、
前記バンドギャップリファレンス回路は、
電源と前記第１のダイオードとの間に接続される第６の負荷トランジスタと、
電源と前記第２のダイオード及び前記第１の抵抗との間に接続される第７の負荷トランジスタと、
電源とグランドとの間に直列に接続される第８の負荷トランジスタ及び第２の抵抗と、
前記出力端子は、前記第８の負荷トランジスタと前記第２の抵抗との間の電圧を前記基準電圧として出力し、
前記第６〜第８の負荷トランジスタのゲートは、前記差動増幅回路の前記出力と接続される、ものである。

本発明の第４の態様であるリセット回路は、上記のリセット回路であって、
電源とグランドとの間に接続される、第９の負荷トランジスタ、及び、ゲートにバイアス生成回路から出力されるバイアス電圧が印加される第５のトランジスタを備え、
前記テール電流源は、ゲートに前記バイアス電圧が印加される第４のトランジスタで構成され、
前記第３〜第５及び第９の負荷トランジスタのゲートは、前記第９の負荷トランジスタと前記第５のトランジスタとの間に接続される、ものである。

本発明の第５の態様である基準電圧生成回路は、
バンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路が出力する基準電圧に応じたリセット信号を出力するリセット回路と、を備え、
前記バンドギャップリファレンス回路は、
差動増幅回路と、
電源とグランドとの間に順方向で接続され、前記差動増幅回路の出力に応じた電流が流れる第１のダイオードと、
電源とグランドとの間に順方向で接続され、前記差動増幅回路の前記出力に応じた電流が流れる、第２のダイオード及び第１の抵抗と、
前記差動増幅回路の前記出力に応じた前記基準電圧を出力する出力端子と、を備え、
前記差動増幅回路の一方の入力は、前記第１のダイオードのアノードと接続され、
前記差動増幅回路の他方の入力は、直列接続された前記第１の抵抗及び前記第２のダイオードの高電位側端と接続され、
前記差動増幅回路は、
テール電流源と、
電源とグランドとの間で前記テール電流源と直列に接続される第１の負荷トランジスタ、及び、ゲートが前記第１の抵抗及び前記第２のダイオードの前記高電位側端と接続される第１の入力トランジスタと、
電源とグランドとの間で前記テール電流源と直列に接続される、前記第１の負荷トランジスタとカレントミラーを構成する第２の負荷トランジスタ、及び、ゲートが前記第１のダイオードのアノードと接続される第２の入力トランジスタと、を備え、
前記第２の負荷トランジスタと前記第２の入力トランジスタとの間の電圧が前記出力として出力され、
前記リセット回路は、
電源とグランドとの間に順方向で接続される第３のダイオードと、
電源とグランドとの間に直列に接続される、ゲートが前記第３のダイオードのアノードと接続される第１のトランジスタ、及び、第２のトランジスタと、
電源とグランドとの間に直列に接続される、前記第２のトランジスタとカレントミラー回路を構成する第３のトランジスタ、及び、第３の負荷トランジスタと、
前記第３のトランジスタと前記第３の負荷トランジスタとの間の電圧をリセット信号として出力するリセット信号端子と、を備え、
前記第２のダイオードは、前記第１のダイオードを複数個並列したものであり、前記第３のダイオードの順方向バイアス電圧は、前記第１のダイオードの順方向バイアス電圧以上であり、
前記第１の負荷トランジスタのゲート−ソース間電圧は、前記第１のトランジスタのゲート−ソース間電圧以上である、ものである。

本発明の第６の態様である基準電圧生成回路は、上記の基準電圧生成回路であって、
前記リセット回路は、
電源と前記第３のダイオードのアノードとの間に接続される第４の負荷トランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタと直列に接続される第５の負荷トランジスタと、を備え、
前記第３〜第５の負荷トランジスタのゲートには、同一の電圧が印加される、ものである。

本発明の第７の態様である基準電圧生成回路は、上記の基準電圧生成回路であって、
前記バンドギャップリファレンス回路は、
電源と前記第１のダイオードとの間に接続される第６の負荷トランジスタと、
電源と前記第２のダイオード及び前記第１の抵抗との間に接続される第７の負荷トランジスタと、
電源とグランドとの間に直列に接続される第８の負荷トランジスタ及び第２の抵抗と、
前記出力端子は、前記第８の負荷トランジスタと前記第２の抵抗との間の電圧を前記基準電圧として出力し、
前記第６〜第８の負荷トランジスタのゲートは、前記差動増幅回路の前記出力と接続される、ものである。

本発明の第８の態様である基準電圧生成回路は、上記の基準電圧生成回路であって、
バイアス電圧を印加するバイアス生成回路を更に備え、
前記テール電流源は、ゲートに前記バイアス電圧が印加される第４のトランジスタで構成され、
前記リセット回路は、電源とグランドとの間に接続される、第９の負荷トランジスタ、及び、ゲートに前記バイアス電圧が印加される第５のトランジスタを備え、
前記第３〜第５及び第９の負荷トランジスタのゲートは、前記第９の負荷トランジスタと前記第５のトランジスタとの間に接続される、ものである。

本発明によれば、電源電圧が所定値よりも大きく、かつ、バンドギャップリファレンス回路が安定して基準電圧を出力できる場合にリセットを解除することができる。

本発明の上述及び他の目的、特徴、及び長所は以下の詳細な説明及び付随する図面からより完全に理解されるだろう。付随する図面は図解のためだけに示されたものであり、本発明を制限するためのものではない。

実施の形態１にかかる基準電圧生成回路の概略構成を示す図である。 電源電圧の変動に対するバンドギャップリファレンス回路及びリセット回路の挙動を示すタイミングチャートである。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
実施の形態１にかかる基準電圧生成回路について説明する。図１は、実施の形態１にかかる基準電圧生成回路１００の概略構成を示す図である。基準電圧生成回路１００は、バイアス生成回路１、バンドギャップリファレンス回路２及びリセット回路３を有する。

バイアス生成回路１は、電流源１０及びＮＭＯＳ（N-channel Metal-Oxide-Semiconductor）トランジスタＭＮ１１を有する。電流源１０の一端は電源ＶＤＤと接続され、他端はＮＭＯＳトランジスタＭＮ１１のドレインと接続される。ＮＭＯＳトランジスタＭＮ１１のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ１１のゲートは、ＮＭＯＳトランジスタＭＮ１１のドレイン、バンドギャップリファレンス回路２及びリセット回路３と接続される。これにより、バイアス生成回路１は、バイアス電圧ＶＢを、バンドギャップリファレンス回路２及びリセット回路３へ出力する。

なお、以下では、電源ＶＤＤの電圧を、電源電圧ＶＤＤと表記する。

バンドギャップリファレンス回路２は、上述した特許文献１に開示されているバンドギャップリファレンス回路の１つと同様の構成を有するものとして説明する。但し、バンドギャップリファレンス回路２の構成は、図１に示した構成に限られるものではない。バンドギャップリファレンス回路２は、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３、ＰＭＯＳ（P-channel Metal-Oxide-Semiconductor）トランジスタＭＰ２１〜ＭＰ２５、抵抗Ｒ１〜Ｒ４、ダイオードＤ１及びＤ２、出力端子ＴＡを有する。

ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３と、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２とは、差動増幅回路２０を構成する。以下、差動増幅回路２０の構成について説明する。差動増幅回路２０の負荷トランジスタであるＰＭＯＳトランジスタＭＰ２１（以下、第１の負荷トランジスタとも称する）のソース及びＰＭＯＳトランジスタＭＰ２２（以下、第２の負荷トランジスタとも称する）のソースは、電源ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ２１のドレインは、差動増幅回路２０の入力トランジスタであるＮＭＯＳトランジスタＭＮ２１（以下、第１の入力トランジスタとも称する）のドレインに接続される。ＰＭＯＳトランジスタＭＰ２２のドレインは、差動増幅回路２０の入力トランジスタであるＮＭＯＳトランジスタＭＮ２２（以下、第２の入力トランジスタとも称する）のドレインに接続される。ＰＭＯＳトランジスタＭＰ２１とＰＭＯＳトランジスタＭＰ２２とは、カレントミラーを構成する。具体的には、ＰＭＯＳトランジスタＭＰ２１のゲート及びＰＭＯＳトランジスタＭＰ２２のゲートは、ＰＭＯＳトランジスタＭＰ２１のドレインとＮＭＯＳトランジスタＭＮ２１のドレインとの間、すなわち、差動増幅回路２０の一方の出力に接続される。

ＮＭＯＳトランジスタＭＮ２１のソース及びＮＭＯＳトランジスタＭＮ２２のソースは、差動増幅回路２０のテール電流源として機能するＮＭＯＳトランジスタＭＮ２３（以下、第４のトランジスタとも称する）のドレインと接続される。ＮＭＯＳトランジスタＭＮ２３のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ２３のゲートには、バイアス電圧ＶＢが印加される。

次いで、バンドギャップリファレンス回路２の差動増幅回路２０以外の部分について説明する。負荷トランジスタであるＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５のソースは、電源ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５のゲートは、ＰＭＯＳトランジスタＭＰ２２のドレインとＮＭＯＳトランジスタＭＮ２２のドレインとの間、すなわち、差動増幅回路２０の他方の出力と接続され、差動増幅回路２０の出力電圧ＶＤが印加される。

ＰＭＯＳトランジスタＭＰ２３（以下、第６の負荷トランジスタとも称する）のドレインは、抵抗Ｒ１の一端と、ダイオードＤ１（以下、第１のダイオードとも称する）のアノードとに接続される。抵抗Ｒ１の他端及びダイオードＤ１のカソードは、グランドＧＮＤと接続される。差動増幅回路２０の一方の入力であるＮＭＯＳトランジスタＭＮ２２のゲートは、抵抗Ｒ１及びダイオードＤ１のアノードと、ＰＭＯＳトランジスタＭＰ２３のドレインと、の間に接続される。

ＰＭＯＳトランジスタＭＰ２４（以下、第７の負荷トランジスタとも称する）のドレインは、抵抗Ｒ２（以下、第１の抵抗とも称する）の一端と抵抗Ｒ３の一端とに接続される。抵抗Ｒ２の他端は、ダイオードＤ２（以下、第２のダイオードとも称する）のアノードと接続される。ダイオードＤ２のカソードは、グランドＧＮＤと接続される。抵抗Ｒ３の他端は、グランドＧＮＤと接続される。差動増幅回路２０の他方の入力であるＮＭＯＳトランジスタＭＮ２１のゲートは、抵抗Ｒ２及びＲ３と、ＰＭＯＳトランジスタＭＰ２４のドレインと、の間に接続される。

バンドギャップリファレンス回路２では、ダイオードＤ１とダイオードＤ２とは、大きさがそれぞれ異なるものとして構成される。具体的には、ダイオードＤ２は、ダイオードＤ１を複数個並列したものとして構成することができる。

ＰＭＯＳトランジスタＭＰ２５（以下、第８の負荷トランジスタとも称する）のドレインとグランドＧＮＤとの間には、抵抗Ｒ４（以下、第２の抵抗とも称する）が挿入される。ＰＭＯＳトランジスタＭＰ２５のドレインと抵抗Ｒ４との間には、出力端子ＴＡが接続され、基準電圧ＶＲＥＦが出力される。

バンドギャップリファレンス回路２では、ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５のゲートに、差動増幅回路２０の出力電圧ＶＤが印加されているので、抵抗Ｒ１〜Ｒ４、ダイオードＤ１及びＤ２には、差動増幅回路２０の出力電圧ＶＤに応じた電流が流れることが理解できる。

次に、リセット回路３について説明する。リセット回路３は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３５、ダイオードＤ３及びリセット信号端子ＴＢを有する。

ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３４のソースは、電源ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ３１（以下、第９の負荷トランジスタとも称する）のドレインは、ＮＭＯＳトランジスタＭＮ３１（以下、第５のトランジスタとも称する）のドレインと、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３４のゲートとに接続される。ＮＭＯＳトランジスタＭＮ３１のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ３１のゲートには、バイアス電圧ＶＢが印加される。

ＰＭＯＳトランジスタＭＰ３２（以下、第３の負荷トランジスタとも称する）のドレインは、ＮＭＯＳトランジスタＭＮ３２（以下、第３のトランジスタとも称する）のドレインと接続される。ＮＭＯＳトランジスタＭＮ３２のソースは、グランドＧＮＤと接続される。ＰＭＯＳトランジスタＭＰ３２のドレインと、ＮＭＯＳトランジスタＭＮ３２のドレインとの間には、リセット信号端子ＴＢが接続され、リセット信号ＲＳＴＢが出力される。

ＰＭＯＳトランジスタＭＰ３３（以下、第５の負荷トランジスタとも称する）のドレインは、ＰＭＯＳトランジスタＭＰ３５（以下、第１のトランジスタとも称する）のソースと接続される。ＰＭＯＳトランジスタＭＰ３５のドレインは、ＮＭＯＳトランジスタＭＮ３３（以下、第２のトランジスタとも称する）のドレインと接続される。ＮＭＯＳトランジスタＭＮ３３のソースは、グランドＧＮＤと接続される。ＮＭＯＳトランジスタＭＮ３２及びＭＮ３３は、カレントミラーを構成している。具体的には、ＮＭＯＳトランジスタＭＮ３２のゲートとＮＭＯＳトランジスタＭＮ３３のゲートとは、ＮＭＯＳトランジスタＭＮ３３のドレインと接続される。

ＰＭＯＳトランジスタＭＰ３４（以下、第４の負荷トランジスタとも称する）のドレインは、ダイオードＤ３（以下、第３のダイオードとも称する）のアノードと、ＰＭＯＳトランジスタＭＰ３５のゲートとに接続される。ダイオードＤ３のカソードは、グランドＧＮＤと接続される。

次に、基準電圧生成回路１００の動作について説明する。以下では、ＮＭＯＳトランジスタＭＮ２３のソース−ドレイン間電圧をＶｄｓ１、ＮＭＯＳトランジスタＭＮ２１のソース−ドレイン間で電圧をＶｄｓ２、ＰＭＯＳトランジスタＭＰ２１のゲート−ソース間電圧をＶｔｐ１とする。

差動増幅回路２０が動作するのは、電源電圧ＶＤＤが以下の式［１］で示す条件を満たす場合である。

ＶＤＤ＞Ｖｄｓ１＋Ｖｄｓ２＋Ｖｔｐ１ ［１］

ここで、ＮＭＯＳトランジスタＭＮ２１のゲート−ソース間電圧をＶｔｎ１、ダイオードＤ２の順方向のバイアス電圧をＶｄ２、抵抗Ｒ２の両端の電圧をＶｒ１とすると、ＮＭＯＳトランジスタＭＮ２３のソース−ドレイン間電圧Ｖｄｓ１は、以下の式［２］で示される。

Ｖｄｓ１＝Ｖｄ２＋Ｖｒ１−Ｖｔｎ１ ［２］

また、抵抗Ｒ２の両端の電圧Ｖｒ１とダイオードＤ２の順方向のバイアス電圧Ｖｄ２との和は、差動増幅回路２０のフィードバックにより、ダイオードＤ１の順方向のバイアス電圧Ｖｄ１と等しくなるため、以下の式［３］が成立する。

Ｖｄ１＝Ｖｄ２＋Ｖｒ１ ［３］

式［１］に式［２］及び式［３］を代入すると、以下の式［４］が得られる。式［４］では、差動増幅回路２０が動作するための電源電圧の閾値をＶＤＤ１としている。

ＶＤＤ＞Ｖｄ１−Ｖｔｎ１＋Ｖｄｓ２＋Ｖｔｐ１＝ＶＤＤ１ ［４］

また、ダイオードＤ３の順方向のバイアス電圧をＶｄ３、ＰＭＯＳトランジスタＭＰ３５のゲート−ソース間電圧をＶｔｐ２、ＰＭＯＳトランジスタＭＰ３３のドレイン−ソース間電圧をＶｄｓ３とする。リセット信号ＲＳＴＢがＨＩＧＨとなるのは、電源電圧ＶＤＤが以下の式［５］の条件を満たす場合である。式［５］では、リセット信号ＲＳＴＢがＨＩＧＨとなる電源電圧の閾値をＶＤＤ２としている。

ＶＤＤ＞Ｖｄ３＋Ｖｔｐ２＋Ｖｄｓ３＝ＶＤＤ２ ［５］

ここで、Ｖｄ３＝Ｖｄ１となるようにダイオードＤ３を設計し、Ｖｔｐ２＝Ｖｔｐ１となるようにＰＭＯＳトランジスタＭＰ３５を設計した場合、ＶＤＤ２＞ＶＤＤ１となるための条件は、式［４］及び［５］より、以下の式［６］で示される。

Ｖｔｎ１−Ｖｄｓ２＋Ｖｄｓ３＞０ ［６］

なお、Ｖｄ２＝Ｖｄ１とするには、ダイオードＤ１及びＤ３を、同様の構成を有するダイオードで構成すればよい。また、Ｖｔｐ２＝Ｖｔｐ１とするには、ＮＭＯＳトランジスタＭＰ２１及びＭＰ３５を、同様の構成を有するＰＭＯＳトランジスタで構成すればよい。

ここで、ＮＭＯＳトランジスタＭＮ２３のソース−ドレイン間電圧Ｖｄｓ１とＮＭＯＳトランジスタＭＮ２１のソース−ドレイン間で電圧Ｖｄｓ２とは、どちらもトランジスタの飽和電圧であり、同定の電圧であるため、以下の式［７］を満足すれば、ＶＤＤ２＞ＶＤＤ１となる。

Ｖｔｎ１＞０ ［７］

ＮＭＯＳトランジスタＭＮ２１のゲート−ソース間電圧Ｖｔｎ１はＮＭＯＳトランジスタＭＮ２１のソース−ドレイン間電流で変化するが、ＮＭＯＳトランジスタＭＮ２１がエンハンスメントトランジスタであれば、ＮＭＯＳトランジスタＭＮ２１のゲート−ソース間電圧Ｖｔｎ１は正の電圧となる。よって、式［７］の条件が満たされるので、リセット信号ＲＳＴＢが反転したとき（ＨＩＧＨになったとき）には、バンドギャップリファレンス回路２の差動増幅回路２０が働いていることになる。

なお、上記では、Ｖｄ３＝Ｖｄ１及びＶｔｐ２＝Ｖｔｐ１を満たすものとして説明したが、ＶＤＤ２＞ＶＤＤ１を満たすことができる限り、Ｖｄ３≧Ｖｄ１及びＶｔｐ１≧Ｖｔｐ２としてもよい。すなわち、以下の式［８］を満たせばよい。

（Ｖｄ３−Ｖｄ１）＋（Ｖｔｐ２−Ｖｔｐ１）＋Ｖｔｎ１−Ｖｄｓ２＋Ｖｄｓ３＞０
［８］

図２は、電源電圧ＶＤＤの変動に対するバンドギャップリファレンス回路２及びリセット回路３の挙動を示すタイミングチャートである。

図２では、時刻Ｔ０から時刻Ｔ１の間の区間Ｓ１では、電源電圧ＶＤＤが増加し、時刻Ｔ１でＶＤＤ１に到達する。時刻Ｔ１と時刻Ｔ２との間の区間Ｓ２では、電源電圧ＶＤＤは更に増加し、時刻Ｔ２でＶＤＤ２に到達する。時刻Ｔ２と時刻Ｔ３との間の区間Ｓ３では、電源電圧ＶＤＤはＶＤＤ２から更に増加したのち、最高値に到達した後に下降し、時刻Ｔ３で電源電圧ＶＤＤはＶＤＤ２となる。時刻Ｔ３と時刻Ｔ４との間の区間Ｓ４では、電源電圧ＶＤＤはＶＤＤ２から更に下降し、時刻Ｔ４で電源電圧ＶＤＤはＶＤＤ１となる。時刻Ｔ４から時刻Ｔ５の間の区間Ｓ５では、電源電圧ＶＤＤはＶＤＤ１から更に下降する。

区間Ｓ１では、電源電圧ＶＤＤはＶＤＤ１よりも小さいので、バンドギャップリファレンス回路２は安定して基準電圧ＶＲＥＦを出力することができず、基準電圧ＶＲＥＦは不定となる（図２の区間Ｓ１のハッチング部）。この場合、上述の通り、リセット信号ＲＳＴＢはＬＯＷとなる。

区間Ｓ２では、電源電圧ＶＤＤはＶＤＤ２よりも小さいので、リセット信号ＲＳＴＢはＬＯＷとなる。

電源電圧ＶＤＤは、時刻Ｔ２でＶＤＤ２となるので、リセット信号ＲＳＴＢはＬＯＷからＨＩＧＨに遷移する。これにより、リセット解除が通知される。その後、区間Ｓ３では、電源電圧ＶＤＤはＶＤＤ２よりも大きいので、リセット信号ＲＳＴＢはＨＩＧＨのままで維持される。

電源電圧ＶＤＤは、時刻Ｔ３でＶＤＤ１となるので、リセット信号ＲＳＴＢはＨＩＧＨからＬＯＷに遷移する。その後、区間Ｓ４では、電源電圧ＶＤＤがＶＤＤ１よりも小さいので、リセット信号ＲＳＴＢはＬＯＷとなる。

区間Ｓ５では、電源電圧ＶＤＤはＶＤＤ１よりも小さいので、バンドギャップリファレンス回路２は安定して基準電圧ＶＲＥＦを出力することができず、基準電圧ＶＲＥＦは不定となる（図２の区間Ｓ５のハッチング部）。この場合、上述の通り、リセット信号ＲＳＴＢはＬＯＷとなる。

以上で説明したように、基準電圧生成回路１００は、電源電圧ＶＤＤが、バンドギャップリファレンス回路２の動作電圧、すなわち差動増幅回路２０が動作する電圧ＶＤＤ１よりもＶｔｎ１だけ大きい電圧ＶＤＤ２以上の場合に、リセットを解除する。換言すれば、基準電圧生成回路１００は、電源電圧ＶＤＤがＶＤＤ２よりも小さい場合には、リセット状態を維持する（リセット信号ＲＳＴＢがＬＯＷ）。

これにより、電源電圧ＶＤＤ、基準電圧ＶＲＥＦ及びリセット信号ＲＳＴＢを参照する電圧検出回路は、電源電圧ＶＤＤがＶＤＤ２よりも低い場合には、リセット信号（ＬＯＷレベルのリセット信号ＲＳＴＢ）によって不活性化され、電源電圧ＶＤＤがＶＤＤ２以上の場合にはリセット信号ＲＳＴＢがＨＩＧＨに遷移することで活性化される。ＶＤＤ２が電圧検出回路の動作電圧の下限を超えるようにＶｔｎ１を設定することで、電圧検出回路に安定した電圧検出を実行させ、誤動作を防止することができる。

以下、電圧検出回路の一例として、図１に示す電圧検出回路４について説明する。電圧検出回路４は、比較器５とＡＮＤ回路６とを有する。比較器５の非反転入力端子には電源電圧ＶＤＤが入力され、反転入力端子には基準電圧ＶＲＥＦが入力される。比較器５の出力端子は、ＡＮＤ回路６の一方の入力に接続される。ＡＮＤ回路６の他方の入力には、リセット信号ＲＳＴＢが入力される。ＡＮＤ回路６からは、電圧検出回路４における電圧検出結果を示す検出信号ＶＤＥＴが出力される。

本構成では、電源電圧ＶＤＤがＶＤＤ２よりも低い場合には、ＬＯＷレベルのリセット信号ＲＳＴＢがＡＮＤ回路６に入力されるので、比較器５での比較結果によらず電圧検出回路４は不活性化される。電源電圧ＶＤＤがＶＤＤ２以上の場合には、リセット信号ＲＳＴＢがＨＩＧＨに遷移するので電圧検出回路４が活性化され、電圧検出回路４は比較器５での比較結果に基づく検出信号ＶＤＥＴを出力することができる。

なお、図１に示す電圧検出回路４は、一例に過ぎず、リセット信号ＲＳＴＢによって電圧検出回路を同様に不活性化及び活性化でき、かつ、同様に検出信号ＶＤＥＴを主力できる限り、異なる構成を有する各種の電圧検出回路を適用してもよい。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、バンドギャップリファレンス回路は、上述の構成に限定されるものではない。すなわち、正の温度特性を有する信号と負の温度特性を有する信号を入力とする差動増幅回路を含み、かつ、差動増幅回路の出力電圧又は差動増幅回路の出力電圧に応じた電圧を基準電圧として出力する限りにおいて、他の構成のバンドギャップリファレンス回路を適用することが可能である。

上述の実施の形態において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ換えてもよい。上述の実施の形態では、差動増幅回路２０では、差動増幅回路が動作できる電源電圧範囲をＰＭＯＳトランジスタが制限していたが、ＰＭＯＳトランジスを入力トランジスタとして用いる場合、ＮＭＯＳトランジスタによって差動増幅回路が動作できる電源電圧範囲が制限されることとなる。更に、用いるトランジスタはＭＯＳトランジスタに限られるものではなく、他の種類のトランジスタを用いてもよい。

上述では、例として、集積回路が搭載されたダイヤルゲージ、インジケータ、ノギスなどの変位測定装置に基準電圧生成回路が搭載される場合について説明したが、この例に限定されるものではない。すなわち、基準電圧が安定して出力される状態でリセットを解除することが求められる回路ないしは装置であれば、上述の実施の形態で説明した基準電圧生成回路を適用できることは、言うまでもない。

１００ 基準電圧生成回路
１ バイアス生成回路
２ バンドギャップリファレンス回路
３ リセット回路
４ 電圧検出回路
５ 比較器
６ ＡＮＤ回路
１０ 電流源
２０ 差動増幅回路
Ｄ１〜Ｄ３ ダイオード
ＧＮＤ グランド
ＭＮ１１、ＭＮ２１〜ＭＮ２３、ＭＮ３１〜ＭＮ３３ ＮＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２５、ＭＰ３１〜ＭＰ３５ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ４ 抵抗
ＲＳＴＢ リセット信号
ＴＡ 出力端子
ＴＢ リセット信号端子
ＶＢ バイアス電圧
ＶＤ 出力電圧
ＶＤＤ 電源電圧
ＶＲＥＦ 基準電圧

Claims (8)

1. 差動増幅回路と、電源とグランドとの間に順方向で接続され、前記差動増幅回路の出力に応じた電流が流れる第１のダイオードと、電源とグランドとの間に順方向で接続され、前記差動増幅回路の前記出力に応じた電流が流れる、第２のダイオード及び第１の抵抗と、前記差動増幅回路の前記出力に応じた基準電圧を出力する出力端子と、を有し、前記差動増幅回路の一方の入力は、前記第１のダイオードのアノードと接続され、前記差動増幅回路の他方の入力は、直列接続された前記第１の抵抗及び前記第２のダイオードの高電位側端と接続され、前記差動増幅回路は、テール電流源と、電源とグランドとの間で前記テール電流源と直列に接続される第１の負荷トランジスタ、及び、ゲートが前記第１の抵抗及び前記第２のダイオードの前記高電位側端と接続される第１の入力トランジスタと、電源とグランドとの間で前記テール電流源と直列に接続される、前記第１の負荷トランジスタとカレントミラーを構成する第２の負荷トランジスタ、及び、ゲートが前記第１のダイオードのアノードと接続される第２の入力トランジスタと、を有し、前記第２の負荷トランジスタと前記第２の入力トランジスタとの間の電圧が前記出力として出力されるバンドギャップリファレンス回路のリセット回路であって、
   電源とグランドとの間に順方向で接続される第３のダイオードと、
   電源とグランドとの間に直列に接続される、ゲートが前記第３のダイオードのアノードと接続される第１のトランジスタ、及び、第２のトランジスタと、
   電源とグランドとの間に直列に接続される、前記第２のトランジスタとカレントミラー回路を構成する第３のトランジスタ、及び、第３の負荷トランジスタと、
   前記第３のトランジスタと前記第３の負荷トランジスタとの間の電圧をリセット信号として出力するリセット信号端子と、を備え、
   前記第２のダイオードは、前記第１のダイオードを複数個並列したものであり、
   前記第３のダイオードの順方向バイアス電圧は、前記第１のダイオードの順方向バイアス電圧以上であり、
   前記第１の負荷トランジスタのゲート−ソース間電圧は、前記第１のトランジスタのゲート−ソース間電圧以上である、
   リセット回路。
2. 電源と前記第３のダイオードのアノードとの間に接続される第４の負荷トランジスタと、
   前記第１のトランジスタ及び前記第２のトランジスタと直列に接続される第５の負荷トランジスタと、を備え、
   前記第３〜第５の負荷トランジスタのゲートには、同一の電圧が印加される、
   請求項１に記載のリセット回路。
3. 前記バンドギャップリファレンス回路は、
   電源と前記第１のダイオードとの間に接続される第６の負荷トランジスタと、
   電源と前記第２のダイオード及び前記第１の抵抗との間に接続される第７の負荷トランジスタと、
   電源とグランドとの間に直列に接続される第８の負荷トランジスタ及び第２の抵抗と、
   前記出力端子は、前記第８の負荷トランジスタと前記第２の抵抗との間の電圧を前記基準電圧として出力し、
   前記第６〜第８の負荷トランジスタのゲートは、前記差動増幅回路の前記出力と接続される、
   請求項２に記載のリセット回路。
4. 電源とグランドとの間に接続される、第９の負荷トランジスタ、及び、ゲートにバイアス生成回路から出力されるバイアス電圧が印加される第５のトランジスタを備え、
   前記テール電流源は、ゲートに前記バイアス電圧が印加される第４のトランジスタで構成され、
   前記第３〜第５及び第９の負荷トランジスタのゲートは、前記第９の負荷トランジスタと前記第５のトランジスタとの間に接続される、
   請求項３に記載のリセット回路。
5. バンドギャップリファレンス回路と、
   前記バンドギャップリファレンス回路が出力する基準電圧に応じたリセット信号を出力するリセット回路と、を備え、
   前記バンドギャップリファレンス回路は、
   差動増幅回路と、
   電源とグランドとの間に順方向で接続され、前記差動増幅回路の出力に応じた電流が流れる第１のダイオードと、
   電源とグランドとの間に順方向で接続され、前記差動増幅回路の前記出力に応じた電流が流れる、第２のダイオード及び第１の抵抗と、
   前記差動増幅回路の前記出力に応じた前記基準電圧を出力する出力端子と、を備え、
   前記差動増幅回路の一方の入力は、前記第１のダイオードのアノードと接続され、
   前記差動増幅回路の他方の入力は、直列接続された前記第１の抵抗及び前記第２のダイオードの高電位側端と接続され、
   前記差動増幅回路は、
   テール電流源と、
   電源とグランドとの間で前記テール電流源と直列に接続される第１の負荷トランジスタ、及び、ゲートが前記第１の抵抗及び前記第２のダイオードの前記高電位側端と接続される第１の入力トランジスタと、
   電源とグランドとの間で前記テール電流源と直列に接続される、前記第１の負荷トランジスタとカレントミラーを構成する第２の負荷トランジスタ、及び、ゲートが前記第１のダイオードのアノードと接続される第２の入力トランジスタと、を備え、
   前記第２の負荷トランジスタと前記第２の入力トランジスタとの間の電圧が前記出力として出力され、
   前記リセット回路は、
   電源とグランドとの間に順方向で接続される第３のダイオードと、
   電源とグランドとの間に直列に接続される、ゲートが前記第３のダイオードのアノードと接続される第１のトランジスタ、及び、第２のトランジスタと、
   電源とグランドとの間に直列に接続される、前記第２のトランジスタとカレントミラー回路を構成する第３のトランジスタ、及び、第３の負荷トランジスタと、
   前記第３のトランジスタと前記第３の負荷トランジスタとの間の電圧をリセット信号として出力するリセット信号端子と、を備え、
   前記第２のダイオードは、前記第１のダイオードを複数個並列したものであり、
   前記第３のダイオードの順方向バイアス電圧は、前記第１のダイオードの順方向バイアス電圧以上であり、
   前記第１の負荷トランジスタのゲート−ソース間電圧は、前記第１のトランジスタのゲート−ソース間電圧以上である、
   基準電圧生成回路。
6. 前記リセット回路は、
   電源と前記第３のダイオードのアノードとの間に接続される第４の負荷トランジスタと、
   前記第１のトランジスタ及び前記第２のトランジスタと直列に接続される第５の負荷トランジスタと、を備え、
   前記第３〜第５の負荷トランジスタのゲートには、同一の電圧が印加される、
   請求項５に記載の基準電圧生成回路。
7. 前記バンドギャップリファレンス回路は、
   電源と前記第１のダイオードとの間に接続される第６の負荷トランジスタと、
   電源と前記第２のダイオード及び前記第１の抵抗との間に接続される第７の負荷トランジスタと、
   電源とグランドとの間に直列に接続される第８の負荷トランジスタ及び第２の抵抗と、
   前記出力端子は、前記第８の負荷トランジスタと前記第２の抵抗との間の電圧を前記基準電圧として出力し、
   前記第６〜第８の負荷トランジスタのゲートは、前記差動増幅回路の前記出力と接続される、
   請求項６に記載の基準電圧生成回路。
8. バイアス電圧を印加するバイアス生成回路を更に備え、
   前記テール電流源は、ゲートに前記バイアス電圧が印加される第４のトランジスタで構成され、
   前記リセット回路は、電源とグランドとの間に接続される、第９の負荷トランジスタ、及び、ゲートに前記バイアス電圧が印加される第５のトランジスタを備え、
   前記第３〜第５及び第９の負荷トランジスタのゲートは、前記第９の負荷トランジスタと前記第５のトランジスタとの間に接続される、
   請求項７に記載の基準電圧生成回路。

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