JP6205163B2 - 半導体装置 - Google Patents
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Description
時刻t1において、電源電圧VDDが閾値電圧Vtphを超えると、Vtph<Vgsp(Vgsp:エンハンスメント型PMOSトランジスタPE1のゲート−ソース間電圧)となり、ゲート−ソース間に反転動作に必要な電圧が供給された状態となる。これにより、エンハンスメント型PMOSトランジスタPE1がオン状態となり、pout信号がHレベルとなるのに応じて、インバータINV1から出力されるreset信号がLレベルになる。この状態が、リセット解除状態である。
具体的一例として、閾値電圧Vtdが0.5V、合成抵抗Rの抵抗値が10MΩとすると、I=0.5/10,000,000=50 [nA]、となる。
12 バイアス回路
PE1 エンハンスメント型PMOSトランジスタ
ND1 デプレッション型NMOSトランジスタ
N NMOSトランジスタ
Claims (3)
- 制御端子及び一対の第1の主端子を備え、一方の第1の主端子が第1の電位を有する部位に接続され、他方の第1の主端子が第1ノードに接続されたエンハンスメント型素子と、
制御端子及び一対の第2の主端子を備え、前記第1ノードに一方の第2の主端子が接続されたデプレッション型素子と、
直列に接続された複数の抵抗素子を備え、前記デプレッション型素子の他方の第2の主端子が一端に接続され、他端が第2の電位を有する部位に接続され、抵抗値が可変な抵抗部と、
制御端子及び一対の第3の主端子を備え、前記第1ノードに入力が接続されたインバータの出力に制御端子が接続され、一方の第3の主端子が、前記抵抗部の前記複数の抵抗素子間の第2ノードに接続され、かつ、他方の第3の主端子が前記第2の電位を有する部位に接続され、前記インバータの出力レベルに応じて前記抵抗部の抵抗値を制御する制御素子と、
を備えた半導体装置。 - 前記エンハンスメント型素子の制御端子、及び前記デプレッション型素子の制御端子は、前記第2の電位を有する部位に接続されている、請求項1に記載の半導体装置。
- 前記エンハンスメント型素子は、P型MOSトランジスタであり、前記デプレッション型素子は、N型MOSトランジスタである、請求項1または請求項2に記載の半導体装置。
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