JP5852538B2 - 半導体装置 - Google Patents

Description

この発明は、パワーオンリセット回路を備えた半導体装置に関する。

パワーオンリセット回路は、システムの誤動作を防止するために、電源投入時または電源電圧の低下時に活性状態（アクティブ）となるリセット信号を出力するものである。リセット信号が非活性状態になったとき（すなわち、リセットが解除されたとき）、システムの初期化動作が行なわれる。

パワーオンリセット回路として、電源電圧を基準電圧と比較する比較手段を有するものが知られている。たとえば、特開平６−１５００２９号公報（特許文献１）は、マイクロコンピュータに供給される外部電源電圧を相互にレベルの異なる複数の基準レベルと比較する比較手段を有するリセット制御装置を開示する。

他のタイプのパワーオンリセット回路として、エンハンスメント型のＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ、ディプレッション型のＮＭＯＳ（Negative-channel MOS）トランジスタ、およびリセット信号を出力するインバータを備えたものが知れられている（たとえば、特開２０１２−３４１０１号公報（特許文献２）を参照）。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、電源ノードと接地ノードとの間に直列に接続される。インバータにはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの接続ノードの電圧が入力される。

特開平６−１５００２９号公報 特開２０１２−３４１０１号公報

一般に、マイクロコンピュータユニットなどの半導体装置では、外部電源電圧（一次電圧）を降圧することによって適切な電圧レベルの内部電源電圧（二次電圧）を生成するオンチップレギュレータが設けられている。さらに、二次電圧を安定化するために外部容量が取り付けられることが多い。この場合、一次電圧が低下しても外部容量によって二次電圧が維持されるため、一次電圧の値と二次電圧の値とが異なる。このため、従来のパワーオンリセット回路では、電源電圧の低下を確実に検知できない場合がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置に備えられたパワーオンリセット回路は、一次電圧を基準値と比較する第１の比較回路と、二次電圧を基準値と比較する第２の比較回路とを含む。パワーオンリセット回路は、第１および第２の比較回路の比較結果に基づいてリセット信号を発行する。

上記の一実施の形態によれば、電源電圧の低下を確実に検知できるパワーオンリセット回路を備えた半導体装置を提供できる。

一般的なＭＣＵの使用状態を説明するための図である。 図１のＭＣＵに内蔵されたパワーオンリセット回路について説明するための図である。 図２のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。 実施の形態２による半導体装置（ＭＣＵ）の構成を示すブロック図である。 図４の低電圧検出用の比較回路を抜き出して示した回路図である。 図５の比較回路の各部の電圧波形を示すタイミング図である。 図４のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。 図４のパワーオンリセット回路の効果を説明するための図である。 図５の比較回路の変形例を示す図である。 実施の形態３による半導体装置におけるパワーオンリセット回路の構成を示すブロック図である。 図１０のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。

以下、各実施の形態について図面を参照して詳しく説明する。以下では、パワーオンリセット回路を内蔵した半導体装置の一例としてマイクロコンピュータユニット（ＭＣＵ：Micro Computer Unit）の場合について説明する。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。

＜実施の形態１＞
［半導体装置の全体構成］
図１は、一般的なＭＣＵの使用状態を説明するための図である。図１を参照して、ＭＣＵ１は、外部電源電圧（一次電圧）ＶＣＣを受ける外部電源端子Ｔ１と、接地電圧ＧＮＤを受ける接地端子Ｔ０とを含む。接地端子Ｔ０は、電源（電池など）２の負極に接続される。外部電源端子Ｔ１は、レギュレータ３を介して電源２の正極に接続される。レギュレータ３は、一次電圧ＶＣＣの安定化用に設けられている。

ＭＣＵ１には、さらに、ＭＣＵ１の内部に設けられた内部電源回路から内部電源電圧（二次電圧）ＶＤＤを受ける内部電源端子Ｔ２が設けられている。内部電源回路は、一次電圧ＶＣＣに基づいてチップ内の論理回路の動作電圧となる内部電源電圧（二次電圧）ＶＤＤを生成する。二次電圧ＶＤＤの安定化のために、内部電源端子Ｔ２と接地端子Ｔ０との間に外付けの外部容量４が接続される。

［パワーオンリセット回路の構成］
図２は、図１のＭＣＵに内蔵されたパワーオンリセット回路について説明するための図である。図２を参照して、ＭＣＵ１は、オンチップレギュレータ（内部電源回路）５と、パワーオンリセット回路ＰＯＲａと、基準電圧生成回路２０とを含む。

オンチップレギュレータ５は、一次電圧ＶＣＣを降圧することによって動作電圧として適切な電圧レベルの二次電圧ＶＤＤを生成する。二次電圧ＶＤＤは、内部回路６に動作電圧として供給される。

パワーオンリセット回路ＰＯＲａは、電源投入時または電源電圧の低下時に（すなわち、電源電圧が基準値以下のとき）活性状態（アクティブ）となるリセット信号ＲＳを発行する。リセット信号ＲＳが非活性状態になったとき（すなわち、リセットが解除されたとき）、内部回路６は初期化動作を行なう。これによって、内部回路６を基準電圧以下では動作させないようにして、ＭＣＵ１の誤動作を防止する。

図１に示すように、パワーオンリセット回路ＰＯＲａは、一次電圧ＶＣＣまたはこれに比例する電圧と基準電圧Ｖｒｅｆとを比較する比較回路ＣＭＰ１と、二次電圧ＶＤＤまたはこれに比例する電圧と基準電圧Ｖｒｅｆとを比較する比較回路ＣＭＰ２と、出力回路３０とを含む。比較回路ＣＭＰ１，ＣＭＰ２の各々は、変圧器１１（１１Ａ，１１Ｂ）と、比較器１２（１２Ａ，１２Ｂ）とを含む。比較器１２として、ヒステリシスコンパレータが用いられることが望ましい。

比較回路ＣＭＰ１において、変圧器１１Ａは、たとえば抵抗分圧によって一次電圧ＶＣＣを分圧した電圧を出力する。分圧比をｋ１（０＜ｋ１≦１）とすると、比較器１２Ａの−端子（反転入力端子）には、ｋ１×ＶＣＣが入力される。比較器１２Ａの＋端子（非反転入力端子）には基準電圧生成回路２０で生成された基準電圧Ｖｒｅｆが入力される。比較器１２Ａは、基準電圧Ｖｒｅｆがｋ１×ＶＣＣよりも大きいとき、活性状態（図２の場合、ハイレベル（Ｈレベル））となる信号を出力する。

同様に、比較回路ＣＭＰ２において、変圧器１１Ｂは、たとえば抵抗分圧によって二次電圧ＶＤＤを分圧した電圧を出力する。分圧比をｋ２（０＜ｋ２≦１）とすると、比較器１２Ｂの−端子（反転入力端子）には、ｋ２×ＶＤＤが入力される。比較器１２Ｂの＋端子（非反転入力端子）には基準電圧生成回路２０で生成された基準電圧Ｖｒｅｆが入力される。比較器１２Ｂは、基準電圧Ｖｒｅｆがｋ２×ＶＤＤよりも大きいとき、活性状態（図２の場合、ハイレベル（Ｈレベル））となる信号を出力する。

出力回路３０は、比較回路ＣＭＰ１およびＣＭＰ２のいずれか一方の出力信号が活性化されているとき、活性状態（図１の場合、ロウレベル（Ｌレベル））のリセット信号ＲＳを出力する。

より詳細には、出力回路３０は、ＯＲゲート３１とインバータ３２とを含む。ＯＲゲート３１は、比較回路ＣＭＰ１の出力信号と比較回路ＣＭＰ２の出力信号とのＯＲ演算を行ない、演算結果を出力する。インバータ３２は、ＯＲゲート３１の出力信号の論理レベルを反転した信号を生成し、リセット信号ＲＳとして内部回路６に出力する。内部回路６は、リセット信号ＲＳが非活性状態（Ｈレベル）になったとき（すなわち、リセットが解除されたとき）、初期化動作を行なう。

上記のパワーオンリセット回路ＰＯＲａの各要素は、最終段のインバータ３２を除いて一次電圧ＶＣＣによって動作する。インバータ３２は、二次電圧ＶＤＤで動作することによって、リセット信号ＲＳの電圧レベルをＶＤＤレベルに変換する。

［パワーオンリセット回路の動作］
図３は、図２のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。図３では、電源投入後、一次電圧ＶＣＣおよび二次電圧ＶＤＤがそれぞれ定格電圧ＶＨ１およびＶＨ２で安定した後、一次的に低下した場合が示されている。図２に示した外部容量４によって、二次電圧ＶＤＤの変化は一次電圧ＶＣＣの変化よりも遅延する。

ただし、簡単のために、図３の波形図は以下の仮定のもとに作成している。すなわち、図２の変圧器１１Ａ，１１Ｂは用いられていないものとする（分圧比ｋ１，ｋ２がそれぞれ１に等しいと考えてもよい）。比較器１２Ａ，１２Ｂは、ヒステリシスコンパレータではなく、単に電源電圧（それぞれ一次電圧ＶＣＣ，二次電圧ＶＤＤ）を基準電圧Ｖｒｅｆ（定電圧ＶＲ）と比較するものとする。基準電圧生成回路２０は、一次電圧ＶＣＣが動作下限電圧ＶＬより大きいとき、基準電圧Ｖｒｅｆとして定電圧ＶＲを出力するものとする。一次電圧ＶＣＣが動作下限電圧ＶＬ以下のとき、比較器１２Ａ，１２Ｂ（すなわち、比較回路ＣＭＰ１，ＣＭＰ２）の出力電圧を０にする。

図３に示すように、電源投入時において、比較回路ＣＭＰ１は、一次電圧ＶＣＣが基準電圧ＶＲよりも低く、動作下限電圧ＶＬよりも高いときに（すなわち、時刻ｔ１からｔ２までの間）、Ｈレベルの信号を出力する。比較回路ＣＭＰ２は、二次電圧ＶＤＤが基準電圧ＶＲよりも低く、一次電圧ＶＣＣが動作下限電圧ＶＬよりも高いときに（すなわち、時刻ｔ１からｔ３までの間）、Ｈレベルの信号を出力する。したがって、電源投入時において、リセット信号ＲＳは時刻ｔ１からｔ３までの間、活性状態（Ｌレベル）となる。時刻ｔ３においてリセットが解除されることによって内部回路６は初期化動作を行なう。

このように、電源投入時においては、一次電圧ＶＣＣおよび二次電圧ＶＤＤの両方を監視することによって、確実にリセット信号を発行することができる。

次に、電源電圧が定格電圧から減少するとき、比較回路ＣＭＰ１は、一次電圧ＶＣＣが基準電圧ＶＲより低く、動作下限電圧ＶＬよりも高いとき（すなわち、時刻ｔ４からｔ５までの間）、Ｈレベルの信号を出力する。これに対して、比較回路ＣＭＰ２の出力信号は活性状態（Ｈレベル）にならない。なぜなら、時刻ｔ６以降で二次電圧ＶＤＤが基準電圧ＶＲより低くなるが、既に一次電圧ＶＣＣが動作下限電圧ＶＬよりも低くなっているからである。

一方、時刻ｔ７で一次電圧ＶＣＣが急激に増加するときには、基準電圧生成回路２０の応答が遅れるために、比較回路ＣＭＰ１の出力信号は活性状態（Ｈレベル）にならない。これに対して、二次電圧安定用の外部容量を取り付けている場合には、二次電圧ＶＤＤの変化は緩やかになる。したがって、比較回路ＣＭＰ２は、二次電圧ＶＤＤが基準電圧ＶＲよりも低く、一次電圧ＶＣＣが基準電圧生成回路２０の動作下限電圧ＶＬよりも高いときに（すなわち、時刻ｔ７からｔ８までの間）、Ｈレベルの信号を出力する。この結果、時刻ｔ８においてリセット信号が解除されることによって、内部回路６は初期化動作を行なう。

ただし、一次電圧ＶＣＣが一時的に低下したときに、二次電圧ＶＤＤの低下が小さく、二次電圧ＶＤＤが基準電圧ＶＲを超えている場合には、比較回路ＣＭＰ２の出力信号も活性化されない。このため、リセット信号が発行されない場合がある。この問題点については、実施の形態２で取り扱う。

［実施の形態１の効果］
従来のパワーオンリセット回路は、一次電圧ＶＣＣおよび二次電圧ＶＤＤのどちらかのみを監視対象とし、監視対象である一次電圧または二次電圧の低下を検知することによってリセット信号を活性化する（「リセット信号を発行する」とも称する）。この場合、一次電圧と二次電圧はＭＣＵの動作状況によって必ずしも同じにならないので、一方の電源電圧を監視しただけでは適切なタイミングで内部リセット信号の発行できるとは限らない。一般的にＭＣＵの二次電圧系統には外部に付加する容量（外部容量）が設置されており、この外部容量の充放電により一次電圧と二次電圧とは差異が生じるためである。

たとえば、図３の時刻ｔ２からｔ３までの間のように、一次電圧ＶＣＣは動作可能電圧域に入っていても二次電圧ＶＤＤは動作可能電圧域に満たない場合がある。この場合、一次電圧ＶＣＣのみを監視対象にすると、二次電圧ＶＣＣ動作可能電圧域に達しないうちにリセットが解除されることになって問題がある。負荷電流の急激な増加によって、二次電圧が急激に降下し、動作保証外の電圧域になっている場合も、内部リセット信号は発行されないので、問題となる。このように、一次電圧のみを監視した場合には、ＭＣＵ全体での回路の安定動作の保証が困難である。

逆に、二次電圧ＶＤＤのみを監視対象にすると、二次電圧はＭＣＵ内部回路の動作で決定されるものであるため、ユーザが外部回路を付加して電源の安定性、過渡特性などを調整しようとすることが困難となる。さらには、二次電圧ＶＤＤが低下する前に、一次電圧ＶＣＣの低下に反応して、ＭＣＵの内部状態を事前に退避しておくフェイルセーフ機能の実装が困難になる。

実施の形態１のパワーオンリセット回路では、一次電圧ＶＣＣおよび二次電圧ＶＤＤの両方を監視し、いずれか一方の電圧が基準値よりも低下しているときに内部リセット信号を発行する（活性化する）ようにしたので、電源低下時のシステムの初期化動作をより確実に行なうことができる。

＜実施の形態２＞
［実施の形態２の課題］
一次電圧ＶＣＣの供給を受ける回路の消費電力が一時的に急増すると、一次電圧ＶＣＣが一時的に低下する。特に、一次電圧をバッテリーから供給したり、一次電圧を大容量キャパシタで安定化したりした場合には、一次電圧ＶＣＣの低下がしばしば生じる。この場合、実施の形態１で示したパワーオンリセット回路では、リセット信号が発行されない場合がある。

実施の形態１のパワーオンリセット回路は、電源電圧（一次電圧ＶＣＣおよび二次電圧ＶＤＤ）と基準電圧とを比較する比較器を利用したものである。このタイプのパワーオンリセット回路は、基準電圧のばらつきを抑えることができるというメリットがある半面、
動作電圧域に制限がある。このため、一次電圧ＶＣＣが動作下限電圧（図３のＶＬ）を下回った電圧から急激に上昇した場合には、一次電圧用の検知回路（図２の比較回路ＣＭＰ１）はリセット信号を発行することができない。

一方、二次電圧安定用の外部容量を取り付けている場合には、二次電圧ＶＤＤの変化は緩やかになる。しかしながら、一次電圧ＶＣＣの一時的な低下によって二次電圧ＶＤＤが基準電圧まで低下しない場合には、二次電圧用の検知回路（図２の比較回路ＣＭＰ２）もリセット信号を発行することができない。

実施の形態２のパワーオンリセット回路ＰＯＲｂでは、上記の問題点を解決するために基準電圧以下の低電圧で確実にリセット信号を発行可能な比較回路ＣＭＰ３が追加される。

［パワーオンリセット回路の構成］
図４は、実施の形態２による半導体装置（ＭＣＵ）の構成を示すブロック図である。図４を参照して、ＭＣＵ１Ａに設けられたパワーオンリセット回路ＰＯＲｂは、低電圧検出用の比較回路ＣＭＰ３をさらに含む点で、図２のパワーオンリセット回路ＰＯＲａと異なる。さらに、図４の出力回路３０Ａは、２入力のＯＲゲート３１に代えて３入力のＯＲゲート３３を含む点で図２の出力回路３０と異なる。出力回路３０Ａは、比較回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３のいずれか１つが活性状態（Ｈレベル）のとき、活性状態（Ｌレベル）のリセット信号ＲＳを出力する。図４のその他の点は図２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［低電圧検出用の比較回路の構成および動作］
図５は、図４の低電圧検出用の比較回路を抜き出して示した回路図である。図５を参照して、比較回路ＣＭＰ３は、エンハンスメント型のＰＭＯＳトランジスタ４１と、ディプレッション型のＮＭＯＳトランジスタ（「ＤＭＯＳトランジスタ」とも称する）４２と、容量素子４３と、インバータ４４とを含む。

ＰＭＯＳトランジスタ４１は、電源端子Ｔ１（一次電圧ＶＣＣが与えられる）と、中間ノードＮＤ１との間に接続される。ＤＭＯＳトランジスタ４２は、中間ノードＮＤ１と接地端子Ｔ０（接地電圧ＧＮＤが与えられる）との間に接続される。容量素子４３は、中間ノードＮＤ１と接地端子Ｔ０との間に、ＤＭＯＳトランジスタ４２と並列に接続される。インバータ４４は、一次電圧ＶＣＣを受けて動作し、中間ノードＮＤ１の電圧が入力閾値電圧ＶＴＨ以下のときＨレベルの信号を出力し、中間ノードＮＤ１の電圧が入力閾値電圧ＶＴＨを超えたときＬレベルの信号を出力する。

図６は、図５の比較回路の各部の電圧波形を示すタイミング図である。図６では、一次電圧ＶＣＣの投入後の、中間ノードＮＤ１の電圧変化およびインバータ４４の出力ノードＮＤ２の電圧変化が示される。以下、図５および図６を参照して、比較回路ＣＭＰ３の動作について説明する。

ディプレッション型のＤＭＯＳトランジスタ４２は、閾値電圧がマイナスの値であるので電源電圧が０Ｖであっても動作可能である。したがって、時刻ｔ１において電源電圧が０Ｖのときは中間ノードＮＤ１が０Ｖに保たれ、容量素子４３の電圧は０Ｖに初期化されている。

電源投入後、ＰＭＯＳトランジスタ４１のゲート・ソース間電圧がトランジスタの閾値電圧以下の間は、中間ノードＮＤ１の電位は０Ｖに保たれる。その後、電源電圧ＶＣＣが上昇し、ＰＭＯＳトランジスタ４１の電流駆動力がＤＭＯＳトランジスタ４２の電流駆動力より大きくなると、中間ノードＮＤ１の電位が上昇する。中間ノードＮＤ１の電位がインバータ４４の入力閾値電圧ＶＴＨを超えると（時刻ｔ２）、インバータ４４の出力が非活性状態（Ｌレベル）に切替わる。

時刻ｔ２以降も、ＰＭＯＳトランジスタ４１からＤＭＯＳトランジスタ４２へ常時電流が流れるが、この電流パスはＭＯＳトランジスタのみで構成されているため、電源電圧ＶＣＣが変動しても電流パスを流れる電流値はほぼ一定に保たれる。この電流パスを流れる電流の大きさは、主にＤＭＯＳトランジスタ４２の駆動力に依存するので、電流値をより小さくするには、ＤＭＯＳトランジスタ４２のトランジスタのチャネル長Ｌを長くしたり、チャネル幅Ｗを狭くしたりすることが有効である。

［パワーオンリセット回路の動作］
図７は、図４のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。図７では、図３の場合と同様に、電源投入後、一次電圧ＶＣＣおよび二次電圧ＶＤＤがそれぞれ定格電圧ＶＨ１およびＶＨ２で安定した後、一次的に低下した場合が示されている。図４に示した外部容量４によって、二次電圧ＶＤＤの変化は一次電圧ＶＣＣの変化よりも遅延する。ただし、図３の場合と異なり、一次電圧ＶＣＣが一時的に低下した時間帯では、二次電圧ＶＤＤは基準電圧ＶＲより大きな値に保たれている。

簡単のために、図３の場合と同様の仮定をおく。すなわち、図４の変圧器１１Ａ，１１Ｂは用いられていないものとする（分圧比ｋ１，ｋ２がそれぞれ１に等しいと考えてもよい）。比較器１２Ａ，１２Ｂは、ヒステリシスコンパレータではなく、単に電源電圧（それぞれ一次電圧ＶＣＣ，二次電圧ＶＤＤ）を基準電圧ＶＲと比較するものとする。基準電圧生成回路２０は、一次電圧ＶＣＣが動作下限電圧ＶＬより大きいとき、基準電圧Ｖｒｅｆとして定電圧ＶＲを出力するものとする。一次電圧ＶＣＣが動作下限電圧ＶＬ以下のとき、比較器１２Ａ，１２Ｂ（すなわち、比較回路ＣＭＰ１，ＣＭＰ２）の出力電圧を０にする。

図７に示すように、電源投入時において、比較回路ＣＭＰ１は、一次電圧ＶＣＣが基準電圧ＶＲよりも低く動作下限電圧ＶＬよりも高いときに（すなわち、時刻ｔ１からｔ３までの間）、Ｈレベルの信号を出力する。比較回路ＣＭＰ２は、二次電圧ＶＤＤが基準電圧ＶＲよりも低く、一次電圧ＶＣＣが動作下限電圧ＶＬよりも高いときに（すなわち、時刻ｔ１からｔ４までの間）、Ｈレベルの信号を出力する。比較回路ＣＭＰ３は、中間ノードＮＤ１の電圧がインバータ４４の入力閾値電圧ＶＴＨよりも低いときに（図７では、時刻ｔ０から時刻ｔ２までの間）、Ｈレベルの信号を出力する。したがって、電源投入時において、リセット信号ＲＳは時刻ｔ０からｔ４までの間、活性状態（Ｌレベル）となり、時刻ｔ４においてリセットが解除されることによって内部回路６は初期化動作を行なう。

次に、電源電圧が定格電圧から減少するとき、比較回路ＣＭＰ１は、一次電圧ＶＣＣが基準電圧ＶＲより低く、動作下限電圧よりも高いとき（すなわち、時刻ｔ５からｔ７までの間）、Ｈレベルの信号を出力する。二次電圧ＶＤＤが基準電圧ＶＲよりも低くならないので、比較回路ＣＭＰ２の出力信号は活性状態（Ｈレベル）にならない。比較回路ＣＭＰ３の出力信号は、中間ノードＮＤ１の電圧がインバータ４４の入力閾値電圧ＶＴＨ以下ときに（図７では、時刻ｔ６以降）、Ｈレベルの信号を出力する。

一方、時刻ｔ８で一次電圧ＶＣＣが急激に上昇するときには、基準電圧生成回路２０の応答が遅れるために、比較回路ＣＭＰ１の出力信号は活性状態（Ｈレベル）にならない。二次電圧ＶＤＤが基準電圧ＶＲよりも低くならないので、比較回路ＣＭＰ２の出力信号は活性状態（Ｈレベル）にならない。比較回路ＣＭＰ３では、中間ノードＮＤ１の電圧の変化は、図６で説明したように一次電圧ＶＣＣの変化よりも緩やかになる。このため、比較回路ＣＭＰ３の出力信号は、時刻ｔ９以降、非活性状態（Ｌレベル）になる。

よって、図７において電源電圧が一時的に低下したときには、時刻ｔ５から時刻ｔ９までの間、リセット信号が活性状態（Ｌレベル）となる。時刻ｔ９にリセットが解除されることによって、内部回路６は初期化動作を行なう。

［実施の形態２の効果］
図８は、図４のパワーオンリセット回路の効果を説明するための図である。図４および図８を参照して、実施の形態２のパワーオンリセット回路ＰＯＲｂは、一次電圧ＶＣＣを監視するための回路として比較回路ＣＭＰ１と比較回路ＣＭＰ３の２種類の回路を有している。

比較回路ＣＭＰ１を構成する比較器１２Ａは、一次電圧ＶＣＣまたはこれに比例する電圧と基準電圧生成回路２０によって生成された基準電圧とを比較する。比較器１２Ａとして通常、ヒステリシスコンパレータが用いられるので、リセットが解除されるときの基準値ＶＲＨと、リセットが設定されるときの基準値ＶＲＬとは異なる。基準電圧は、バンドギャップリファレンス回路などを含む基準電圧生成回路２０によって生成されるので、その値のばらつきを比較的小さくすることができるというメリットがある。しかしながら、動作下限電圧ＶＬ以下で基準電圧生成回路２０が動作しなくなるので、比較回路ＣＭＰ１の動作可能域に制限がある点が問題となる。このため、一次電圧ＶＣＣが動作下限電圧ＶＬを下回った電圧（動作不定電圧）から急激に上昇した場合には、比較回路ＣＭＰ１は、リセット信号を発行することができなくなる。

一方、比較回路ＣＭＰ３は、図４の中間ノードＮＤ１の電圧がインバータ４４の入力閾値電圧よりも低くなったときにリセット信号を発行する（出力信号がＨレベルになる）。さらに、比較回路ＣＭＰ３は、一次電圧ＶＣＣが急激に立上がった場合でもリセット信号を発行することができる。ただし、リセットが解除されるときの一次電圧ＶＣＣの値のばらつきが比較的大きいというディメリットがある。

したがって、比較回路ＣＭＰ１とＣＭＰ３とを組み合わせることによって、一次電圧ＶＣＣの起動開始電圧および電源起動時の一次電圧ＶＣＣの増加の速度によらずに，確実にリセット信号を発行することができる。

［変形例］
図９は、図５の比較回路の変形例を示す図である。図９を参照して、比較回路ＣＭＰ３Ａは、ディプレッション型のＮＭＯＳトランジスタ４２のソースと接地端子Ｔ０との間に接続された抵抗素子４５をさらに含む点で、図５の比較回路ＣＭＰ３と異なる。図９のその他の点は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

図５の比較回路ＣＭＰ３において、リセット解除後の電流値をより小さくするために、ＤＭＯＳトランジスタ４２のチャネル長Ｌを長くしたり、チャネル幅Ｗを狭くしたりした場合、ＤＭＯＳトランジスタ４２の閾値電圧が次第に大きくなる。このため、ディプレッション型の特性を維持することが困難になる。そこで、抵抗素子４５を設けることによって、ＤＭＯＳトランジスタ４２の閾値電圧を負の値に維持したままで、リセット解除後の電流値をより小さくする。

さらに、抵抗素子４５を設けることによって、ＤＭＯＳトランジスタ４２に流れる電流の温度依存性を抑制する効果がある。たとえば、温度の変化によってＤＭＯＳトランジスタ４２のドレイン電流が増加したとすると、ＤＭＯＳトランジスタ４２のゲート・ソース間電圧が減少するので、ドレイン電流の増加が抑制される。

＜実施の形態３＞
［パワーオンリセット回路の構成］
図１０は、実施の形態３による半導体装置におけるパワーオンリセット回路の構成を示すブロック図である。図１０を参照して、実施の形態３におけるパワーオンリセット回路ＰＯＲｃは、さらに確実にリセット信号を発行できるように実施の形態２（図４）のパワーオンリセット回路を変形したものである。

図１０を参照して、パワーオンリセット回路ＰＯＲｃは、比較回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３Ａと、出力回路３０Ｂとを含む。比較回路ＣＭＰ１，ＣＭＰ２の構成は、図２、図４で説明したものと基本的に同じである。ただし、図１０では、変圧器１１Ａ，１１Ｂとして抵抗分圧回路が示されている。比較器１２Ａ，１２Ｂには、パワーダウン端子ＰＤが設けられている。比較器１２Ａ，１２Ｂは、パワーダウン端子ＰＤに入力されるスタートアップ信号ＳＴＲが非活性状態（Ｌレベル）になったとき動作を開始する。比較回路ＣＭＰ３Ａは、図９で説明したものと同じである。

出力回路３０Ｂは、ＯＲゲート３４と、論理ゲート３５と、遅延回路ＤＬＹ１，ＤＬＹ２と、ノイズキャンセラ３６とを含む。ＯＲゲート３４は、比較回路ＣＭＰ３Ａの出力信号とスタートアップ信号ＳＴＲとのＯＲ演算を行なう。実施の形態３のパワーオンリセット回路ＰＯＲｃでは、基準電圧生成回路２０から出力されるスタートアップ信号ＳＴＲも、リセット信号を生成する元になる信号として用いられる。

図１０に示すように、基準電圧生成回路２０は、バンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路２１と、スタートアップ信号ＳＴＲを生成するスタートアップ回路２２と、バンドギャップリファレンス回路２１の出力電圧に基づいて基準電圧Ｖｒｅｆを生成する出力回路２３とを含む。スタートアップ回路２２は、電源投入時にバンドギャップリファレンス回路２１を速やかに安定動作させるために、バンドギャップリファレンス回路２１に強制的な電圧（スタートアップ信号ＳＴＲ）を与える回路である。スタートアップ回路２２は、バンドギャップリファレンス回路２１から電圧信号を受け、バンドギャップリファレンス回路２１が安定的に動作することによってこの電圧信号が閾値を超えると、強制的な電圧（スタートアップ信号ＳＴＲ）を０にする。したがって、スタートアップ信号ＳＴＲが非活性状態（Ｌレベル）に変化したことによって、基準電圧生成回路２０が安定動作していることを検知することができる。

遅延回路ＤＬＹ１は、ＯＲゲート３４の出力信号の立下がりエッジのタイミングを遅延させる。すなわち、遅延回路ＤＬＹ１は、比較回路ＣＭＰ３Ａおよびスタートアップ信号ＳＴＲが活性状態（Ｈレベル）から非活性状態（Ｌレベル）に変化するタイミングを遅延させる。これによって、基準電圧生成回路２０によって生成される基準電圧Ｖｒｅｆが定常電圧ＶＲまで立上がり、比較回路ＣＭＰ１が確実に電源電圧ＶＣＣを検出できるようになるまで、確実にリセット信号の活性状態を維持することができる。

論理ゲート３５は、比較回路ＣＭＰ１，ＣＭＰ２の各出力信号と遅延回路ＤＬＹ１の出力信号とのＯＲ演算を行ない、演算結果の論理レベルを反転させた信号を出力する。論理ゲート３５は、図４のＯＲゲート３３とインバータ３２とを結合したものである。論理ゲート３５の出力信号は、ノイズキャンセラ３６によってノイズが除去された後、遅延回路ＤＬＹ２に入力される。

遅延回路ＤＬＹ２は、ノイズキャンセラ３６を介して受けた論理ゲート３５の出力信号の立上がりエッジのタイミングを遅延させる。すなわち、遅延回路ＤＬＹ２は、論理ゲート３５の出力信号が活性状態（Ｌレベル）から非活性状態（Ｈレベル）に変化するタイミングを遅延させる。これによって、電源投入時に二次電圧ＶＤＤが定常電圧レベルに立上がるまで、確実にリセット信号の活性状態を維持することができる。

上記の構成のパワーオンリセット回路ＰＯＲｃは、一次電圧ＶＣＣを受けて動作するので、パワーオンリセット回路ＰＯＲｃから出力されるリセット信号ＲＳａは、ＶＣＣレベルの信号である。リセット信号ＲＳａは、二次電圧ＶＤＤによって動作するバッファによってＶＤＤレベルのリセット信号ＲＳｂに変換される。

［パワーオンリセット回路の動作］
図１１は、図１０のパワーオンリセット回路の各部の電圧波形を示すタイミング図である。図１１では、上から順に、一次電圧ＶＣＣおよび二次電圧ＶＤＤ、基準電圧生成回路２０から出力される基準電圧Ｖｒｅｆ、スタートアップ信号ＳＴＲ、比較回路ＣＭＰ３Ａの出力信号、遅延回路ＤＬＹ１の出力信号、比較回路ＣＭＰ２，ＣＭＰ１の出力信号、および遅延回路ＤＬＹ２の出力信号が示されている。

図１１では、さらに、二次電圧ＶＤＤの波形について、電源投入時に０電圧から増加する場合の波形（実線）と、一次電圧ＶＣＣが一時的に０Ｖまで低下したために中間電圧から回復する場合の波形（破線）とが示されている。

なお、簡単のために、図１１では一次電圧ＶＣＣを基準電圧ＶＲ１と比較し、二次電圧ＶＤＤを基準電圧ＶＲ２と比較した場合を図示している。図１０の変圧器１１Ａ，１１Ｂの分圧比をそれぞれｋ１，ｋ２とし、基準電圧Ｖｒｅｆの定常電圧値をＶＲとすれば、図１０の比較器１２Ａにおいて、ｋ１×ＶＣＣと基準電圧ＶＲとを比較することは、一次電圧ＶＣＣと基準電圧ＶＲ１（＝ＶＲ／ｋ１）と比較することと同じである。同様に、図１０の比較器１２Ｂにおいて、ｋ２×ＶＤＤと基準電圧ＶＲとを比較することは、二次電圧ＶＤＤと基準電圧ＶＲ２（＝ＶＲ／ｋ２）と比較することと同じである。

図１０、図１１を参照して、まず、電源投入時において一次電圧ＶＣＣおよび二次電圧ＶＤＤの両方とも０Ｖから増加する場合について説明する。この場合、比較回路ＣＭＰ３Ａの出力信号およびスタートアップ信号ＳＴＲは、電源投入とほぼ同時に立上がる。

その後、時刻ｔ１において比較回路ＣＭＰ３Ａの出力信号が非活性状態（Ｌレベル）に変化し、時刻ｔ２においてスタートアップ信号ＳＴＲが非活性状態（Ｌレベル）に変化する。時刻ｔ２において、スタートアップ信号ＳＴＲが非活性状態（Ｌレベル）に戻ることによって、比較回路ＣＭＰ１，ＣＭＰ２をそれぞれ構成する比較器１２Ａ，１２Ｂが動作を開始する。

時刻ｔ２から所定の遅延時間が経過した時刻ｔ３に、遅延回路ＤＬＹ１の出力信号が非活性状態（Ｌレベル）に変化する。時刻ｔ３では、基準電圧Ｖｒｅｆは確実に定常状態の値ＶＲになっているので、比較回路ＣＭＰ１，ＣＭＰ２を安定動作させることができる。

その後、時刻ｔ４において一次電圧ＶＣＣが基準電圧ＶＲ１に達するので、比較回路ＣＭＰ１の出力信号が非活性状態（Ｌレベル）に変化する。さらにその後の時刻ｔ５において二次電圧ＶＤＤが基準電圧ＶＲ２に達するので、比較回路ＣＭＰ２の出力信号が非活性状態（Ｌレベル）に切替わる。

比較回路ＣＭＰ２の出力信号が非活性状態に切替わった時刻ｔ５より所定の遅延時間ＴＤが経過した時刻ｔ７に、遅延回路ＤＬＹ２の出力信号（すなわち、リセット信号ＲＳａ，ＲＳｂ）が非活性状態（Ｈレベル）に変化する。この時刻ｔ７では、二次電圧ＶＤＤ（実線）はほぼ定常電圧に達しているので、ＭＣＵの内部回路を安定動作させることができる。

次に、一次電圧ＶＣＣが一時的に０Ｖまで低下した後、定常電圧まで回復する場合について説明する。この場合、二次電圧ＶＤＤ（破線）は、中間電圧から定常電圧まで回復する。時刻ｔ０１において二次電圧ＶＤＤ（破線）は基準電圧ＶＲ２に達するが、この時点ではスタートアップ信号ＳＴＲが非活性状態（Ｌレベル）に戻っていない。したがって、比較回路ＣＭＰ２の出力信号（破線）は、非活性状態（Ｌレベル）のまま変化しない。すなわち、比較回路ＣＭＰ２からはリセット信号が発行されない。

この結果、比較回路ＣＭＰ１の出力信号が非活性状態（Ｌレベル）に切替わってから所定の遅延時間ＴＤが経過した時刻ｔ６に、遅延回路ＤＬＹ２の出力信号（破線）（すなわち、リセット信号ＲＳａ，ＲＳｂ）は、非活性状態（Ｈレベル）に変化する。この時刻ｔ６では、二次電圧ＶＤＤ（破線）はほぼ定常電圧に達しているので、ＭＣＵの内部回路を安定動作させることができる。

［実施の形態３の効果］
上記のように、図１０のパワーオンリセット回路ＰＯＲｃにおいて、出力回路３０Ｂは、比較回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３Ａの各出力信号に加えてスタートアップ信号ＳＴＲをさらに受ける。リセット信号は、スタートアップ信号ＳＴＲにも基づいて生成されるので、低電圧時により確実にリセット信号を発行することができる。

出力回路３０Ｂは、基本的には、比較回路ＣＭＰ１，ＣＭＰ２，ＣＭＰ３Ａの各出力信号およびスタートアップ信号ＳＴＲが活性状態（図１０の場合、Ｈレベル）のとき、活性状態（Ｌレベル）となるリセット信号ＲＳａ，ＲＳｂを生成する。さらに、図１０の出力回路３０Ｂでは、遅延回路ＤＬＹ１，ＤＬＹ２が設けられていることによって、リセット信号ＲＳａ，ＲＳｂが活性状態（Ｌレベル）となる期間が拡大される。この結果、電源投入時に二次電圧ＶＤＤが確実に立上がるまで、リセット信号ＲＳａ，ＲＳｂの活性状態を持続させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

たとえば、実施例として二次電圧ＶＤＤの安定化を目的として外付けの外部容量を付加することを説明したが、かかる外部容量はＭＣＵの動作電圧供給源として積極的に使用するものであってもよい。たとえばＭＣＵが間欠動作を行う場合において、一次電圧ＶＣＣの供給に応じてパワーオンリセット動作を行うものの、実質的な動作電流供給源は当該外部容量に蓄積された電荷を主たる動作電流源としてよい。かかる動作では、当該外部容量に蓄積された電荷が減少したことに応じて一次電圧ＶＣＣから生成した二次電圧ＶＤＤを供給するようオンチップレギュレータの出力制御を行なえばよい。

１，１Ａ 半導体装置（ＭＣＵ）、５ オンチップレギュレータ、６ 内部回路、１１Ａ，１１Ｂ 変圧器（分圧回路）、１２Ａ，１２Ｂ 比較器、２０ 基準電圧生成回路、２１ バンドギャップリファレンス回路、２２ スタートアップ回路、３０，３０Ａ，３０Ｂ 出力回路、３１，３３，３４，３５ 論理ゲート、３２，４４ インバータ、４１ ＰＭＯＳトランジスタ（エンハンスメント型）、４２ ＮＭＯＳトランジスタ（ディプレッション型）、４３ 容量素子、４５ 抵抗素子、ＣＭＰ１，ＣＭＰ２，ＣＭＰ３，ＣＭＰ３Ａ 比較回路、ＤＬＹ１，ＤＬＹ２ 遅延回路、ＮＤ１ 中間ノード、ＰＯＲａ，ＰＯＲｂ，ＰＯＲｃ パワーオンリセット回路、ＲＳ，ＲＳａ，ＲＳｂ リセット信号、ＳＴＲ スタートアップ信号、Ｔ０ 接地端子、Ｔ１ 外部電源端子、Ｔ２ 内部電源端子、ＶＣＣ 一次電圧、ＶＤＤ 二次電圧。

Claims (5)

1. 外部電源電圧に基づいて内部電源電圧を生成する電源回路と、
   前記外部電源電圧に基づいて基準電圧を生成する基準電圧生成回路と、
   前記内部電源電圧によって動作する内部回路と、
   前記内部回路にリセット信号を出力するパワーオンリセット回路とを備え、
   前記パワーオンリセット回路は、
   第１の比較信号を生成する第１の比較回路と、
   第２の比較信号を生成する第２の比較回路と、
   前記第１および第２の比較信号を入力信号として受け、前記リセット信号を生成する出力回路とを含み、
   前記第１の比較回路は、前記外部電源電圧またはこれに比例する電圧が前記基準電圧を超えたとき前記第１の比較信号を非活性化し、
   前記第２の比較回路は、前記内部電源電圧またはこれに比例する電圧が前記基準電圧を超えたとき前記第２の比較信号を非活性化し、
   前記出力回路は、入力信号の少なくとも１つが活性化されているとき前記リセット信号を活性化し、
   前記パワーオンリセット回路は、第３の比較信号を生成する第３の比較回路をさらに含み、
   前記出力回路は、前記第３の比較信号を入力信号としてさらに受け、
   前記第３の比較回路は、
   前記外部電源電圧を受けるノードと中間ノードとの間に接続され、ゲートに接地電圧を受けるエンハンスメント型のＰＭＯＳトランジスタと、
   前記中間ノードと前記接地電圧が与えられる接地ノードとの間に接続され、ゲートに前記接地電圧を受けるディプレッション型のＮＭＯＳトランジスタと、
   前記中間ノードの電圧に応じた論理レベルの前記第３の比較信号を生成する第１の論理ゲートとを含み、
   前記第１の論理ゲートは、前記中間ノードの電圧が入力閾値電圧を超えているときに前記第３の比較信号を非活性化する、半導体装置。
2. 前記第３の比較回路は、前記ＮＭＯＳトランジスタと前記接地ノードとの間に、前記ＮＭＯＳトランジスタと直列に接続された抵抗素子をさらに含む、請求項１に記載の半導体装置。
3. 前記基準電圧生成回路は、
   バンドギャップリファレンス回路と、
   電源投入時に活性状態になり、前記バンドギャップリファレンス回路の動作後に非活性状態になるスタートアップ信号を生成して前記バンドギャップリファレンス回路に出力するスタートアップ回路とを含み、
   前記出力回路は、前記スタートアップ信号を入力信号としてさらに受ける、請求項１に記載の半導体装置。
4. 前記出力回路は、
   前記第３の比較信号および前記スタートアップ信号の少なくとも１つが活性化されているとき出力する信号を活性化する第２の論理ゲートと、
   前記第２の論理ゲートの出力信号が活性状態から非活性状態に切替わるタイミングを遅延させる第１の遅延回路と、
   前記第１の遅延回路の出力信号、前記第１の比較信号、および前記第２の比較信号の少なくとも１つが活性化されているとき出力信号を活性化する第３の論理ゲートと、
   前記第３の論理ゲートの出力信号が活性状態から非活性状態に切替わるタイミングを遅延させる第２の遅延回路とを含み、
   前記内部回路は、前記第２の遅延回路の出力信号を前記リセット信号として受ける、請求項３に記載の半導体装置。
5. 前記電源回路の出力ノードと接続されることにより、前記内部電源電圧を受ける内部電源端子をさらに備え、
   前記内部電源端子は、接地ノードとの間に外付けのコンデンサを接続するために設けられる、請求項１に記載の半導体装置。

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