JP2007243808A - 半導体集積回路におけるリセット検出回路 - Google Patents

Abstract

【課題】電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かが正確に検出できないことにより、ロジック回路やＲＡＭのリセットが行えなくなることを防止する。
【解決手段】電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時、電源立下り時すべてにおいて、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの判定を行う。そして、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなると、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かに拘わらず、ロジック回路やＲＡＭのリセット検出を行う。
【選択図】図１

Description

本発明は、１つのマイクロコンピュータ内に構成された半導体集積回路に備えられるリセット検出回路に関するものである。

リセット検出回路は、半導体集積回路に備えられるロジック回路やＲＡＭに印加されている電圧ＶＤＤがロジック回路のリセット電圧やＲＡＭの電荷保持の保証電圧（以下、ＲＡＭ保持電圧という）より低くなったことを検出し、それを検出したときにロジック回路にリセットを掛ける等の動作を行うものである（例えば、特許文献１参照）。

図５は、従来のリセット検出回路１００の回路図である。この図に示すように、リセット検出回路１００には、コンパレータ１０１と、基準電圧回路１０２と、分圧抵抗１０３、１０４が備えられている。

コンパレータ１０１は、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ラインからの電力供給に基づいて作動する。基準電圧回路１０２は、コンパレータ１０１と同様、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ラインからの電力供給に基づいて作動し、基準電圧Ｖｒｅｆを発生させる。分圧抵抗１０３、１０４は、ロジック回路やＲＡＭへの電力供給を行う電源ラインの電圧ＶＤＤを分圧するためのもので、電圧ＶＤＤに比例する電圧を形成する。そして、基準電圧回路１０２が形成する基準電圧Ｖｒｅｆがコンパレータ１０１の非反転入力端子に入力され、分圧抵抗１０３、１０４の間の電位がコンパレータ１０１の反転入力端子に入力されることで、リセット検出回路１００が構成されている。

このような構成を用いて、コンパレータ１０１にて分圧抵抗１０３、１０４の間の電位を基準電圧Ｖｒｅｆと大小比較することで、電圧ＶＤＤがリセット電圧やＲＡＭ保持電圧以上あるか否かの判定を行っている。

このようなリセット検出回路１００において、従来では、電圧ＶＤＤと、ロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴと、５Ｖ電源の電圧５ＶＩＮを電源電圧としている回路の最低動作電圧Ｖ−ＭＩＮの関係が、ＶＤＤ＞Ｖ−ＲＳＴ＞Ｖ−ＭＩＮとされている。例えば、ＶＤＤ＝２．５Ｖ、Ｖ−ＲＳＴ＝２．０Ｖ、Ｖ−ＭＩＮ＝１．８Ｖとされている。

このため、電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時、電源立下り時すべてにおいて、リセット検出回路１００にて、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの判定を行うことができる。

図６は、電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。

この図に示されるように、電圧ＶＤＤは５Ｖ電源の電圧５ＶＩＮが立ち上がった後で立上り、所望の電位まで上昇する。このとき、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上にならないと電圧５ＶＩＮを電源電圧としているコンパレータ１０１の作動が保証できないため、リセット検出回路１００は、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができない。しかしながら、電圧５ＶＩＮを半導体集積回路の内部もしくは外部で降圧することで電圧ＶＤＤを形成しているため、電圧５ＶＩＮの方が電圧ＶＤＤよりも早く立上る。このため、リセット検出回路１００は、電源起動時に、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上になったことを検出することができる。

また、バッテリの瞬断時に関しては、バッテリ電圧の低下に伴って電圧５ＶＩＮが低下していくことになるが、同時に電圧ＶＤＤも低下していくため、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなるよりも先に電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなる。このため、リセット検出回路１００は、バッテリの瞬断時にも、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができる。

サージによる電圧ＶＤＤの低下時に関しては、電圧５ＶＩＮは低下していないため、リセット検出回路１００は、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができる。なお、サージはノイズなどによる瞬間的な電圧変動であり、時定数などにもよるが、サージによってもリセットがかかる可能性がある。

さらに、電源立下り時に関しても、バッテリの瞬断時と同様に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなるよりも先に電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなるため、リセット検出回路１００は、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができる。
特開２００５−３１６５９４号公報

しかしながら、近年では、半導体プロセスの微細化により、ロジック回路の電源とされる電圧ＶＤＤの低電圧化が進んでおり、それと同時にリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴの低電圧化も進んでいる。その反面、半導体集積回路が搭載されるプリント基板などの電源にはバッテリ電圧および５Ｖ電源系が用いられており、半導体集積回路とプリント基板のインターフェースにも５Ｖ電源が用いられている。

このため、電圧ＶＤＤと、ロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴと、５Ｖ電源の電圧５ＶＩＮを電源電圧としている回路の最低動作電圧Ｖ−ＭＩＮの関係が、Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴとなることが多い。例えば、ＶＤＤ＝１．５Ｖ、Ｖ−ＲＳＴ＝１．２Ｖ、Ｖ−ＭＩＮ＝１．８Ｖとなる。

これにより、上記図５に示したリセット検出回路１００の構成では、電源起動時、バッテリ瞬断時および電源立下り時に、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを正確に検出することができなくなるという問題がある。

図７は、Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴの関係とされた場合における電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。

この図に示すように、電源起動時には、電圧ＶＤＤの低電圧化に伴い、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上になる前に電圧ＶＤＤの立ち上がりが完了してしまう。このため、電圧５ＶＩＮを電源電圧としているコンパレータ１０１の作動が保証できないため、リセット検出回路１００は、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができない。

また、バッテリ瞬断時には、バッテリ電圧の低下に伴って電圧５ＶＩＮが低下していくときに、同時に電圧ＶＤＤも低下するが、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなるより先に電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなる。このため、リセット検出回路１００は、バッテリ瞬断時にも、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができなくなる。

同様に、電源立下り時に関しても、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなるより先に電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなる。このため、リセット検出回路１００は、電源立下り時にも、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができなくなる。

このように、電源起動時、バッテリ瞬断時および電源立下り時に、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを正確に検出できないと、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなっているにもかかわらず、ロジック回路やＲＡＭのリセットを行えないなどの不具合が発生し得る。

本発明は上記点に鑑みて、電源起動時やバッテリ瞬断時および電源立下り時に、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かが正確に検出できないことにより、ロジック回路のリセットもしくはＲＡＭのリセットが行えなくなることを防止できるリセット検出回路を提供することを目的とする。

上記目的を達成するため、本発明では、第１電圧（５ＶＩＮ）が印加される第１電源ライン（２）と、第２電圧（ＶＤＤ）が印加される第２電源ライン（３）と、第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行う第１判定手段（１０、２０）と、第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、第１電圧（５ＶＩＮ）が第１判定手段（１０、２０）の動作保証電圧となる最低動作電圧（Ｖ−ＭＩＮ）以上あるか否かの判定を行う第２判定手段（３０、４０）と、ロジック回路に対してリセット信号を出力するリセット信号発生手段（５０）とを備えている。そして、リセット信号発生手段（５０）は、第１判定手段（１０、２０）にて第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あると判定され、かつ、第２判定手段（３０、４０）にて第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）以上あると判定された場合にロジック回路に対するリセットを解除し、第１判定手段（１０、２０）にて第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）より低いと判定されるか、もしくは、第２判定手段（３０、４０）にて第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低いと判定された場合にロジック回路に対してリセットを掛けるリセット信号を出力することを特徴としている。

このような構成によれば、電源起動時、バッテリ瞬断時および電源立下り時すべてにおいて、第２判定手段（３０、４０）にて、第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低くなることを検出しつつ、第１判定手段（１０、２０）にて、第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行うことができる。

そして、第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低くなると、第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かに拘わらず、ロジック回路をリセットするようにしている。このため、電源起動時やバッテリ瞬断時および電源立下り時に、第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低くなり、第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かが正確に検出できない状況となることで、ロジック回路のリセットが行えなくなることを防止できる。

例えば、第１判定手段（１０、２０）は、第１電圧（５ＶＩＮ）に基づいて第１しきい値（Ｖｒｅｆ１）を設定する第１しきい値設定回路（１０）と、第２電圧（ＶＤＤ）を分圧することで降圧する分圧回路（２０）と、を有した構成とされる。この場合、第１しきい値設定回路（１０）にて、該第１しきい値設定回路（１０）が設定した第１しきい値（Ｖｒｅｆ１）と分圧回路（２０）にて分圧された第２電圧（ＶＤＤ）とを大小比較することで、第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行う。

また、第２判定手段（３０、４０）は、第１電圧（５ＶＩＮ）に基づいて第２しきい値（Ｖｒｅｆ２）を設定する第２しきい値設定回路（３０）と、第１電圧（５ＶＩＮ）を分圧することで降圧する分圧回路（４０）と、を有した構成とされる。この場合、第２しきい値設定回路（３０）にて、該第２しきい値設定回路（３０）が設定した第２しきい値（Ｖｒｅｆ２）と分圧回路（４０）にて分圧された第１電圧（５ＶＩＮ）とを大小比較することで、第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）以上あるか否かの判定を行う。

さらに、第１判定手段（１０、２０）および第２判定手段（３０、４０）が上記のように構成される場合、第１しきい値（Ｖｒｅｆ１）と第２しきい値（Ｖｒｅｆ２）を同じ電圧に設定すると好ましい。このようにすれば、第１しきい値（Ｖｒｅｆ１）や第２しきい値（Ｖｒｅｆ２）を設定している基準電圧回路（１２、３２）を同じ回路とすることができ、リセット検出回路の回路構成の簡略化を図ることが可能となる。

なお、上記のリセット検出回路では、ロジック回路のリセット電圧（Ｖ−ＲＳＴ）について説明したが、ＲＡＭの電荷保持の保証電圧がロジック回路のリセット電圧（Ｖ−ＲＳＴ）と等しい場合には、第１判定手段（１０、２０）が行った第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定結果に基づき、ロジック回路をリセットすると同時にＲＡＭのリセットを行うこともできる。

また、本発明は、第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、第３電圧（ＶＤＤ２）がＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あるか否かの判定を行う第３判定手段（６０、７０）を備えることもできる。

この場合、リセット信号発生手段（５０）は、第１判定手段（１０、２０）にて第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あると判定され、かつ、第２判定手段（３０、４０）にて第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）以上あると判定され、さらに、第３判定手段（６０、７０）にて第３電圧（ＶＤＤ２）がＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あると判定された場合にロジック回路に対するリセットを解除し、第１判定手段（１０、２０）にて第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）より低いと判定されるか、第２判定手段（３０、４０）にて第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低いと判定されるか、第３判定手段（６０、７０）にて第３電圧（ＶＤＤ２）がＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）より低いと判定されるかのいずれか１つでも満たした場合にロジック回路およびＲＡＭに対してリセットを掛けるリセット信号を出力する。

このようにすれば、電源起動時、バッテリ瞬断時および電源立下り時すべてにおいて、第１電圧（５ＶＩＮ）が最低動作電圧（Ｖ−ＭＩＮ）より低くなることを検出しつつ、第３電圧（ＶＤＤ２）がロジック回路がリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定や、ＲＡＭの電荷保持の保持電圧（Ｖ−ＲＳＴ’）以上あるか否かの判定を行うことができる。これにより、ロジック回路のリセット電圧（Ｖ−ＲＳＴ）とＲＡＭの電荷保持の保持電圧（Ｖ−ＲＳＴ’）が異なる場合に関しても、上記と同様の効果を得ることができる。

例えば、第３判定手段（６０、７０）は、第１電圧（５ＶＩＮ）に基づいて第３しきい値（Ｖｒｅｆ３）を設定する第３しきい値設定回路（６０）と、第３電圧（ＶＤＤ２）を分圧することで降圧する分圧回路（７０）と、を有した構成とされる。この場合、第３しきい値設定回路（６０）にて、該第３しきい値設定回路（６０）が設定した第３しきい値（Ｖｒｅｆ３）と分圧回路（７０）にて分圧された第３電圧（ＶＤＤ２）とを大小比較することで、第３電圧（ＶＤＤ２）がＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あるか否かの判定を行う。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１は、本発明の第１実施形態におけるリセット検出回路１の回路図である。この図に示すように、リセット検出回路１は、５Ｖ電源（図示せず）が発生する電圧５ＶＩＮ（第１電圧）を供給する電源ライン（第１電源ライン）２からの電圧供給に基づいて駆動され、電圧５ＶＩＮを半導体集積回路の内部にて降圧することで形成した電圧ＶＤＤ（第２電圧）を供給する電源ライン（第２電源ライン）３の電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの検出を行う。

図１に示されるように、リセット検出回路１には、第１しきい値設定回路１０、第１分圧回路２０、第２しきい値設定回路３０、第２分圧回路４０およびＯＲ回路５０が備えられている。これらのうち、第１しきい値設定回路１０および第１分圧回路２０が第１判定手段、第２しきい値設定回路３０および第２分圧回路４０が第２判定手段、ＯＲ回路５０がリセット信号発生手段に相当する。

第１しきい値設定回路１０は、コンパレータ１１と、基準電圧回路１２とを有して構成されている。

コンパレータ１１は、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ライン２からの電力供給に基づいて作動する。基準電圧回路１２は、コンパレータ１１と同様、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ライン２からの電力供給に基づいて作動し、第１しきい値に相当する基準電圧Ｖｒｅｆ１を発生させる。この基準電圧Ｖｒｅｆ１は、ロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴを一定比率Ａで降圧した電圧と同じ値に設定されている。そして、この基準電圧Ｖｒｅｆ１がコンパレータ１１の非反転入力端子に入力されている。

第１分圧回路２０は、分圧抵抗２１および分圧抵抗２２によって構成され、電源ライン３の電圧ＶＤＤを分圧抵抗２１および分圧抵抗２２によって一定比率Ａで降圧するものであり、この第１分圧回路２０における分圧抵抗２１および分圧抵抗２２の間の電圧が第１電圧Ｖ１とされる。分圧抵抗２１および分圧抵抗２２の抵抗値は、電源ライン３の電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴと同じ電圧になったときに、電圧ＶＤＤを第１分圧回路２０で分圧すると、第１電圧Ｖ１が第１しきい値設定回路１０により設定される基準電圧Ｖｒｅｆ１と等しい電圧となるように設定されている。

したがって、電源ライン３の電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴよりも高ければ、第１電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも大きな電圧となる。この第１分圧回路２０により形成される第１電圧Ｖ１がコンパレータ１１の反転入力端子に入力されている。

このように、第１分圧回路２０が電圧ＶＤＤを降圧する比率と、基準電圧Ｖｒｅｆ１およびその比較対象となるロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴを共に、同じ比率Ａで降圧している。このため、第１分圧回路２０が形成する第１電圧Ｖ１を第１しきい値設定回路１０における基準電圧Ｖｒｅｆ１と大小比較することで、電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴよりも高いか否かを判定することができる。

第２しきい値設定回路３０は、コンパレータ３１と、基準電圧回路３２とを有して構成されている。

コンパレータ３１は、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ライン２からの電力供給に基づいて作動する。基準電圧回路３２は、コンパレータ３１と同様、車載バッテリ等が発生させている電圧を降圧することで形成した５Ｖ電源の電圧５ＶＩＮが印加される電源ライン２からの電力供給に基づいて作動し、第２しきい値に相当する基準電圧Ｖｒｅｆ２を発生させる。そして、この基準電圧Ｖｒｅｆ２がコンパレータ３１の非反転入力端子に入力されている。

第２分圧回路４０は、分圧抵抗４１および分圧抵抗４２によって構成され、５Ｖ電源に接続された電源ライン２の電圧５ＶＩＮを分圧抵抗４１および分圧抵抗４２によって一定比率Ｂで降圧するものであり、この第２分圧回路４０における分圧抵抗４１および分圧抵抗４２の間の電圧が第２電圧Ｖ２とされる。分圧抵抗４１および分圧抵抗４２の抵抗値は、電源ライン２の電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも高い電圧Ｖ−ＲＳＴ２になったときに、電圧５ＶＩＮを第２分圧回路４０で分圧すると、第２電圧Ｖ２が第２しきい値設定回路３０により設定される基準電圧Ｖｒｅｆ２と等しい電圧となるように設定されている。

したがって、電源ライン２の電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも高い電圧Ｖ−ＲＳＴ２よりも高くなると、第２電圧Ｖ２が基準電圧Ｖｒｅｆ２よりも大きな電圧となる。このため、第２分圧回路４０が形成する第２電圧Ｖ２を第２しきい値設定回路４０における基準電圧Ｖｒｅｆ２と大小比較することで、電圧５ＶＩＮが電圧Ｖ−ＲＳＴ２よりも高いか否かを判定することができる。

ＯＲ回路５０は、コンパレータ１１およびコンパレータ３１の出力を受け取り、ＯＲ論理の出力を発生させるものである。すなわち、コンパレータ１１の出力とコンパレータ３１の出力いずれか一方でもハイレベルになると、ＯＲ回路５０の出力がハイレベルとなる。このＯＲ回路５０の出力がロジック回路やＲＡＭのリセット信号として用いられ、ＯＲ回路５０からハイレベルが出力されている期間中、ロジック回路やＲＡＭがリセットされる。

次に、上記のように構成された本実施形態のリセット検出回路１の作動について説明する。

上記のようなリセット検出回路１において、電圧ＶＤＤと、ロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴと、５Ｖ電源の電圧５ＶＩＮを電源電圧としている回路の最低動作電圧Ｖ−ＭＩＮと、電圧Ｖ−ＲＳＴ２の関係が、Ｖ−ＲＳＴ２＞Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴとなっている。例えば、ＶＤＤ＝１．５Ｖ、Ｖ−ＲＳＴ＝１．２Ｖ、Ｖ−ＭＩＮ＝１．８Ｖ、Ｖ−ＲＳＴ２＝２．０Ｖとなる。

このため、以下に示すように、電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時、電源立下り時すべてにおいて、リセット検出回路１にて、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの判定を行うことができる。これについて、図２を参照して説明する。

図２は、Ｖ−ＲＳＴ２＞Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴの関係とされた場合における電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。

この図に示されるように、電圧ＶＤＤは５Ｖ電源の電圧５ＶＩＮが立ち上がって最低動作電圧Ｖ−ＭＩＮ以上となるよりも前に、リセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上になることがある。このとき、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上となる前は、コンパレータ１１が正常に作動しているという保証はないため、仮に電圧ＶＤＤの上昇に伴ってコンパレータ１１の出力がハイレベルからローレベルに変わったとしても、それが正しいとは限らない。

これに対し、本実施形態の場合、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも高くなるまでコンパレータ３１の出力がハイレベルとなり、ＯＲ回路５０の出力がハイレベルとなる。これにより、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも低いときにコンパレータ１１の出力がハイレベルからローレベルに切り替わったとしても、５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上になるまで、ロジック回路やＲＡＭをリセットすることができる。したがって、リセット検出回路１は、電源起動時に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上になることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上になったことを検出することができる。

バッテリの瞬断時に関しては、バッテリ電圧の低下に伴って電圧５ＶＩＮが低下していくことになる。このとき、同時に電圧ＶＤＤも低下していくが、電圧ＶＤＤの低下よりも先に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも下回ることがある。この場合には、その後に電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴよりも小さくなったか否かをコンパレータ１１で正常に検出できるという保証はない。

これに対し、本実施形態の場合、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも低くなると同時に、コンパレータ３１の出力がローレベルからハイレベルに切り替わる。このため、電圧ＶＤＤの低下よりも先に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも下回ったときに、電圧ＶＤＤの状況に拘わらずロジック回路やＲＡＭをリセットすることができる。したがって、リセット検出回路１は、バッテリの瞬断時にも、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴよりも低くなったことを検出することができる。

サージによる電圧ＶＤＤの低下時に関しては、電圧５ＶＩＮは低下していないため、リセット検出回路１００は、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったことを検出することができる。

さらに、電源立下り時に関しても、バッテリの瞬断時と同様に、バッテリ電圧の低下に伴って電圧５ＶＩＮが低下していき、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなるよりも先に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも下回ることがある。本実施形態の場合、この場合にも上記と同様に電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮよりも低くなると同時に、コンパレータ３１の出力がローレベルからハイレベルに切り替わる。したがって、リセット検出回路１は、電源立下り時にも、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴよりも低くなったことを検出することができる。

以上説明したように、本実施形態のリセット検出回路１によれば、電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時、電源立下り時すべてにおいて、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの判定を行うようにしている。

そして、電源起動時やバッテリ瞬断時および電源立下り時に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなると、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かに拘わらず、ロジック回路やＲＡＭをリセットするようにしている。このため、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなり、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かが正確に検出できない状況となることで、ロジック回路やＲＡＭのリセットが行えなくなることを防止できる。

（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、電圧ＶＤＤが５Ｖ電源が発生する電圧５ＶＩＮに基づいて半導体集積回路の内部で電源ＶＤＤを形成しているが、本実施形態では、半導体集積回路の外部で電源ＶＤＤを形成する場合について説明する。なお、リセット検出回路１そのものに関しては、第１実施形態と同様であるため、ここではリセット検出回路１の動作に関し、第１実施形態と異なる部分について説明する。

半導体集積回路の外部で電源ＶＤＤを形成する場合、電圧５ＶＩＮの立上りおよび立下りと電圧ＶＤＤの立上りおよび立下りのタイミングは同期しない。つまり、電圧ＶＤＤが電圧５ＶＩＮと独立して起動する。このため、電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に早くなったり、その逆に電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に遅くなったりする。

しかしながら、上記図１に示したリセット検出回路１によれば、これらの場合についても第１実施形態で示した効果を得ることが可能となる。

図３は、電源起動時および電源立下り時の様子を示したタイミングチャートであり、図３（ａ）、（ｂ）は、それぞれ、電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に早い場合、図３（ｃ）、（ｄ）は、それぞれ、電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に遅い場合を示している。

電圧５ＶＩＮの立上りよりも電圧ＶＤＤの立上りの方が十分に早い場合、図３（ａ）に示すように、電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上になったとしても、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上になるまでロジック回路やＲＡＭのリセットが解除されない。

電圧５ＶＩＮの立下りよりも電圧ＶＤＤの立下りの方が十分に早い場合、図３（ｂ）に示すように、電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴより低くなったときに、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上あったとしても、ロジック回路やＲＡＭがリセットされる。

電圧５ＶＩＮの立上りよりも電圧ＶＤＤの立上りの方が十分に遅い場合、図３（ｃ）に示すように、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮ以上になってから、電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上になると、ロジック回路やＲＡＭのリセットが解除される。

電圧５ＶＩＮの立下りよりも電圧ＶＤＤの立下りの方が十分に遅い場合、図３（ｄ）に示すように、電圧ＶＤＤがロジック回路のリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あったとしても、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなったときにロジック回路やＲＡＭがリセットされる。

このように、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かの判定を行い、電源起動時や電源立下り時に、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなると、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かに拘わらず、ロジック回路やＲＡＭをリセットするようにしている。

これにより、半導体集積回路の外部においてＶＤＤが形成されたとしても、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなり、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かが正確に検出できない状況となることで、ロジック回路やＲＡＭのリセットが行えなくなることを防止できる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、ＲＡＭ保持電圧Ｖ−ＲＳＴ’がロジック回路のリセット電圧Ｖ−ＲＳＴと異なる値である場合について説明する。

図４は、本実施形態のリセット検出回路１の回路構成を示したものである。第１実施形態に示したリセット検出回路１に対して、ＲＡＭ保持電圧Ｖ−ＲＳＴ’の検出の為に、第３しきい値設定回路６０および第３分圧回路７０を備えている。これら第３しきい値設定回路６０および第３分圧回路７０が第３判定手段に相当する。

第３しきい値設定回路６０は、コンパレータ６１と、基準電圧回路６２とを有して構成されている。

コンパレータ６１は、電源ライン２とは異なる電圧ＶＤＤ２を印加する電源ライン（第３電源ライン）４からの電力供給に基づいて作動する。基準電圧回路６２は、コンパレータ６１と同様、電圧５ＶＩＮが印加される電源ライン２からの電力供給に基づいて作動し、基準電圧Ｖｒｅｆ３を発生させる。そして、この基準電圧Ｖｒｅｆ３がコンパレータ６１の非反転入力端子に入力されている。

第３分圧回路７０は、分圧抵抗７１および分圧抵抗７２によって構成され、電圧ＶＤＤ２が印加される電源ライン４の電圧５ＶＩＮを分圧抵抗７１および分圧抵抗７２によって一定比率Ｃで降圧するものであり、この第３分圧回路７０における分圧抵抗７１および分圧抵抗７２の間の電圧が第３電圧Ｖ３とされる。分圧抵抗７１および分圧抵抗７２の抵抗値は、電源ライン４の電圧ＶＤＤ２がＲＡＭ保持電圧Ｖ−ＲＳＴ’と同じ電圧になったときに、電圧ＶＤＤ２を第３分圧回路７０で分圧すると、第３電圧Ｖ３が第３しきい値設定回路６０により設定される基準電圧Ｖｒｅｆ３と等しい電圧となるように設定されている。

したがって、電源ライン４の電圧ＶＤＤ２がＲＡＭ保持電圧Ｖ−ＲＳＴ’よりも高ければ、第３電圧Ｖ３は基準電圧Ｖｒｅｆ３よりも大きな電圧となる。この第３分圧回路７０により形成される第３電圧Ｖ３がコンパレータ６１の反転入力端子に入力されている。

このように、第３分圧回路７０が電圧ＶＤＤ２を降圧する比率と、基準電圧Ｖｒｅｆ３およびその比較対象となるＲＡＭ保持電圧Ｖ−ＲＳＴ’を共に、同じ比率Ｃで降圧している。このため、第３分圧回路７０が形成する第３電圧Ｖ３を第３しきい値設定回路６０における基準電圧Ｖｒｅｆ３と大小比較することで、電圧ＶＤＤ２がＲＡＭ保持電圧Ｖ−ＲＳＴ’よりも高いか否かを判定することができる。

そして、本実施形態のリセット検出回路１では、第３しきい値設定回路６０におけるコンパレータ６１の出力もＯＲ回路５０に入力されるようにしている。すなわち、コンパレータ１１の出力とコンパレータ３１の出力およびコンパレータ６１の出力のいずれか一つでもハイレベルになると、ＯＲ回路５０の出力がハイレベルとなる。このＯＲ回路５０の出力がロジック回路やＲＡＭのリセット信号として用いられ、ＯＲ回路５０からハイレベルが出力されている期間中、ロジック回路やＲＡＭがリセットされる。

このような構成のリセット検出回路１においても、電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤ、ＶＤＤ２の低下時、電源立下り時すべてにおいて、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなることを検出しつつ、電圧ＶＤＤがリセット電圧Ｖ−ＲＳＴ以上あるか否かの判定や、電圧ＶＤＤ２がＲＡＭ保持電圧Ｖ−ＲＳＴ’以上あるか否かの判定を行うことができる。これにより、第１実施形態と同様の効果を得ることができる。

（他の実施形態）
上記第１〜第３実施形態では、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３をそれぞれ異なる電圧として示してあるが、これらを同じ電圧とすることも可能である。この場合、第１〜第３分圧回路２０、４０、７０における分圧抵抗２１、２２、４１、４２、７１、７２の抵抗値を調整するのみで済み、基準電圧回路１２、３２、６２をすべて同じ回路とすることができる。このため、回路構成の簡略化を図ることが可能となる。

また、上記各実施形態で示したリセット検出回路１は、最低動作電圧Ｖ−ＭＩＮよりも電圧ＶＤＤやリセット電圧Ｖ−ＲＳＴが低くなる場合に上記効果を奏するものであるが、最低動作電圧Ｖ−ＭＩＮよりも電圧ＶＤＤやリセット電圧Ｖ−ＲＳＴが高くなる場合に本発明を適用することを排除するものではない。

なお、上記説明においては、電圧ＶＤＤのみが低下する原因としては、サージによる電圧ＶＤＤの低下時のみを例に挙げているが、それに加えて、ＧＮＤショート、電源リップルが挙げられる。ＧＮＤショートは、電圧ＶＤＤの印加される電源ライン等がＧＮＤ接続された配線などに短絡することによって発生するものであり、これにより電圧ＶＤＤが低下する可能性がある。また、電源リップルは、電圧ＶＤＤが印加される負荷となっているロジック、ＲＯＭ、ＲＡＭ回路などの回路の電流変動（交流成分）が原因となって起きる電源の変動（交流成分）のことであり、電流変動が大きい場合や電圧ＶＤＤを出力している電源の応答性が遅い場合に電源リップルが発生し、場合によっては電圧ＶＤＤのリセット電圧を下回ることがある。これらの場合についても、上述したサージによる電圧ＶＤＤの低下時と同様にリセット検出を行うことが可能である。

本発明の第１実施形態におけるリセット検出回路１の回路図である。 Ｖ−ＲＳＴ２＞Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴの関係とされた場合における電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。 （ａ）、（ｂ）は、それぞれ、電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に早い場合、（ｃ）、（ｄ）は、それぞれ、電圧５ＶＩＮの立上りおよび立下りよりも電圧ＶＤＤの立上りおよび立下りの方が十分に遅い場合のタイミングチャートである。 本発明の第３実施形態におけるリセット検出回路１の回路図である。 従来のリセット検出回路１００の回路図である。 ＶＤＤ＞Ｖ−ＲＳＴ＞Ｖ−ＭＩＮの関係の場合における電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。 Ｖ−ＭＩＮ＞ＶＤＤ＞Ｖ−ＲＳＴの関係とされた場合における電源起動時、バッテリ瞬断時、サージによる電圧ＶＤＤの低下時および電源立下り時の様子を示したタイミングチャートである。

符号の説明

１…リセット検出回路、２…電源ライン、３…電源ライン、１０、３０、６０…第１〜第３しきい値設定回路、１１、３１、６１…コンパレータ、１２、３２、６２…基準電圧回路、２０、４０、７０…分圧回路、２１、２２、４１、４２、７１、７２…分圧抵抗、５０…ＯＲ回路。

Claims (7)

1. 第１電圧（５ＶＩＮ）が印加される第１電源ライン（２）と、
   第２電圧（ＶＤＤ）が印加される第２電源ライン（３）と、
   前記第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、前記第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行う第１判定手段（１０、２０）と、
   前記第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、前記第１電圧（５ＶＩＮ）が前記第１判定手段（１０、２０）の動作保証電圧となる最低動作電圧（Ｖ−ＭＩＮ）以上あるか否かの判定を行う第２判定手段（３０、４０）と、
   前記第１判定手段（１０、２０）にて前記第２電圧（ＶＤＤ）が前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あると判定され、かつ、前記第２判定手段（３０、４０）にて前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）以上あると判定された場合に前記ロジック回路に対するリセットを解除し、前記第１判定手段（１０、２０）にて前記第２電圧（ＶＤＤ）が前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）より低いと判定されるか、もしくは、前記第２判定手段（３０、４０）にて前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）より低いと判定された場合に前記ロジック回路に対してリセットを掛けるリセット信号を出力するリセット信号発生手段（５０）と、を備えていることを特徴とするリセット検出回路。
2. 前記第１判定手段（１０、２０）は、
   前記第１電圧（５ＶＩＮ）に基づいて第１しきい値（Ｖｒｅｆ１）を設定する第１しきい値設定回路（１０）と、
   前記第２電圧（ＶＤＤ）を分圧することで降圧する分圧回路（２０）と、を有し、
   前記第１しきい値設定回路（１０）にて、該第１しきい値設定回路（１０）が設定した前記第１しきい値（Ｖｒｅｆ１）と前記分圧回路（２０）にて分圧された前記第２電圧（ＶＤＤ）とを大小比較することで、前記第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行うことを特徴とする請求項１に記載のリセット検出回路。
3. 前記第２判定手段（３０、４０）は、
   前記第１電圧（５ＶＩＮ）に基づいて第２しきい値（Ｖｒｅｆ２）を設定する第２しきい値設定回路（３０）と、
   前記第１電圧（５ＶＩＮ）を分圧することで降圧する分圧回路（４０）と、を有し、
   前記第２しきい値設定回路（３０）にて、該第２しきい値設定回路（３０）が設定した前記第２しきい値（Ｖｒｅｆ２）と前記分圧回路（４０）にて分圧された前記第１電圧（５ＶＩＮ）とを大小比較することで、前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）以上あるか否かの判定を行うことを特徴とする請求項１または２に記載のリセット検出回路。
4. 前記第１判定手段（１０、２０）は、
   前記第１電圧（５ＶＩＮ）に基づいて第１しきい値（Ｖｒｅｆ１）を設定する第１しきい値設定回路（１０）と、
   前記第２電圧（ＶＤＤ）を分圧することで降圧する分圧回路（２０）と、を有し、
   前記第１しきい値設定回路（１０）にて、該第１しきい値設定回路（１０）が設定した前記第１しきい値（Ｖｒｅｆ１）と前記分圧回路（２０）にて分圧された前記第２電圧（ＶＤＤ）とを大小比較することで、前記第２電圧（ＶＤＤ）がロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定を行い、
   前記第２判定手段（３０、４０）は、
   前記第１電圧（５ＶＩＮ）に基づいて第２しきい値（Ｖｒｅｆ２）を設定する第２しきい値設定回路（３０）と、
   前記第１電圧（５ＶＩＮ）を分圧することで降圧する分圧回路（４０）と、を有し、
   前記第２しきい値設定回路（３０）にて、該第２しきい値設定回路（３０）が設定した前記第２しきい値（Ｖｒｅｆ２）と前記分圧回路（４０）にて分圧された前記第１電圧（５ＶＩＮ）とを大小比較することで、前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）以上あるか否かの判定を行い、
   前記第１しきい値（Ｖｒｅｆ１）と前記第２しきい値（Ｖｒｅｆ２）は同じ電圧に設定されていることを特徴とする請求項１に記載のリセット検出回路。
5. 前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）は、ＲＡＭの電荷保持の保証電圧と等しく、前記第１判定手段（１０、２０）が行った前記第２電圧（ＶＤＤ）が前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あるか否かの判定結果に基づき、前記ロジック回路をリセットすると同時に前記ＲＡＭのリセットを行うことを特徴とする請求項１ないし４のいずれか１つに記載のリセット検出回路。
6. 第３電圧（ＶＤＤ２）が印加される第３電源ライン（４）と、
   前記第１電圧（５ＶＩＮ）からの電圧供給を受けて作動し、前記第３電圧（ＶＤＤ２）がＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あるか否かの判定を行う第３判定手段（６０、７０）を備え、
   前記リセット信号発生手段（５０）は、前記第１判定手段（１０、２０）にて前記第２電圧（ＶＤＤ）が前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）以上あると判定され、かつ、前記第２判定手段（３０、４０）にて前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）以上あると判定され、さらに、前記第３判定手段（６０、７０）にて前記第３電圧（ＶＤＤ２）が前記ＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あると判定された場合に前記ロジック回路に対するリセットを解除し、前記第１判定手段（１０、２０）にて前記第２電圧（ＶＤＤ）が前記ロジック回路のリセット電圧（Ｖ−ＲＳＴ）より低いと判定されるか、前記第２判定手段（３０、４０）にて前記第１電圧（５ＶＩＮ）が前記最低動作電圧（Ｖ−ＭＩＮ）より低いと判定されるか、前記第３判定手段（６０、７０）にて前記第３電圧（ＶＤＤ２）が前記ＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）より低いと判定されるかのいずれか１つでも満たした場合に前記ロジック回路および前記ＲＡＭに対してリセットを掛けるリセット信号を出力することを特徴とする請求項１ないし４のいずれか１つに記載のリセット検出回路。
7. 前記第３判定手段（６０、７０）は、
   前記第１電圧（５ＶＩＮ）に基づいて第３しきい値（Ｖｒｅｆ３）を設定する第３しきい値設定回路（６０）と、
   前記第３電圧（ＶＤＤ２）を分圧することで降圧する分圧回路（７０）と、を有し、
   前記第３しきい値設定回路（６０）にて、該第３しきい値設定回路（６０）が設定した前記第３しきい値（Ｖｒｅｆ３）と前記分圧回路（７０）にて分圧された前記第３電圧（ＶＤＤ２）とを大小比較することで、前記第３電圧（ＶＤＤ２）が前記ＲＡＭの電荷保持の保証電圧（Ｖ−ＲＳＴ’）以上あるか否かの判定を行うことを特徴とする請求項６に記載のリセット検出回路。
   
   

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