JP2010054217A - 電圧低下検出回路 - Google Patents

Abstract

【課題】動作余裕度が非常に狭い場合でも、検出信号を確実に出力できる電圧低下検出回路を提供する。
【解決手段】電圧低下検出回路２１を、ピークホールド回路２２と、コンパレータ２３とで構成したので、リセット信号を出力するか否かの比較基準が常に電源電圧ＶＤＤのピークレベルとなるから、電源を供給する側の個体差が問題とならず、個体差のばらつきを吸収するためのマージンが不要となる。
【選択図】図１

Description

本発明は、電源電圧の低下を検出すると検出信号を出力する電圧低下検出回路に関する。

マイクロコンピュータは、ＣＰＵがＲＯＭに格納されている制御プログラムに従って、所定の機能を実現するために順次処理を行うようになっている。その主要部分をなすロジック回路はＣＭＯＳプロセスで構成される場合が多く、電源電圧ＶＤＤ（例えば１．５Ｖ）が供給されて動作する。この場合、ロジック回路は、プロセスに応じて決定される範囲の電源電圧（例えば１．３５Ｖ〜１．７５Ｖ）が与えられなければ正常に動作しない。したがって、何らかの原因により電源電圧ＶＤＤが低下し、上記の正常動作範囲を下回った場合にはＣＰＵが暴走するおそれがある。
そこで、マイクロコンピュータでは、電源電圧ＶＤＤが下限閾値（リセット電圧）を下回ったことを検出すると、リセット信号を出力してＣＰＵを含むシステムをリセットし、初期状態から処理を再開させるため、リセット回路が設けられている。

図９は、マイクロコンピュータの一構成例を概略的に示すものである。電源回路１は、バンドギャップリファレンスによる基準電圧Ｖref１を出力する基準電圧回路２を備え、その基準電圧Ｖref１はオペアンプ３の反転入力端子に与えられている。電源＋Ｂ（ワンチップ構成の場合、例えば５Ｖや３．３Ｖ等のＩ／Ｏ電源でも良い）とグランドとの間には、ＰチャネルＭＯＳＦＥＴ４と、抵抗素子５及び６の直列回路が接続されており、ＦＥＴ４のゲートはオペアンプ３の出力端子に、抵抗素子５及び６の共通接続点はオペアンプ３の非反転入力端子に接続されている。また、ＦＥＴ４のゲートとドレインとの間には、発振防止用のコンデンサ７が接続されている。

オペアンプ３は、抵抗素子５及び６の共通接続点の電位が基準電圧Ｖref１と等しくなるようにＦＥＴ４のゲート電位を制御する。そして、ＦＥＴ４のドレインより出力される電圧Ｖoutが電源ＶＤＤとして、ＣＰＵ８，ＲＯＭ９，ＲＡＭ１０やその他図示しないゲートアレイ等を含むロジック回路部１１に供給されている。
リセット回路１２は、電源ＶＤＤとグランドとの間に接続される抵抗素子１３及び１４の直列回路と、非反転入力端子が抵抗素子１３及び１４の共通接続点に接続されるコンパレータ１５と、そのコンパレータ１５の反転入力端子に基準電圧Ｖref2を出力する基準電圧回路１６とを備えている。そして、コンパレータ１５の出力端子より、ロジック回路部１１に対してリセット信号が出力される。

尚、特許文献１には、マイコンに対してパワーオンリセット信号を出力する回路の一例が開示されている。
特開平６−２９６１２５号公報

ＣＰＵ８は、リセットがかかるまでは、ＲＡＭ１０上のデータが正常であるという前提で処理を行う。そのため、リセット回路１２におけるリセット電圧Ｖref2・γは、ＲＡＭ等のデータ保持限界電圧（例えば１．０Ｖ〜１．１Ｖ程度）よりも高く設定する必要がある。尚、係数γは、抵抗素子１３，１４の抵抗値をＲ１，Ｒ２とすると、
γ＝（Ｒ１＋Ｒ２）／Ｒ２である。

結果として、リセット電圧Ｖref2・γは、ロジック回路部１１の正常動作範囲よりも低く、ＲＡＭ１０等のデータ保持限界電圧よりも高い範囲に設定しなければならない。したがって、リセット電圧の設定ばらつきが許容される範囲は狭くなり（図１０参照）、ＬＳＩプロセスの微細化が進むことで電源電圧ＶＤＤが更に低圧化するとリセット回路１２の動作余裕度が一層狭まってしまう（図１１参照）。

本発明は上記事情に鑑みてなされたものであり、その目的は、動作余裕度が非常に狭い場合でも、検出信号を確実に出力できる電圧低下検出回路を提供することにある。

請求項１記載の電圧低下検出回路によれば、電源電圧のピークレベルをピークホールド回路によって保持しておき、検出信号出力手段が、保持されているピークレベルに対して現時点の電源電圧が低下したことを検出すると検出信号を出力する。斯様に構成すれば、検出信号を出力するか否かの比較基準が常に各個体の電源電圧の正常安定レベルとなるから、電源を供給する側の個体差が問題とならず、個体差のばらつきを吸収するためのマージンが不要となる。そして、ピークレベルの基準から電源電圧が低下すれば検出信号を確実に出力できるので、動作余裕度の広狭にかかわらず、簡単な構成で所期の目的を実現できる。

請求項２記載の電圧低下検出回路によれば、検出信号出力手段を、前記ピークレベルに対し所定のオフセットを持たせた判定閾値に基づいて検出を行う比較器で構成するので、そのオフセットによってピークレベル基準からの相対的な検出余裕を持たせることができる。

請求項３記載の電圧低下検出回路によれば、電源の立ち上がり時において、電源電圧が正常安定状態に達するまでの間は、初期信号出力手段が検出信号出力手段に替わって検出信号を出力するので、パワーオンリセット信号と同趣旨の信号を出力する必要がある場合にも対応することができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。電圧低下検出回路２１は、ピークホールド回路２２と、コンパレータ２３（検出信号出力手段）とで構成されている。

ピークホールド回路２２は、電源回路１より供給される電源電圧Ｖoutが非反転入力端子に与えられるオペアンプ２４と、このオペアンプ２４の出力端子とグランドとの間に接続されるダイオード２５及びコンデンサ２６の直列回路とで構成され、オペアンプ２４の反転入力端子は、ダイオード２５及びコンデンサ２６の共通接続点に接続されている。コンパレータ２３の非反転入力端子は、オペアンプ２４の反転入力端子に接続されており、コンパレータ２３の反転入力端子には、電圧Ｖoutが与えられている。そして、コンパレータ２３の出力端子より、ロジック回路１１に対してリセット信号（検出信号）が出力される。

次に、本実施例の作用について図２及び図３も参照して説明する。図２に示すように、電源回路１による電源電圧Ｖout（ＶＤＤ）の供給が開始されて電圧Ｖoutが上昇すると、ピークホールド回路２２は、コンデンサ２６の端子電圧が、オペアンプ２４の非反転入力端子（Ａ点）に与えられている電圧Ｖoutと同電位になるように、ダイオード２５を介してコンデンサ２６を充電するので、コンデンサ２６の端子電圧（Ｂ点）は上昇する。一旦充電された電荷は放電されないため、上記端子電圧は電圧Ｖoutのピークレベルを保持することになる。

そして、電圧Ｖoutが安定して一定のレベルになると、時刻ｔ０で、Ｂ点の電位はＡ点の電位に等しくなる。すなわち、コンパレータ２３の２つの入力端子は同電位となり、コンパレータ２３の出力信号はロウレベルである。この状態から、時刻ｔ１において電源ＶＤＤが低下すると、Ｂ点の電位はピークレベルを維持するのに対してＡ点の電位が低下するので、コンパレータ２３の出力信号はハイレベルに転じて、リセット信号Ｖresがアクティブとなる。

図３は、本実施例の効果を説明する図である。図３（ｂ）は、図９に示す従来構成に対応するもので、各個体（１）〜（３）それぞれに電源回路１の電源電圧ＶＤＤと、リセット回路１２のリセット電圧Ｖref2・γとが独立にばらつく。そして、電源電圧ＶＤＤの許容範囲と、リセット電圧Ｖref2・γのばらつき範囲とが一部重なる場合があると、個体（１），（２）の場合は問題ないが、個体（３）の場合は電圧の低下が検出できなくなってしまう。
これに対して、図３（ａ）に示す電圧低下検出回路２１の場合は、個体（１）〜（３）の電源電圧ＶＤＤが許容範囲内でどのようにばらついたとしても、リセット信号は、それぞれの各個体の正常安定レベルを基準とし、ばらつきに応じて出力されるので、個体間のばらつきが全く問題なくなる。

以上のように本実施例によれば、電圧低下検出回路２１を、ピークホールド回路２２と、コンパレータ２３とで構成したので、リセット信号を出力するか否かの比較基準が常に電源電圧ＶＤＤの正常安定レベルとなるから、電源を供給する側の個体差が問題とならず、個体差のばらつきを吸収するためのマージンが不要となる。そして、正常安定レベルの基準から電源電圧が低下すれば検出信号を確実に出力できるので、動作余裕度の広狭にかかわらず、簡単な構成で所期の目的を実現できる。

（第２実施例）
図４及び図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図４（ａ）に示すように、第２実施例の電圧低下検出回路３１は、第１実施例の電圧低下検出回路２１におけるコンパレータ２３を、ピークレベルに対して所定のオフセットを持たせた閾値に基づき電圧低下を検出する比較器３２（検出信号出力手段）に置き換えたものであり、図４（ｂ）は、その具体構成例を示す。

比較器３２は、ボルテージフォロワを構成するオペアンプ３３と、コンパレータ３４とを備え、オペアンプ３３の出力端子とグランドとの間には、抵抗素子３５及び３６の直列回路が接続されている。オペアンプ３３の非反転入力端子がＢ点に接続され、コンパレータ３４の非反転入力端子は、抵抗素子３５及び３６の共通接続点に接続され、同反転入力端子はＡ点に接続される。すなわち、抵抗素子３５及び３６による分圧比によって、オフセットを付与することができる。

次に、第２実施例の作用について、図５を参照して説明する。オフセット特性を持たない比較器の場合、図５（ｂ）に示すように、電圧Ｖoutにノイズレベル程度の僅かな低下が発生した場合に反応してリセット信号がアクティブになることが想定される。これに対して、図５（ａ）に示す電圧低下検出回路３１では、比較器３２に付与したオフセットにより、ノイズレベル程度の僅かな低下が発生した場合に反応することは回避される。

以上のように第２実施例によれば、電圧低下検出回路３１の比較器３２を、ピークレベルに対し所定のオフセットを持たせた判定閾値に基づいて電圧低下を検出するように構成したので、そのオフセットによりピークレベル基準からの相対的な検出余裕を持たせることができ、ノイズレベル程度の僅かな電圧低下に反応してリセット信号をアクティブにすることを回避できる。

（第３実施例）
図６は本発明の第３実施例を示すものであり、第２実施例と異なる部分について説明する。第３実施例は、第２実施例の比較器３２に替わって、同様にオフセット特性を持たせた比較器３７（検出信号出力手段）の他の構成例を示す。比較器３７は、電源側でミラー対を構成するＰチャネルＭＯＳＦＥＴ３８，３９と、ＦＥＴ３８のドレインとグランドとの間に接続される抵抗素子４０とで構成されている。信号入力側の差動部は、ソースがＦＥＴ３９のドレインに共通に接続されて、差動対を構成するＰチャネルＭＯＳＦＥＴ４１，４２と、これらのＦＥＴ４１，４２のドレインとグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ４３，４４とで構成され、ＦＥＴ４１，４２のゲートが、オペアンプ３４の入力端子ＩＮ＋，ＩＮ−となっている。

ＮチャネルＭＯＳＦＥＴ４５は、ＦＥＴ４３とミラー対を構成しており、ＦＥＴ４３，４５のゲートはＦＥＴ４３のドレインに接続されている。また、ＮチャネルＭＯＳＦＥＴ４６，４７は、ＦＥＴ４４とミラー対を構成しており、これらのゲートはＦＥＴ４４のドレインに接続されている。また、電源とＦＥＴ４５，４６，４７との間には、ミラー対を構成するＰチャネルＭＯＳＦＥＴ４８，４９が接続されており、これらのゲートはＦＥＴ４８のドレインに接続されている。

そして、ＦＥＴ４９，４６の共通接続点であるドレインは、ＮＯＴゲート５０の入力端子に接続されており、ＮＯＴゲート５０の出力端子より、リセット信号Ｖresが出力される。この場合、図中に破線で囲んだＦＥＴ４１のゲート幅ＷのサイズをＦＥＴ４２のゲート幅Ｗよりも大きくするか、若しくは、ＦＥＴ４９のゲート幅ＷのサイズをＦＥＴ４８のゲート幅Ｗよりも大きくするように設定することで、比較器３７にオフセット特性を持たせることができる。

（第４実施例）
図７及び図８本発明の第４実施例を示すものであり、第２実施例と異なる部分について説明する。第４実施例の電圧低下検出回路５１は、第２実施例の構成に、比較器５２（初期信号出力手段）及びＯＲゲート５３を追加したものである。比較器５２は、比較器３２と並列に接続されており、電源回路１が動作を開始して電圧Ｖoutがゼロレベルから立ち上がる場合に、パワーオンリセット信号を出力するように構成されている。
すなわち、図８に示すように、電圧Ｖoutが立ち上がってピークレベル、すなわち、正常安定レベルに達するまでの低電圧期間に、比較器３２に替わりパワーオンリセット信号を、ＯＲゲート５３を介して出力する。斯様に構成すれば、パワーオンリセット信号が必要なシステムにも本発明を適用することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第４実施例の構成を、第１，第３実施例に適用しても良い。
電源電圧等の設定は、個別の設計に応じて適宜変更すれば良い。

本発明の第１実施例であり、電圧低下検出回路の構成を示す図 図１に示すＡ点，Ｂ点の電圧変化と、リセット信号の出力状態とを示すタイミングチャート 個体（１）〜（３）のばらつきに対応する（ａ）第１実施例の構成と、（ｂ）従来構成との効果を比較した図 本発明の第２実施例であり、（ａ）は図１相当図、（ｂ）は比較器の具体構成例を示す図 （ａ）は第２実施例の構成におけるタイミングチャート、（ｂ）は従来構成に対応する図２相当図 本発明の第３実施例を示す図４（ｂ）相当図 本発明の第４実施例を示す図１相当図 図２相当図 従来技術を示す図１相当図 電源回路の出力電圧と、ＲＡＭの保持限界電圧との関係を示す図 リセット回路の動作余裕度を説明する図

符号の説明

図面中、２１は電圧低下検出回路、２２はピークホールド回路、２３はコンパレータ（検出信号出力手段）、３１は電圧低下検出回路、３２，３７は比較器（検出信号出力手段）、５１は電圧低下検出回路、５２は比較器（初期信号出力手段）を示す。

Claims (3)

1. 電源電圧の低下を検出すると検出信号を出力する電圧低下検出回路であって、
   前記電源電圧のピークレベルを保持するピークホールド回路と、
   このピークホールド回路により保持されたピークレベルに対し、前記電源電圧が低下したことを検出すると、前記検出信号を出力する検出信号出力手段とを備えたことを特徴とする電圧低下検出回路。
2. 前記検出信号出力手段を、前記ピークレベルに対し所定のオフセットを持たせた判定閾値に基づいて、前記検出を行う比較器で構成したことを特徴とする請求項１記載の電圧低下検出回路。
3. 前記電源の立ち上がり時において、前記電源電圧が正常安定状態に達するまでの期間に、前記検出信号出力手段に替わって前記検出信号を出力する初期信号出力手段を備えたことを特徴とする請求項１又は２記載の電圧低下検出回路。

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