JP2004032146A - オフセット電圧キャンセル回路 - Google Patents
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Abstract
【課題】状態変化に高速に追随して差動信号のオフセット電圧をキャンセルするオフセット電圧キャンセル回路を提供する。
【解決手段】差動入力信号ＶＡ１，ＶＡ２のピーク電圧ＶＰ１，ＶＰ２は、ピーク検出部１０１，１０２の各キャパシタ１２に保持される。差動入力信号ＶＡ１とピーク電圧ＶＰ２は加算部２０１で加算されて差動出力信号ＶＣ１となり、差動入力信号ＶＡ２とピーク電圧ＶＰ１は加算部２０２で加算されて差動出力信号ＶＣ２となる。差動出力電圧ＶＣ１，ＶＣ２は、ピークレベルリセット部３０に与えられて電位差に応じたリセット信号ＲＳＴとなり、各ピーク検出部１０１，１０２のＮＭＯＳ１４のゲートに与えられる。差動出力信号ＶＣ１，２にオフセットが生じると、リセット信号ＲＳＴが大きくなってＮＭＯＳ１４が導通し、キャパシタ１２に保持されたピーク電圧ＶＰ１，ＶＰ２がリセットされる。
【選択図】 図１
【解決手段】差動入力信号ＶＡ１，ＶＡ２のピーク電圧ＶＰ１，ＶＰ２は、ピーク検出部１０１，１０２の各キャパシタ１２に保持される。差動入力信号ＶＡ１とピーク電圧ＶＰ２は加算部２０１で加算されて差動出力信号ＶＣ１となり、差動入力信号ＶＡ２とピーク電圧ＶＰ１は加算部２０２で加算されて差動出力信号ＶＣ２となる。差動出力電圧ＶＣ１，ＶＣ２は、ピークレベルリセット部３０に与えられて電位差に応じたリセット信号ＲＳＴとなり、各ピーク検出部１０１，１０２のＮＭＯＳ１４のゲートに与えられる。差動出力信号ＶＣ１，２にオフセットが生じると、リセット信号ＲＳＴが大きくなってＮＭＯＳ１４が導通し、キャパシタ１２に保持されたピーク電圧ＶＰ１，ＶＰ２がリセットされる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、例えば無線通信における受信装置の検波回路等から出力される差動信号に含まれるオフセット電圧を除去するための、オフセット電圧キャンセル回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来のオフセット電圧キャンセル回路の一例を示す構成図である。
【０００５】
このオフセット電圧キャンセル回路９０は、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２から、それぞれのピーク電圧ＶＰ１，ＶＰ２を検出するピーク検出部９１，９２と、この差動入力信号ＶＡ１，ＶＡ２の中間電位を基準電圧ＶＲＥＦとして出力する抵抗９３，９４を有している。
【０００６】
ピーク検出部９１，９２は、ボルテージフォロワと電圧保持用のキャパシタで構成され、入力電圧が上昇したときには即座に追随してその最大電圧を保持するようになっている。一方、入力電圧が低下したときには、安定した動作を確保するために、保持している電圧を大きな時定数で徐々に低下させるように構成されている。
【０００７】
また、このオフセット電圧キャンセル回路９０は、基準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する加算部９５と、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算し、差動出力信号ＶＣ２を出力する加算部９６を有している。
【０００８】
このようなオフセット電圧キャンセル回路９０において、次の（１）式のような差動入力信号ＶＡ１，ＶＡ２が与えられたとする。
ＶＡ１＝ＶＯ１＋Ａｓｉｎ（ωｔ）
ＶＡ２＝ＶＯ２−Ａｓｉｎ（ωｔ） ・・・（１）
【０００９】
但し、ＶＯ１，ＶＯ２は、それぞれ差動入力信号ＶＡ１，ＶＡ２の直流成分であり、Ａは差動入力信号ＶＡ１，ＶＡ２の交流成分の振幅である。
【００１０】
これにより、ピーク検出部９１，９２から出力されるピーク電圧ＶＰ１，ＶＰ２と、抵抗９３，９４で生成される基準電圧ＶＲＥＦは、次の（２）式のようになる。
ＶＰ１＝ＶＯ１＋Ａ
ＶＰ２＝ＶＯ２＋Ａ
ＶＲＥＦ＝（ＶＯ１＋ＶＯ２）／２ ・・・（２）
【００１１】
差動入力信号ＶＡ１、ピーク電圧ＶＰ２及び基準電圧ＶＲＥＦは加算部９５へ与えられ、差動入力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは加算部９６へ与えられて加算される。
【００１２】
これにより、加算部９５，９６から出力される差動出力信号ＶＣ１，ＶＣ２は、次の（３）式のようになる。
【００１３】
（３）式に示すように、差動出力信号ＶＣ１，ＶＣ２の定数項は等しくなる。これは、差動出力信号ＶＣ１，ＶＣ２に含まれる直流成分が等しくなり、オフセット電圧が除去されたことを意味している。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のオフセット電圧キャンセル回路では、次のような課題があった。
【００１６】
無線通信システムでは、送信状態と受信状態を交互に切り替える時分割通信が採用されることが多い。このようなシステムにおける受信信号は、雑音成分のみの無信号、無変調搬送波信号、プリアンブル信号、データで変調された搬送波信号等に時々刻々変化する。検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２に含まれる直流電圧成分は状態によって異なり、これに伴ってオフセット電圧が発生する。
【００１７】
図２のオフセット電圧キャンセル回路では、ピーク検出部９１，９２によって、差動入力信号ＶＡ１，ＶＡ２からピーク電圧ＶＰ１，ＶＰ２が検出され、それぞれ図示しないキャパシタに保持される。キャパシタに保持される電圧は、ピーク電圧が上昇したときには高速に追随するが、ピーク電圧が低下したときには、安定した動作を確保するため、大きな時定数で変化するようになっている。
【００１８】
このため、状態の変化や瞬間的な雑音等によって差動入力信号ＶＡ１，ＶＡ２の電位が一時的に上昇すると、保持しているピーク電圧ＶＰ１，ＶＰ２がこの異常な値に置き換えられ、実際のピーク電圧との間にずれが生じる。これにより、ピーク検出部９１，９２に保持されているピーク電圧ＶＰ１，ＶＰ２が、（２）式で示される値と一致しなくなり、差動出力信号ＶＣ１，ＶＣ２にオフセットが生じて、正しくデータを受信することができなくなるおそれがあった。
【００１９】
本発明は、前記従来技術が持っていた課題を解決し、状態変化に高速に追随して差動入力信号のオフセット電圧をキャンセルすることができるオフセット電圧キャンセル回路を提供するものである。
【００２０】
【課題を解決するための手段】
【００２１】
前記課題を解決するために、本発明の内の第１の発明は、差動的な第１及び第２の入力信号に含まれる直流電圧成分の差を除去して第１及び第２の出力信号からなる差動信号を生成するオフセット電圧キャンセル回路を、次のような第１及び第２のピーク検出部と、第１及び第２の加算部と、ピークレベルリセット部とで構成している。
【００２２】
第１のピーク検出部は、前記第１の入力信号のピークレベルを保持する第１のキャパシタを有し、該第１のキャパシタに保持された電圧を第１のピーク電圧として出力すると共に、リセット信号に応じて該第１のキャパシタの電荷を放電させるものである。第２のピーク検出部は、前記第２の入力信号のピークレベルを保持する第２のキャパシタを有し、該第２のキャパシタに保持された電圧を第２のピーク電圧として出力すると共に、前記リセット信号に応じて該第２のキャパシタの電荷を放電させるものである。
【００２３】
第１の加算部は、前記第１の入力信号と前記第２のピーク電圧を加算して前記第１の出力信号を生成するもので、第２の加算部は、前記第２の入力信号と前記第１のピーク電圧を加算して前記第２の出力信号を生成するものである。ピークレベルリセット部は、前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するものである。
【００２４】
第２の発明は、オフセット電圧キャンセル回路を、第１の発明と同様の第１及び第２のピーク検出部、並びに第１及び第２の加算部と、第１及び第２の出力信号のピーク電圧を監視し、該ピーク電圧の差が所定の値を越えたときにリセット許可信号を出力するリセット制御部と、前記リセット許可信号が与えられたときに、前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とで構成している。
【００２５】
第３の発明は、オフセット電圧キャンセル回路を、第１の発明と同様の第１及び第２のピーク検出部、並びに第１及び第２の加算部と、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときに、該第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とで構成している。
【００２６】
本発明によれば、以上のようにオフセット電圧キャンセル回路を構成したので、次のような作用が行われる。
【００２７】
第１及び第２の入力信号は、それぞれ第１及び第２のピーク検出部によってそのピーク電圧が検出され、第１及び第２のキャパシタに保持される。更に、第１の入力信号は、第１の加算部で第２のピーク電圧と加算され、第１の出力信号が生成される。一方、第２の入力信号は、第２の加算部で第１のピーク電圧と加算され、第２の出力信号が生成される。これにより、入力信号のレベルが安定していれば、第１及び第２の加算部による加算の結果、第１及び第２の出力信号に含まれる直流電圧成分の値が等しくなり、オフセット電圧がキャンセルされる。
【００２８】
ここで、入力信号のレベルが変動して第１または第２のピーク検出部で保持しているピーク電圧が上昇すると、第１または第２の出力信号のレベルが変動してその電位差が大きくなる。これにより、ピークレベルリセット部から出力されるリセット信号が大きくなり、第１及び第２のピーク検出部のキャパシタに保持されている電荷が放電され、第１及び第２のピーク電圧がリセットされる。そして、新たに入力される第１及び第２の入力信号に応じた第１及び第２のピーク電圧が保持される。
【００２９】
【発明の実施の形態】
【００３０】
（第１の実施形態）
【００３１】
図１は、本発明の第１の実施形態を示すオフセット電圧キャンセル回路の構成図である。
【００３２】
オフセット電圧キャンセル回路は、入力信号ＩＮを検波する検波回路１から与えられる差動入力信号（相補入力信号とも称される）ＶＡ１，ＶＡ２に含まれる直流電圧成分の差（即ち、オフセット電圧）を除去し、オフセットのない差動出力信号（相補出力信号とも称される）ＶＣ１，ＶＣ２を生成してコンパレータ２へ与えるものである。コンパレータ２は、ヒステリシス特性を有し、差動出力信号ＶＣ１，ＶＣ２に基づいて出力データＯＵＴを生成するようになっている。
【００３３】
このオフセット電圧キャンセル回路は、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２から、それぞれの電位の最大値を検出して保持し、ピーク電圧ＶＰ１，ＶＰ２として出力するリセット機能付きのピーク検出部１０１，１０２を有している。
【００３４】
ピーク検出部１０１，１０２は同様の構成で、例えばピーク検出部１０１は、ボルテージフォロワを構成する演算増幅器（ＯＰ）１１を備え、この演算増幅器１１の入力側に差動入力信号ＶＡ１が与えられている。演算増幅器１１の出力側と接地電位ＧＮＤの間には、ピーク電圧保持用のキャパシタ１２、大きな時定数でピーク電圧の変動に追随させるための抵抗１３、及びリセット信号ＲＳＴによってキャパシタ１２を強制的に放電させるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１４が並列に接続されている。
【００３５】
また、差動入力信号ＶＡ１，ＶＡ２は、同じ抵抗値を有する直列接続された抵抗１５１，１５２の両端に与えられ、この抵抗１５１，１５２の接続点の電位が、基準電圧ＶＲＥＦとして出力されるようになっている。
【００３６】
このオフセット電圧キャンセル回路は、基準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する加算部２０１と、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算して差動出力信号ＶＣ２を出力する加算部２０２を有している。
【００３７】
加算部２０１，２０２は同様の構成で、例えば加算部２０１は、差動入力信号ＶＡ１がゲートに与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１と、基準電圧ＶＲＥＦがゲートに与えられるＰＭＯＳ２２を有している。ＰＭＯＳ２１，２２のソースは、それぞれ抵抗２３，２４を介して電源電位ＶＤＤに接続され、これらのＰＭＯＳ２１，２２のドレインは、定電流回路を構成するＮＭＯＳ２５を介して接地電位ＧＮＤに接続されている。
【００３８】
更に、この加算部２０１は、ピーク電圧ＶＰ２がゲートに与えられるＰＭＯＳ２６と、基準電圧ＶＲＥＦがゲートに与えられるＰＭＯＳ２７を有している。ＰＭＯＳ２６，２７のソースは、それぞれＰＭＯＳ２１，２２のソースに接続され、これらのＰＭＯＳ２６，２７のドレインは、定電流回路を構成するＮＭＯＳ２８を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２５，２８のゲートには、所定のバイアス電圧ＶＢが与えられている。
【００３９】
このような加算部２０１では、ＰＭＯＳ２１，２６に、それぞれ差動入力電圧ＶＡ１とピーク電圧ＶＰ２に応じた電流が流れ、ＰＭＯＳ２２，２７には、基準電圧ＶＲＥＦに応じた電流が流れる。ＰＭＯＳ２１，２２とＰＭＯＳ２６，２７は、それぞれ差動回路を構成し、抵抗２３にはＰＭＯＳ２１，２６の電流が流れ、抵抗２４にはＰＭＯＳ２２，２７の電流が流れるようになっている。
【００４０】
これにより、ＰＭＯＳ２１のソースには、基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算した電圧が、差動出力信号ＶＣ１として出力されるようになっている。同様に、加算部２０２からは、基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算した電圧が、差動出力信号ＶＣ２として出力されるようになっている。これらの差動出力信号ＶＣ１，ＶＣ２は、コンパレータ２へ与えられている。
【００４１】
更に、このオフセット電圧キャンセル回路は、ピークレベルリセット部３０を有している。ピークレベルリセット部３０は、差動出力信号ＶＣ１，ＶＣ２の電位差の絶対値を検出して、この電位差が大きくなったときにピーク検出部１０１，１０２に対するリセット信号ＲＳＴを出力するものである。
【００４２】
図３は、図１中のピークレベルリセット部３０の一例を示す回路図である。
【００４３】
このピークレベルリセット部３０は、それぞれ差動出力信号ＶＣ１，ＶＣ２がゲートに与えられるＰＭＯＳ３１ａ，３１ｂを有しており、このＰＭＯＳ３１ａ，３１ｂのソースは、ＰＭＯＳ３２を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３１ａのドレインは、ＮＭＯＳ３３ａを介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３４ａを介して接地電位ＧＮＤに接続されている。また、ＰＭＯＳ３１ｂのドレインは、ＮＭＯＳ３３ｂを介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３４ｂを介して接地電位ＧＮＤに接続されている。
【００４４】
更に、このピークレベルリセット部３０は、所定のバイアス電圧ＶＢが与えられて定電流回路を構成するＮＭＯＳ３５を有している。ＮＭＯＳ３５のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ３６を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３６には電流ミラー回路を構成するＰＭＯＳ３７が接続され、これらのＰＭＯＳ３６，３７及びＰＭＯＳ３２のゲートが、ＮＭＯＳ３５のドレインに接続されている。
【００４５】
ＰＭＯＳ３７のドレインは、ＮＭＯＳ３８を介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３３ａ，３３ｂのゲートに接続され、このＮＭＯＳ３８とＮＭＯＳ３３ａ，３３ｂが、電流ミラー回路を構成するようになっている。
【００４６】
更に、ＰＭＯＳ３１ａ，３１ｂのドレインは、それぞれＮＭＯＳ３９ａ，３９ｂのゲートに接続されている。ＮＭＯＳ３９ａ，３９ｂのソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４０を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ４０には電流ミラー回路を構成するＰＭＯＳ４１が接続され、これらのＰＭＯＳ４０，４１のゲートがＰＭＯＳ４０のドレインに接続されている。ＰＭＯＳ４１のドレインは、ＮＭＯＳ４２のドレインとゲートに接続され、ＮＭＯＳ４２のソースが接地電位ＧＮＤに接続されている。そして、ＮＭＯＳ４２のゲートからリセット信号ＲＳＴが出力されるようになっている。
【００４７】
図４（ａ）〜（ｄ）は、図１の動作の一例を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。
【００４８】
図４の期間Ｔ１において、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２が安定している場合、この差動入力信号ＶＡ１，ＶＡ２の各直流成分をＶＯ１，ＶＯ２、交流成分の振幅をＡとすると、図４（ａ）に示すように、前記（１）式で表される信号波形となる。また、差動入力信号ＶＡ１，ＶＡ２の中間電位が、抵抗１５１，１５２の接続点から基準電位ＶＲＥＦとして出力される。この時、ピーク検出部１０１，１０２から出力されるピーク電圧ＶＰ１，ＶＰ２は、図４（ｂ）に示すように、前記（２）式で表される一定電圧となる。
【００４９】
差動入力信号ＶＡ１、ピーク電圧ＶＰ２及び基準電圧ＶＲＥＦは加算部２０１へ与えられ、差動入力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは加算部２０２へ与えられて加算される。これにより、加算部２０１，２０２の出力側には、前記（３）式に示すように、直流成分が等しくなってオフセット電圧が除去された差動出力信号ＶＣ１，ＶＣ２が得られる。
【００５０】
差動出力信号ＶＣ１，ＶＣ２は、ピークレベルリセット部３０へ与えられ、この差動出力信号ＶＣ１，ＶＣ２の電位差の絶対値に対応した信号が、リセット信号ＲＳＴとして出力される。期間Ｔ１では、差動出力信号ＶＣ１，ＶＣ２にオフセット電圧は生じていないので、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大値は、図４（ｃ）に示すように、２Ａとなる。従って、リセット信号ＲＳＴの振幅は、この振幅２Ａに比例した値となる。
【００５１】
リセット信号ＲＳＴは、ピーク検出部１０１，１０２のＮＭＯＳ１４のゲートに与えられるが、安定時のリセット信号ＲＳＴの最大値（２Ａ）をＮＭＯＳ１４の閾値ＴＨ以下となるように設定しておくことにより、このＮＭＯＳ１４はオフ状態に保たれる。これと同時に、オフセット電圧が除去された差動出力信号ＶＣ１，ＶＣ２は、コンパレータ２へ与えられ、２値の出力データＯＵＴが生成される。
【００５２】
次に、期間Ｔ２において、何らかの原因により、検波回路１から与えられる差動入力信号ＶＡ１の直流成分が上昇したとする。これにより、差動入力信号ＶＡ１の電位が変動すると共に、ピーク検出部１０１から出力されるピーク電圧ＶＰ１も上昇する。ピーク電圧ＶＰ１の上昇に伴い、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のレベルも変動し、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大値が増加する。
【００５３】
これに従い、ピークレベルリセット部３０から出力されるリセット信号ＲＳＴの振幅が増加する。そして、リセット信号ＲＳＴの振幅が、ＮＭＯＳ１４の閾値ＴＨを越えると、このＮＭＯＳ１４に電流が流れ始める。これにより、ピーク検出部１０１，１０２のキャパシタ１２の電荷がＮＭＯＳ１４を介して放電され、ピーク電圧ＶＰ１，ＶＰ２は低下する。
【００５４】
期間Ｔ３において、差動入力信号ＶＡ１の変動が復旧し、キャパシタ１２に保持されているピーク電圧ＶＰ１，ＶＰ２と、実際の差動入力信号ＶＡ１，ＶＡ２のピーク電圧ＶＰ１，ＶＰ２が一致すると、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のオフセット電圧も除去される。これにより、ピークレベルリセット部３０から出力されるリセット信号ＲＳＴの振幅も、ＮＭＯＳ１４の閾値ＴＨ以下に戻り、このＮＭＯＳ１４はオフ状態となり、元の安定した状態に復旧する。
【００５５】
ここでは、差動入力電圧ＶＡ１が一時的に変動して元に戻る場合の動作について説明したが、差動入力電圧ＶＡ１，ＶＡ２のレベルがステップ的に変化する場合や、パルス状の雑音が重畳した場合等においても、同様にピーク電圧ＶＰ１，ＶＰ２のリセット及び再設定動作が行われる。
【００５６】
以上のように、この第１の実施形態のオフセット電圧キャンセル回路は、保持しているピーク電圧ＶＰ１，ＶＰ２を、リセット信号ＲＳＴに応じてリセット（放電）する機能を備えたピーク検出部１０１，１０２と、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２の電位差に応じたリセット信号ＲＳＴを出力するピークレベルリセット部３０を設けている。これにより、差動入力信号の状態変化に高速に追随してオフセット電圧をキャンセルすることができるという利点がある。
【００５７】
（第２の実施形態）
【００５８】
図５は、本発明の第２の実施形態を示すオフセット電圧キャンセル回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５９】
このオフセット電圧キャンセル回路は、図１のオフセット電圧キャンセル回路に、オフセット監視部５０を追加したものである。オフセット監視部５０は、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピーク電圧を監視し、そのピーク電圧の差が所定の値以下のときには、ピークレベルリセット部３０の動作を停止させるものである。
【００６０】
オフセット監視部５０は、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２を検出するピーク検出部５１，５２と、これらピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときに、ピークレベルリセット部３０に対するイネーブル信号ＥＮを生成するリセット制御部５３とで構成されている。
【００６１】
ピーク検出部５１，５２は、例えば図１中のピーク検出部１０１と同様の回路構成で、このピーク検出部５１，５２のＮＭＯＳ１４には、ピークレベルリセット部３０からリセット信号ＲＳＴが与えられるようになっている。リセット制御部５３は、例えば、図３のピークレベルリセット部３０と同様の回路構成で、このリセット制御部５３では、リセット信号ＲＳＴをイネーブル信号ＥＮと読み替えて、ピークレベルリセット部３０に対するバイアス信号ＢＳの代わりに与えるようになっている。その他の構成は、図１と同様である。
【００６２】
このオフセット電圧キャンセル回路では、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、それぞれピーク検出部５１，５２で検出される。そして、これらのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えると、リセット制御部５３からピークレベルリセット部３０にイネーブル信号ＥＮが出力される。これにより、ピークレベルリセット部３０が動作可能になり、第１の実施形態と同様の動作が行われる。
【００６３】
一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値以下のときには、リセット制御部５３からピークレベルリセット部３０にイネーブル信号ＥＮが出力されず、このピークレベルリセット部３０の動作は禁止される。従って、小さな雑音によるピークレベルリセット部３０の誤動作が抑制される。
【００６４】
以上のように、この第２の実施形態のオフセット電圧キャンセル回路は、差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときにのみ、ピークレベルリセット部３０の動作を可能にするオフセット監視部５０を設けているので、第１の実施形態の利点に加えて、小さな雑音によるピークレベルリセット部３０の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという利点がある。
【００６５】
（第３の実施形態）
【００６６】
図６は、本発明の第３の実施形態を示すオフセット電圧キャンセル回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６７】
このオフセット電圧キャンセル回路では、図１におけるピークレベルリセット部３０の入力側に、ピーク検出部６０１，６０２を設けている。即ち、加算部２０１，２０２から出力された差動出力電圧ＶＣ１，ＶＣ２は、それぞれピーク検出部６０１，６０２によってピーク電圧ＶＣＰ１，ＶＣＰ２が検出され、これらのピーク電圧ＶＣＰ１，ＶＣＰ２が、ピークレベルリセット部３０に与えられるようになっている。
【００６８】
なお、ピーク検出部６０１，６０２は、例えば図１中のピーク検出部１０１と同様の回路構成で、このピーク検出部６０１，６０２のＮＭＯＳ１４には、ピークレベルリセット部３０からリセット信号ＲＳＴが与えられるようになっている。その他の構成は、図１と同様である。
【００６９】
このオフセット電圧キャンセル回路では、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、ピーク検出部６０１，６０２で検出される。そして、これらのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えると、ピークレベルリセット３０からリセット信号ＲＳＴが出力される。これにより、第１の実施形態と同様の動作が行われる。
【００７０】
一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値以下のときには、ピークレベルリセット３０からリセット信号ＲＳＴは出力されない。
【００７１】
以上のように、第１の実施形態では、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２の電位差に基づいてピークレベルリセット部３０からリセット信号ＲＳＴが出力されていたが、この第３の実施形態では、差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときにリセット信号ＲＳＴを出力するようにしている。これにより、第２の実施形態よりも簡素化した回路構成で、この第２の実施形態と同様に、小さな雑音によるピークレベルリセット部３０の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという利点がある。
【００７２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７３】
（ａ） ピーク検出部１０、加算部２０、ピークレベルリセット部３０の回路構成は、図示したものに限定されない。同様の機能を有するものであれば、どの様な回路構成でも適用可能である。
【００７４】
（ｂ） ピーク検出部１０は、電圧の最大値を検出するようにしているが、最小値を検出するようにしても良い。
【００７５】
（ｃ） ピーク検出部１０に代えて、差動入力信号ＶＡ１，ＶＡ２等に含まれる直流成分を検出する回路を用いても良い。
【００７６】
（ｄ） ピーク検出部１０のＮＭＯＳ１４は、ピークレベルリセット部３０から与えられるリセット信号ＲＳＴのレベルによって、導通状態がアナログ的に制御されるようになっているが、比較器等を用いて２値のリセット信号を生成し、ディジタル的に制御するようにしても良い。
【００７７】
【発明の効果】
【００７８】
以上詳細に説明したように、第１の発明によれば、リセット信号によって保持しているピーク電圧をリセットする機能を備えた第１及び第２のピーク検出部と、第１及び第２の加算部から出力される第１及び第２の出力信号の電位差に応じたリセット信号を出力するピークレベルリセット部を有している。これにより、差動入力信号の状態変化に高速に追随してオフセット電圧をキャンセルすることができる。
【００７９】
第２の発明によれば、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときにのみ、ピークレベルリセット部の動作を可能にするリセット制御部を設けている。これにより、第１の発明の効果に加えて、小さな雑音によるピークレベルリセット部の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという効果がある。
【００８０】
第３の発明によれば、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときに、該第１及び第２の出力信号の電位差の絶対値に対応した信号をリセット信号として出力するピークレベルリセット部を有している。これにより、第２の発明よりも簡単な構成で、第２の発明と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のオフセット電圧キャンセル回路の構成図である。
【図２】従来のオフセット電圧キャンセル回路の一例を示す構成図である。
【図３】図１中のピークレベルリセット部３０の一例を示す回路図である。
【図４】図１の動作の一例を示す信号波形図である。
【図５】本発明の第２の実施形態のオフセット電圧キャンセル回路の構成図である。
【図６】本発明の第３の実施形態のオフセット電圧キャンセル回路の構成図である。
【符号の説明】
１ 検波回路
２ コンパレータ
１０，５１，５２，６０ ピーク検出部
１２ キャパシタ
１４ ＮＭＯＳ
２０ 加算部
３０ ピークレベルリセット部
５０ オフセット監視部
５３ リセット制御部
【発明の属する技術分野】
【０００２】
本発明は、例えば無線通信における受信装置の検波回路等から出力される差動信号に含まれるオフセット電圧を除去するための、オフセット電圧キャンセル回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来のオフセット電圧キャンセル回路の一例を示す構成図である。
【０００５】
このオフセット電圧キャンセル回路９０は、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２から、それぞれのピーク電圧ＶＰ１，ＶＰ２を検出するピーク検出部９１，９２と、この差動入力信号ＶＡ１，ＶＡ２の中間電位を基準電圧ＶＲＥＦとして出力する抵抗９３，９４を有している。
【０００６】
ピーク検出部９１，９２は、ボルテージフォロワと電圧保持用のキャパシタで構成され、入力電圧が上昇したときには即座に追随してその最大電圧を保持するようになっている。一方、入力電圧が低下したときには、安定した動作を確保するために、保持している電圧を大きな時定数で徐々に低下させるように構成されている。
【０００７】
また、このオフセット電圧キャンセル回路９０は、基準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する加算部９５と、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算し、差動出力信号ＶＣ２を出力する加算部９６を有している。
【０００８】
このようなオフセット電圧キャンセル回路９０において、次の（１）式のような差動入力信号ＶＡ１，ＶＡ２が与えられたとする。
ＶＡ１＝ＶＯ１＋Ａｓｉｎ（ωｔ）
ＶＡ２＝ＶＯ２−Ａｓｉｎ（ωｔ） ・・・（１）
【０００９】
但し、ＶＯ１，ＶＯ２は、それぞれ差動入力信号ＶＡ１，ＶＡ２の直流成分であり、Ａは差動入力信号ＶＡ１，ＶＡ２の交流成分の振幅である。
【００１０】
これにより、ピーク検出部９１，９２から出力されるピーク電圧ＶＰ１，ＶＰ２と、抵抗９３，９４で生成される基準電圧ＶＲＥＦは、次の（２）式のようになる。
ＶＰ１＝ＶＯ１＋Ａ
ＶＰ２＝ＶＯ２＋Ａ
ＶＲＥＦ＝（ＶＯ１＋ＶＯ２）／２ ・・・（２）
【００１１】
差動入力信号ＶＡ１、ピーク電圧ＶＰ２及び基準電圧ＶＲＥＦは加算部９５へ与えられ、差動入力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは加算部９６へ与えられて加算される。
【００１２】
これにより、加算部９５，９６から出力される差動出力信号ＶＣ１，ＶＣ２は、次の（３）式のようになる。
（３）式に示すように、差動出力信号ＶＣ１，ＶＣ２の定数項は等しくなる。これは、差動出力信号ＶＣ１，ＶＣ２に含まれる直流成分が等しくなり、オフセット電圧が除去されたことを意味している。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のオフセット電圧キャンセル回路では、次のような課題があった。
【００１６】
無線通信システムでは、送信状態と受信状態を交互に切り替える時分割通信が採用されることが多い。このようなシステムにおける受信信号は、雑音成分のみの無信号、無変調搬送波信号、プリアンブル信号、データで変調された搬送波信号等に時々刻々変化する。検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２に含まれる直流電圧成分は状態によって異なり、これに伴ってオフセット電圧が発生する。
【００１７】
図２のオフセット電圧キャンセル回路では、ピーク検出部９１，９２によって、差動入力信号ＶＡ１，ＶＡ２からピーク電圧ＶＰ１，ＶＰ２が検出され、それぞれ図示しないキャパシタに保持される。キャパシタに保持される電圧は、ピーク電圧が上昇したときには高速に追随するが、ピーク電圧が低下したときには、安定した動作を確保するため、大きな時定数で変化するようになっている。
【００１８】
このため、状態の変化や瞬間的な雑音等によって差動入力信号ＶＡ１，ＶＡ２の電位が一時的に上昇すると、保持しているピーク電圧ＶＰ１，ＶＰ２がこの異常な値に置き換えられ、実際のピーク電圧との間にずれが生じる。これにより、ピーク検出部９１，９２に保持されているピーク電圧ＶＰ１，ＶＰ２が、（２）式で示される値と一致しなくなり、差動出力信号ＶＣ１，ＶＣ２にオフセットが生じて、正しくデータを受信することができなくなるおそれがあった。
【００１９】
本発明は、前記従来技術が持っていた課題を解決し、状態変化に高速に追随して差動入力信号のオフセット電圧をキャンセルすることができるオフセット電圧キャンセル回路を提供するものである。
【００２０】
【課題を解決するための手段】
【００２１】
前記課題を解決するために、本発明の内の第１の発明は、差動的な第１及び第２の入力信号に含まれる直流電圧成分の差を除去して第１及び第２の出力信号からなる差動信号を生成するオフセット電圧キャンセル回路を、次のような第１及び第２のピーク検出部と、第１及び第２の加算部と、ピークレベルリセット部とで構成している。
【００２２】
第１のピーク検出部は、前記第１の入力信号のピークレベルを保持する第１のキャパシタを有し、該第１のキャパシタに保持された電圧を第１のピーク電圧として出力すると共に、リセット信号に応じて該第１のキャパシタの電荷を放電させるものである。第２のピーク検出部は、前記第２の入力信号のピークレベルを保持する第２のキャパシタを有し、該第２のキャパシタに保持された電圧を第２のピーク電圧として出力すると共に、前記リセット信号に応じて該第２のキャパシタの電荷を放電させるものである。
【００２３】
第１の加算部は、前記第１の入力信号と前記第２のピーク電圧を加算して前記第１の出力信号を生成するもので、第２の加算部は、前記第２の入力信号と前記第１のピーク電圧を加算して前記第２の出力信号を生成するものである。ピークレベルリセット部は、前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するものである。
【００２４】
第２の発明は、オフセット電圧キャンセル回路を、第１の発明と同様の第１及び第２のピーク検出部、並びに第１及び第２の加算部と、第１及び第２の出力信号のピーク電圧を監視し、該ピーク電圧の差が所定の値を越えたときにリセット許可信号を出力するリセット制御部と、前記リセット許可信号が与えられたときに、前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とで構成している。
【００２５】
第３の発明は、オフセット電圧キャンセル回路を、第１の発明と同様の第１及び第２のピーク検出部、並びに第１及び第２の加算部と、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときに、該第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とで構成している。
【００２６】
本発明によれば、以上のようにオフセット電圧キャンセル回路を構成したので、次のような作用が行われる。
【００２７】
第１及び第２の入力信号は、それぞれ第１及び第２のピーク検出部によってそのピーク電圧が検出され、第１及び第２のキャパシタに保持される。更に、第１の入力信号は、第１の加算部で第２のピーク電圧と加算され、第１の出力信号が生成される。一方、第２の入力信号は、第２の加算部で第１のピーク電圧と加算され、第２の出力信号が生成される。これにより、入力信号のレベルが安定していれば、第１及び第２の加算部による加算の結果、第１及び第２の出力信号に含まれる直流電圧成分の値が等しくなり、オフセット電圧がキャンセルされる。
【００２８】
ここで、入力信号のレベルが変動して第１または第２のピーク検出部で保持しているピーク電圧が上昇すると、第１または第２の出力信号のレベルが変動してその電位差が大きくなる。これにより、ピークレベルリセット部から出力されるリセット信号が大きくなり、第１及び第２のピーク検出部のキャパシタに保持されている電荷が放電され、第１及び第２のピーク電圧がリセットされる。そして、新たに入力される第１及び第２の入力信号に応じた第１及び第２のピーク電圧が保持される。
【００２９】
【発明の実施の形態】
【００３０】
（第１の実施形態）
【００３１】
図１は、本発明の第１の実施形態を示すオフセット電圧キャンセル回路の構成図である。
【００３２】
オフセット電圧キャンセル回路は、入力信号ＩＮを検波する検波回路１から与えられる差動入力信号（相補入力信号とも称される）ＶＡ１，ＶＡ２に含まれる直流電圧成分の差（即ち、オフセット電圧）を除去し、オフセットのない差動出力信号（相補出力信号とも称される）ＶＣ１，ＶＣ２を生成してコンパレータ２へ与えるものである。コンパレータ２は、ヒステリシス特性を有し、差動出力信号ＶＣ１，ＶＣ２に基づいて出力データＯＵＴを生成するようになっている。
【００３３】
このオフセット電圧キャンセル回路は、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２から、それぞれの電位の最大値を検出して保持し、ピーク電圧ＶＰ１，ＶＰ２として出力するリセット機能付きのピーク検出部１０１，１０２を有している。
【００３４】
ピーク検出部１０１，１０２は同様の構成で、例えばピーク検出部１０１は、ボルテージフォロワを構成する演算増幅器（ＯＰ）１１を備え、この演算増幅器１１の入力側に差動入力信号ＶＡ１が与えられている。演算増幅器１１の出力側と接地電位ＧＮＤの間には、ピーク電圧保持用のキャパシタ１２、大きな時定数でピーク電圧の変動に追随させるための抵抗１３、及びリセット信号ＲＳＴによってキャパシタ１２を強制的に放電させるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１４が並列に接続されている。
【００３５】
また、差動入力信号ＶＡ１，ＶＡ２は、同じ抵抗値を有する直列接続された抵抗１５１，１５２の両端に与えられ、この抵抗１５１，１５２の接続点の電位が、基準電圧ＶＲＥＦとして出力されるようになっている。
【００３６】
このオフセット電圧キャンセル回路は、基準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する加算部２０１と、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算して差動出力信号ＶＣ２を出力する加算部２０２を有している。
【００３７】
加算部２０１，２０２は同様の構成で、例えば加算部２０１は、差動入力信号ＶＡ１がゲートに与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１と、基準電圧ＶＲＥＦがゲートに与えられるＰＭＯＳ２２を有している。ＰＭＯＳ２１，２２のソースは、それぞれ抵抗２３，２４を介して電源電位ＶＤＤに接続され、これらのＰＭＯＳ２１，２２のドレインは、定電流回路を構成するＮＭＯＳ２５を介して接地電位ＧＮＤに接続されている。
【００３８】
更に、この加算部２０１は、ピーク電圧ＶＰ２がゲートに与えられるＰＭＯＳ２６と、基準電圧ＶＲＥＦがゲートに与えられるＰＭＯＳ２７を有している。ＰＭＯＳ２６，２７のソースは、それぞれＰＭＯＳ２１，２２のソースに接続され、これらのＰＭＯＳ２６，２７のドレインは、定電流回路を構成するＮＭＯＳ２８を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２５，２８のゲートには、所定のバイアス電圧ＶＢが与えられている。
【００３９】
このような加算部２０１では、ＰＭＯＳ２１，２６に、それぞれ差動入力電圧ＶＡ１とピーク電圧ＶＰ２に応じた電流が流れ、ＰＭＯＳ２２，２７には、基準電圧ＶＲＥＦに応じた電流が流れる。ＰＭＯＳ２１，２２とＰＭＯＳ２６，２７は、それぞれ差動回路を構成し、抵抗２３にはＰＭＯＳ２１，２６の電流が流れ、抵抗２４にはＰＭＯＳ２２，２７の電流が流れるようになっている。
【００４０】
これにより、ＰＭＯＳ２１のソースには、基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ１とピーク電圧ＶＰ２を加算した電圧が、差動出力信号ＶＣ１として出力されるようになっている。同様に、加算部２０２からは、基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ２とピーク電圧ＶＰ１を加算した電圧が、差動出力信号ＶＣ２として出力されるようになっている。これらの差動出力信号ＶＣ１，ＶＣ２は、コンパレータ２へ与えられている。
【００４１】
更に、このオフセット電圧キャンセル回路は、ピークレベルリセット部３０を有している。ピークレベルリセット部３０は、差動出力信号ＶＣ１，ＶＣ２の電位差の絶対値を検出して、この電位差が大きくなったときにピーク検出部１０１，１０２に対するリセット信号ＲＳＴを出力するものである。
【００４２】
図３は、図１中のピークレベルリセット部３０の一例を示す回路図である。
【００４３】
このピークレベルリセット部３０は、それぞれ差動出力信号ＶＣ１，ＶＣ２がゲートに与えられるＰＭＯＳ３１ａ，３１ｂを有しており、このＰＭＯＳ３１ａ，３１ｂのソースは、ＰＭＯＳ３２を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３１ａのドレインは、ＮＭＯＳ３３ａを介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３４ａを介して接地電位ＧＮＤに接続されている。また、ＰＭＯＳ３１ｂのドレインは、ＮＭＯＳ３３ｂを介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３４ｂを介して接地電位ＧＮＤに接続されている。
【００４４】
更に、このピークレベルリセット部３０は、所定のバイアス電圧ＶＢが与えられて定電流回路を構成するＮＭＯＳ３５を有している。ＮＭＯＳ３５のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ３６を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３６には電流ミラー回路を構成するＰＭＯＳ３７が接続され、これらのＰＭＯＳ３６，３７及びＰＭＯＳ３２のゲートが、ＮＭＯＳ３５のドレインに接続されている。
【００４５】
ＰＭＯＳ３７のドレインは、ＮＭＯＳ３８を介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ３３ａ，３３ｂのゲートに接続され、このＮＭＯＳ３８とＮＭＯＳ３３ａ，３３ｂが、電流ミラー回路を構成するようになっている。
【００４６】
更に、ＰＭＯＳ３１ａ，３１ｂのドレインは、それぞれＮＭＯＳ３９ａ，３９ｂのゲートに接続されている。ＮＭＯＳ３９ａ，３９ｂのソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４０を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ４０には電流ミラー回路を構成するＰＭＯＳ４１が接続され、これらのＰＭＯＳ４０，４１のゲートがＰＭＯＳ４０のドレインに接続されている。ＰＭＯＳ４１のドレインは、ＮＭＯＳ４２のドレインとゲートに接続され、ＮＭＯＳ４２のソースが接地電位ＧＮＤに接続されている。そして、ＮＭＯＳ４２のゲートからリセット信号ＲＳＴが出力されるようになっている。
【００４７】
図４（ａ）〜（ｄ）は、図１の動作の一例を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。
【００４８】
図４の期間Ｔ１において、検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２が安定している場合、この差動入力信号ＶＡ１，ＶＡ２の各直流成分をＶＯ１，ＶＯ２、交流成分の振幅をＡとすると、図４（ａ）に示すように、前記（１）式で表される信号波形となる。また、差動入力信号ＶＡ１，ＶＡ２の中間電位が、抵抗１５１，１５２の接続点から基準電位ＶＲＥＦとして出力される。この時、ピーク検出部１０１，１０２から出力されるピーク電圧ＶＰ１，ＶＰ２は、図４（ｂ）に示すように、前記（２）式で表される一定電圧となる。
【００４９】
差動入力信号ＶＡ１、ピーク電圧ＶＰ２及び基準電圧ＶＲＥＦは加算部２０１へ与えられ、差動入力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは加算部２０２へ与えられて加算される。これにより、加算部２０１，２０２の出力側には、前記（３）式に示すように、直流成分が等しくなってオフセット電圧が除去された差動出力信号ＶＣ１，ＶＣ２が得られる。
【００５０】
差動出力信号ＶＣ１，ＶＣ２は、ピークレベルリセット部３０へ与えられ、この差動出力信号ＶＣ１，ＶＣ２の電位差の絶対値に対応した信号が、リセット信号ＲＳＴとして出力される。期間Ｔ１では、差動出力信号ＶＣ１，ＶＣ２にオフセット電圧は生じていないので、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大値は、図４（ｃ）に示すように、２Ａとなる。従って、リセット信号ＲＳＴの振幅は、この振幅２Ａに比例した値となる。
【００５１】
リセット信号ＲＳＴは、ピーク検出部１０１，１０２のＮＭＯＳ１４のゲートに与えられるが、安定時のリセット信号ＲＳＴの最大値（２Ａ）をＮＭＯＳ１４の閾値ＴＨ以下となるように設定しておくことにより、このＮＭＯＳ１４はオフ状態に保たれる。これと同時に、オフセット電圧が除去された差動出力信号ＶＣ１，ＶＣ２は、コンパレータ２へ与えられ、２値の出力データＯＵＴが生成される。
【００５２】
次に、期間Ｔ２において、何らかの原因により、検波回路１から与えられる差動入力信号ＶＡ１の直流成分が上昇したとする。これにより、差動入力信号ＶＡ１の電位が変動すると共に、ピーク検出部１０１から出力されるピーク電圧ＶＰ１も上昇する。ピーク電圧ＶＰ１の上昇に伴い、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のレベルも変動し、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大値が増加する。
【００５３】
これに従い、ピークレベルリセット部３０から出力されるリセット信号ＲＳＴの振幅が増加する。そして、リセット信号ＲＳＴの振幅が、ＮＭＯＳ１４の閾値ＴＨを越えると、このＮＭＯＳ１４に電流が流れ始める。これにより、ピーク検出部１０１，１０２のキャパシタ１２の電荷がＮＭＯＳ１４を介して放電され、ピーク電圧ＶＰ１，ＶＰ２は低下する。
【００５４】
期間Ｔ３において、差動入力信号ＶＡ１の変動が復旧し、キャパシタ１２に保持されているピーク電圧ＶＰ１，ＶＰ２と、実際の差動入力信号ＶＡ１，ＶＡ２のピーク電圧ＶＰ１，ＶＰ２が一致すると、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のオフセット電圧も除去される。これにより、ピークレベルリセット部３０から出力されるリセット信号ＲＳＴの振幅も、ＮＭＯＳ１４の閾値ＴＨ以下に戻り、このＮＭＯＳ１４はオフ状態となり、元の安定した状態に復旧する。
【００５５】
ここでは、差動入力電圧ＶＡ１が一時的に変動して元に戻る場合の動作について説明したが、差動入力電圧ＶＡ１，ＶＡ２のレベルがステップ的に変化する場合や、パルス状の雑音が重畳した場合等においても、同様にピーク電圧ＶＰ１，ＶＰ２のリセット及び再設定動作が行われる。
【００５６】
以上のように、この第１の実施形態のオフセット電圧キャンセル回路は、保持しているピーク電圧ＶＰ１，ＶＰ２を、リセット信号ＲＳＴに応じてリセット（放電）する機能を備えたピーク検出部１０１，１０２と、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２の電位差に応じたリセット信号ＲＳＴを出力するピークレベルリセット部３０を設けている。これにより、差動入力信号の状態変化に高速に追随してオフセット電圧をキャンセルすることができるという利点がある。
【００５７】
（第２の実施形態）
【００５８】
図５は、本発明の第２の実施形態を示すオフセット電圧キャンセル回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５９】
このオフセット電圧キャンセル回路は、図１のオフセット電圧キャンセル回路に、オフセット監視部５０を追加したものである。オフセット監視部５０は、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピーク電圧を監視し、そのピーク電圧の差が所定の値以下のときには、ピークレベルリセット部３０の動作を停止させるものである。
【００６０】
オフセット監視部５０は、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２を検出するピーク検出部５１，５２と、これらピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときに、ピークレベルリセット部３０に対するイネーブル信号ＥＮを生成するリセット制御部５３とで構成されている。
【００６１】
ピーク検出部５１，５２は、例えば図１中のピーク検出部１０１と同様の回路構成で、このピーク検出部５１，５２のＮＭＯＳ１４には、ピークレベルリセット部３０からリセット信号ＲＳＴが与えられるようになっている。リセット制御部５３は、例えば、図３のピークレベルリセット部３０と同様の回路構成で、このリセット制御部５３では、リセット信号ＲＳＴをイネーブル信号ＥＮと読み替えて、ピークレベルリセット部３０に対するバイアス信号ＢＳの代わりに与えるようになっている。その他の構成は、図１と同様である。
【００６２】
このオフセット電圧キャンセル回路では、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、それぞれピーク検出部５１，５２で検出される。そして、これらのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えると、リセット制御部５３からピークレベルリセット部３０にイネーブル信号ＥＮが出力される。これにより、ピークレベルリセット部３０が動作可能になり、第１の実施形態と同様の動作が行われる。
【００６３】
一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値以下のときには、リセット制御部５３からピークレベルリセット部３０にイネーブル信号ＥＮが出力されず、このピークレベルリセット部３０の動作は禁止される。従って、小さな雑音によるピークレベルリセット部３０の誤動作が抑制される。
【００６４】
以上のように、この第２の実施形態のオフセット電圧キャンセル回路は、差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときにのみ、ピークレベルリセット部３０の動作を可能にするオフセット監視部５０を設けているので、第１の実施形態の利点に加えて、小さな雑音によるピークレベルリセット部３０の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという利点がある。
【００６５】
（第３の実施形態）
【００６６】
図６は、本発明の第３の実施形態を示すオフセット電圧キャンセル回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６７】
このオフセット電圧キャンセル回路では、図１におけるピークレベルリセット部３０の入力側に、ピーク検出部６０１，６０２を設けている。即ち、加算部２０１，２０２から出力された差動出力電圧ＶＣ１，ＶＣ２は、それぞれピーク検出部６０１，６０２によってピーク電圧ＶＣＰ１，ＶＣＰ２が検出され、これらのピーク電圧ＶＣＰ１，ＶＣＰ２が、ピークレベルリセット部３０に与えられるようになっている。
【００６８】
なお、ピーク検出部６０１，６０２は、例えば図１中のピーク検出部１０１と同様の回路構成で、このピーク検出部６０１，６０２のＮＭＯＳ１４には、ピークレベルリセット部３０からリセット信号ＲＳＴが与えられるようになっている。その他の構成は、図１と同様である。
【００６９】
このオフセット電圧キャンセル回路では、加算部２０１，２０２から出力される差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、ピーク検出部６０１，６０２で検出される。そして、これらのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えると、ピークレベルリセット３０からリセット信号ＲＳＴが出力される。これにより、第１の実施形態と同様の動作が行われる。
【００７０】
一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値以下のときには、ピークレベルリセット３０からリセット信号ＲＳＴは出力されない。
【００７１】
以上のように、第１の実施形態では、加算部２０１，２０２から出力される差動出力信号ＶＣ１，ＶＣ２の電位差に基づいてピークレベルリセット部３０からリセット信号ＲＳＴが出力されていたが、この第３の実施形態では、差動出力電圧ＶＣ１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたときにリセット信号ＲＳＴを出力するようにしている。これにより、第２の実施形態よりも簡素化した回路構成で、この第２の実施形態と同様に、小さな雑音によるピークレベルリセット部３０の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという利点がある。
【００７２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７３】
（ａ） ピーク検出部１０、加算部２０、ピークレベルリセット部３０の回路構成は、図示したものに限定されない。同様の機能を有するものであれば、どの様な回路構成でも適用可能である。
【００７４】
（ｂ） ピーク検出部１０は、電圧の最大値を検出するようにしているが、最小値を検出するようにしても良い。
【００７５】
（ｃ） ピーク検出部１０に代えて、差動入力信号ＶＡ１，ＶＡ２等に含まれる直流成分を検出する回路を用いても良い。
【００７６】
（ｄ） ピーク検出部１０のＮＭＯＳ１４は、ピークレベルリセット部３０から与えられるリセット信号ＲＳＴのレベルによって、導通状態がアナログ的に制御されるようになっているが、比較器等を用いて２値のリセット信号を生成し、ディジタル的に制御するようにしても良い。
【００７７】
【発明の効果】
【００７８】
以上詳細に説明したように、第１の発明によれば、リセット信号によって保持しているピーク電圧をリセットする機能を備えた第１及び第２のピーク検出部と、第１及び第２の加算部から出力される第１及び第２の出力信号の電位差に応じたリセット信号を出力するピークレベルリセット部を有している。これにより、差動入力信号の状態変化に高速に追随してオフセット電圧をキャンセルすることができる。
【００７９】
第２の発明によれば、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときにのみ、ピークレベルリセット部の動作を可能にするリセット制御部を設けている。これにより、第１の発明の効果に加えて、小さな雑音によるピークレベルリセット部の誤動作が抑制され、より安定したオフセット電圧キャンセル動作が可能になるという効果がある。
【００８０】
第３の発明によれば、第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときに、該第１及び第２の出力信号の電位差の絶対値に対応した信号をリセット信号として出力するピークレベルリセット部を有している。これにより、第２の発明よりも簡単な構成で、第２の発明と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のオフセット電圧キャンセル回路の構成図である。
【図２】従来のオフセット電圧キャンセル回路の一例を示す構成図である。
【図３】図１中のピークレベルリセット部３０の一例を示す回路図である。
【図４】図１の動作の一例を示す信号波形図である。
【図５】本発明の第２の実施形態のオフセット電圧キャンセル回路の構成図である。
【図６】本発明の第３の実施形態のオフセット電圧キャンセル回路の構成図である。
【符号の説明】
１ 検波回路
２ コンパレータ
１０，５１，５２，６０ ピーク検出部
１２ キャパシタ
１４ ＮＭＯＳ
２０ 加算部
３０ ピークレベルリセット部
５０ オフセット監視部
５３ リセット制御部
Claims (3)
- 差動的な第１及び第２の入力信号に含まれる直流電圧成分の差を除去して第１及び第２の出力信号からなる差動信号を生成するオフセット電圧キャンセル回路であって、
前記第１の入力信号のピークレベルを保持する第１のキャパシタを有し、該第１のキャパシタに保持された電圧を第１のピーク電圧として出力すると共に、リセット信号に応じて該第１のキャパシタの電荷を放電させる第１のピーク検出部と、
前記第２の入力信号のピークレベルを保持する第２のキャパシタを有し、該第２のキャパシタに保持された電圧を第２のピーク電圧として出力すると共に、前記リセット信号に応じて該第２のキャパシタの電荷を放電させる第２のピーク検出部と、
前記第１の入力信号と前記第２のピーク電圧とを加算して前記第１の出力信号を生成する第１の加算部と、
前記第２の入力信号と前記第１のピーク電圧とを加算して前記第２の出力信号を生成する第２の加算部と、
前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とを、
備えたことを特徴とするオフセット電圧キャンセル回路。 - 差動的な第１及び第２の入力信号に含まれる直流電圧成分の差を除去して第１及び第２の出力信号からなる差動信号を生成するオフセット電圧キャンセル回路であって、
前記第１の入力信号のピークレベルを保持する第１のキャパシタを有し、該第１のキャパシタに保持された電圧を第１のピーク電圧として出力すると共に、リセット信号に応じて該第１のキャパシタの電荷を放電させる第１のピーク検出部と、
前記第２の入力信号のピークレベルを保持する第２のキャパシタを有し、該第２のキャパシタに保持された電圧を第２のピーク電圧として出力すると共に、前記リセット信号に応じて該第２のキャパシタの電荷を放電させる第２のピーク検出部と、
前記第１の入力信号と前記第２のピーク電圧とを加算して前記第１の出力信号を生成する第１の加算部と、
前記第２の入力信号と前記第１のピーク電圧とを加算して前記第２の出力信号を生成する第２の加算部と、
前記第１及び第２の出力信号のピーク電圧を監視し、該ピーク電圧の差が所定の値を越えたときにリセット許可信号を出力するリセット制御部と、
前記リセット許可信号が与えられたときに、前記第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とを、
備えたことを特徴とするオフセット電圧キャンセル回路。 - 差動的な第１及び第２の入力信号に含まれる直流電圧成分の差を除去して第１及び第２の出力信号からなる差動信号を生成するオフセット電圧キャンセル回路であって、
前記第１の入力信号のピークレベルを保持する第１のキャパシタを有し、該第１のキャパシタに保持された電圧を第１のピーク電圧として出力すると共に、リセット信号に応じて該第１のキャパシタの電荷を放電させる第１のピーク検出部と、
前記第２の入力信号のピークレベルを保持する第２のキャパシタを有し、該第２のキャパシタに保持された電圧を第２のピーク電圧として出力すると共に、前記リセット信号に応じて該第２のキャパシタの電荷を放電させる第２のピーク検出部と、
前記第１の入力信号と前記第２のピーク電圧とを加算して前記第１の出力信号を生成する第１の加算部と、
前記第２の入力信号と前記第１のピーク電圧とを加算して前記第２の出力信号を生成する第２の加算部と、
前記第１及び第２の出力信号のピーク電圧の差が所定の値を越えたときに、該第１及び第２の出力信号の電位差に応じた信号を前記リセット信号として出力するピークレベルリセット部とを、
備えたことを特徴とするオフセット電圧キャンセル回路。
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