JP3466181B1 - オフセット電圧キャンセル回路 - Google Patents
オフセット電圧キャンセル回路Info
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- H03F3/45071—Differential amplifiers with semiconductor devices only
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Abstract
【要約】
【課題】 状態変化に高速に追随して差動信号のオフセ
ット電圧をキャンセルするオフセット電圧キャンセル回
路を提供する。 【解決手段】 差動入力信号ＶＡ１，ＶＡ２のピーク電
圧ＶＰ１，ＶＰ２は、ピーク検出部１０１，１０２の各
キャパシタ１２に保持される。差動入力信号ＶＡ１とピ
ーク電圧ＶＰ２は加算部２０１で加算されて差動出力信
号ＶＣ１となり、差動入力信号ＶＡ２とピーク電圧ＶＰ
１は加算部２０２で加算されて差動出力信号ＶＣ２とな
る。差動出力電圧ＶＣ１，ＶＣ２は、ピークレベルリセ
ット部３０に与えられて電位差に応じたリセット信号Ｒ
ＳＴとなり、各ピーク検出部１０１，１０２のＮＭＯＳ
１４のゲートに与えられる。差動出力信号ＶＣ１，２に
オフセットが生じると、リセット信号ＲＳＴが大きくな
ってＮＭＯＳ１４が導通し、キャパシタ１２に保持され
たピーク電圧ＶＰ１，ＶＰ２がリセットされる。
ット電圧をキャンセルするオフセット電圧キャンセル回
路を提供する。 【解決手段】 差動入力信号ＶＡ１，ＶＡ２のピーク電
圧ＶＰ１，ＶＰ２は、ピーク検出部１０１，１０２の各
キャパシタ１２に保持される。差動入力信号ＶＡ１とピ
ーク電圧ＶＰ２は加算部２０１で加算されて差動出力信
号ＶＣ１となり、差動入力信号ＶＡ２とピーク電圧ＶＰ
１は加算部２０２で加算されて差動出力信号ＶＣ２とな
る。差動出力電圧ＶＣ１，ＶＣ２は、ピークレベルリセ
ット部３０に与えられて電位差に応じたリセット信号Ｒ
ＳＴとなり、各ピーク検出部１０１，１０２のＮＭＯＳ
１４のゲートに与えられる。差動出力信号ＶＣ１，２に
オフセットが生じると、リセット信号ＲＳＴが大きくな
ってＮＭＯＳ１４が導通し、キャパシタ１２に保持され
たピーク電圧ＶＰ１，ＶＰ２がリセットされる。
Description
【０００１】
【０００２】本発明は、例えば無線通信における受信装
置の検波回路等から出力される差動信号に含まれるオフ
セット電圧を除去するための、オフセット電圧キャンセ
ル回路に関するものである。
置の検波回路等から出力される差動信号に含まれるオフ
セット電圧を除去するための、オフセット電圧キャンセ
ル回路に関するものである。
【０００３】
【０００４】図２は、従来のオフセット電圧キャンセル
回路の一例を示す構成図である。
回路の一例を示す構成図である。
【０００５】このオフセット電圧キャンセル回路９０
は、検波回路１から与えられる差動入力信号ＶＡ１，Ｖ
Ａ２から、それぞれのピーク電圧ＶＰ１，ＶＰ２を検出
するピーク検出部９１，９２と、この差動入力信号ＶＡ
１，ＶＡ２の中間電位を基準電圧ＶＲＥＦとして出力す
る抵抗９３，９４を有している。
は、検波回路１から与えられる差動入力信号ＶＡ１，Ｖ
Ａ２から、それぞれのピーク電圧ＶＰ１，ＶＰ２を検出
するピーク検出部９１，９２と、この差動入力信号ＶＡ
１，ＶＡ２の中間電位を基準電圧ＶＲＥＦとして出力す
る抵抗９３，９４を有している。
【０００６】ピーク検出部９１，９２は、ボルテージフ
ォロワと電圧保持用のキャパシタで構成され、入力電圧
が上昇したときには即座に追随してその最大電圧を保持
するようになっている。一方、入力電圧が低下したとき
には、安定した動作を確保するために、保持している電
圧を大きな時定数で徐々に低下させるように構成されて
いる。
ォロワと電圧保持用のキャパシタで構成され、入力電圧
が上昇したときには即座に追随してその最大電圧を保持
するようになっている。一方、入力電圧が低下したとき
には、安定した動作を確保するために、保持している電
圧を大きな時定数で徐々に低下させるように構成されて
いる。
【０００７】また、このオフセット電圧キャンセル回路
９０は、基準電圧ＶＲＥＦを基準にして差動入力信号Ｖ
Ａ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１
を出力する加算部９５と、差動入力信号ＶＡ２とピーク
電圧ＶＰ１を加算し、差動出力信号ＶＣ２を出力する加
算部９６を有している。
９０は、基準電圧ＶＲＥＦを基準にして差動入力信号Ｖ
Ａ１とピーク電圧ＶＰ２を加算し、差動出力信号ＶＣ１
を出力する加算部９５と、差動入力信号ＶＡ２とピーク
電圧ＶＰ１を加算し、差動出力信号ＶＣ２を出力する加
算部９６を有している。
【０００８】このようなオフセット電圧キャンセル回路
９０において、次の（１）式のような差動入力信号ＶＡ
１，ＶＡ２が与えられたとする。 ＶＡ１＝ＶＯ１＋Ａｓｉｎ（ωｔ） ＶＡ２＝ＶＯ２−Ａｓｉｎ（ωｔ） ・・・（１）
９０において、次の（１）式のような差動入力信号ＶＡ
１，ＶＡ２が与えられたとする。 ＶＡ１＝ＶＯ１＋Ａｓｉｎ（ωｔ） ＶＡ２＝ＶＯ２−Ａｓｉｎ（ωｔ） ・・・（１）
【０００９】但し、ＶＯ１，ＶＯ２は、それぞれ差動入
力信号ＶＡ１，ＶＡ２の直流成分であり、Ａは差動入力
信号ＶＡ１，ＶＡ２の交流成分の振幅である。
力信号ＶＡ１，ＶＡ２の直流成分であり、Ａは差動入力
信号ＶＡ１，ＶＡ２の交流成分の振幅である。
【００１０】これにより、ピーク検出部９１，９２から
出力されるピーク電圧ＶＰ１，ＶＰ２と、抵抗９３，９
４で生成される基準電圧ＶＲＥＦは、次の（２）式のよ
うになる。 ＶＰ１＝ＶＯ１＋Ａ ＶＰ２＝ＶＯ２＋Ａ ＶＲＥＦ＝（ＶＯ１＋ＶＯ２）／２ ・・・（２）
出力されるピーク電圧ＶＰ１，ＶＰ２と、抵抗９３，９
４で生成される基準電圧ＶＲＥＦは、次の（２）式のよ
うになる。 ＶＰ１＝ＶＯ１＋Ａ ＶＰ２＝ＶＯ２＋Ａ ＶＲＥＦ＝（ＶＯ１＋ＶＯ２）／２ ・・・（２）
【００１１】差動入力信号ＶＡ１、ピーク電圧ＶＰ２及
び基準電圧ＶＲＥＦは加算部９５へ与えられ、差動入力
信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは
加算部９６へ与えられて加算される。
び基準電圧ＶＲＥＦは加算部９５へ与えられ、差動入力
信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦは
加算部９６へ与えられて加算される。
【００１２】これにより、加算部９５，９６から出力さ
れる差動出力信号ＶＣ１，ＶＣ２は、次の（３）式のよ
うになる。 ＶＣ１＝ＶＡ１＋ＶＰ２−ＶＲＥＦ ＝Ａｓｉｎ（ωｔ）＋Ａ＋（ＶＯ１＋ＶＯ２）／２ ＶＣ２＝ＶＡ２＋ＶＰ１−ＶＲＥＦ ＝−Ａｓｉｎ（ωｔ）＋Ａ＋（ＶＯ１＋ＶＯ２）／２ ・・・（３）
れる差動出力信号ＶＣ１，ＶＣ２は、次の（３）式のよ
うになる。 ＶＣ１＝ＶＡ１＋ＶＰ２−ＶＲＥＦ ＝Ａｓｉｎ（ωｔ）＋Ａ＋（ＶＯ１＋ＶＯ２）／２ ＶＣ２＝ＶＡ２＋ＶＰ１−ＶＲＥＦ ＝−Ａｓｉｎ（ωｔ）＋Ａ＋（ＶＯ１＋ＶＯ２）／２ ・・・（３）
【００１３】（３）式に示すように、差動出力信号ＶＣ
１，ＶＣ２の定数項は等しくなる。これは、差動出力信
号ＶＣ１，ＶＣ２に含まれる直流成分が等しくなり、オ
フセット電圧が除去されたことを意味している。
１，ＶＣ２の定数項は等しくなる。これは、差動出力信
号ＶＣ１，ＶＣ２に含まれる直流成分が等しくなり、オ
フセット電圧が除去されたことを意味している。
【００１４】
【００１５】しかしながら、従来のオフセット電圧キャ
ンセル回路では、次のような課題があった。
ンセル回路では、次のような課題があった。
【００１６】無線通信システムでは、送信状態と受信状
態を交互に切り替える時分割通信が採用されることが多
い。このようなシステムにおける受信信号は、雑音成分
のみの無信号、無変調搬送波信号、プリアンブル信号、
データで変調された搬送波信号等に時々刻々変化する。
検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２
に含まれる直流電圧成分は状態によって異なり、これに
伴ってオフセット電圧が発生する。
態を交互に切り替える時分割通信が採用されることが多
い。このようなシステムにおける受信信号は、雑音成分
のみの無信号、無変調搬送波信号、プリアンブル信号、
データで変調された搬送波信号等に時々刻々変化する。
検波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２
に含まれる直流電圧成分は状態によって異なり、これに
伴ってオフセット電圧が発生する。
【００１７】図２のオフセット電圧キャンセル回路で
は、ピーク検出部９１，９２によって、差動入力信号Ｖ
Ａ１，ＶＡ２からピーク電圧ＶＰ１，ＶＰ２が検出さ
れ、それぞれ図示しないキャパシタに保持される。キャ
パシタに保持される電圧は、ピーク電圧が上昇したとき
には高速に追随するが、ピーク電圧が低下したときに
は、安定した動作を確保するため、大きな時定数で変化
するようになっている。
は、ピーク検出部９１，９２によって、差動入力信号Ｖ
Ａ１，ＶＡ２からピーク電圧ＶＰ１，ＶＰ２が検出さ
れ、それぞれ図示しないキャパシタに保持される。キャ
パシタに保持される電圧は、ピーク電圧が上昇したとき
には高速に追随するが、ピーク電圧が低下したときに
は、安定した動作を確保するため、大きな時定数で変化
するようになっている。
【００１８】このため、状態の変化や瞬間的な雑音等に
よって差動入力信号ＶＡ１，ＶＡ２の電位が一時的に上
昇すると、保持しているピーク電圧ＶＰ１，ＶＰ２がこ
の異常な値に置き換えられ、実際のピーク電圧との間に
ずれが生じる。これにより、ピーク検出部９１，９２に
保持されているピーク電圧ＶＰ１，ＶＰ２が、（２）式
で示される値と一致しなくなり、差動出力信号ＶＣ１，
ＶＣ２にオフセットが生じて、正しくデータを受信する
ことができなくなるおそれがあった。
よって差動入力信号ＶＡ１，ＶＡ２の電位が一時的に上
昇すると、保持しているピーク電圧ＶＰ１，ＶＰ２がこ
の異常な値に置き換えられ、実際のピーク電圧との間に
ずれが生じる。これにより、ピーク検出部９１，９２に
保持されているピーク電圧ＶＰ１，ＶＰ２が、（２）式
で示される値と一致しなくなり、差動出力信号ＶＣ１，
ＶＣ２にオフセットが生じて、正しくデータを受信する
ことができなくなるおそれがあった。
【００１９】本発明は、前記従来技術が持っていた課題
を解決し、状態変化に高速に追随して差動入力信号のオ
フセット電圧をキャンセルすることができるオフセット
電圧キャンセル回路を提供するものである。
を解決し、状態変化に高速に追随して差動入力信号のオ
フセット電圧をキャンセルすることができるオフセット
電圧キャンセル回路を提供するものである。
【００２０】
【００２１】前記課題を解決するために、本発明の内の
第１の発明は、差動的な第１及び第２の入力信号に含ま
れる直流電圧成分の差を除去して第１及び第２の出力信
号からなる差動信号を生成するオフセット電圧キャンセ
ル回路を、次のような第１及び第２のピーク検出部と、
第１及び第２の加算部と、ピークレベルリセット部とで
構成している。
第１の発明は、差動的な第１及び第２の入力信号に含ま
れる直流電圧成分の差を除去して第１及び第２の出力信
号からなる差動信号を生成するオフセット電圧キャンセ
ル回路を、次のような第１及び第２のピーク検出部と、
第１及び第２の加算部と、ピークレベルリセット部とで
構成している。
【００２２】第１のピーク検出部は、前記第１の入力信
号のピークレベルを保持する第１のキャパシタを有し、
該第１のキャパシタに保持された電圧を第１のピーク電
圧として出力すると共に、リセット信号に応じて該第１
のキャパシタの電荷を放電させるものである。第２のピ
ーク検出部は、前記第２の入力信号のピークレベルを保
持する第２のキャパシタを有し、該第２のキャパシタに
保持された電圧を第２のピーク電圧として出力すると共
に、前記リセット信号に応じて該第２のキャパシタの電
荷を放電させるものである。
号のピークレベルを保持する第１のキャパシタを有し、
該第１のキャパシタに保持された電圧を第１のピーク電
圧として出力すると共に、リセット信号に応じて該第１
のキャパシタの電荷を放電させるものである。第２のピ
ーク検出部は、前記第２の入力信号のピークレベルを保
持する第２のキャパシタを有し、該第２のキャパシタに
保持された電圧を第２のピーク電圧として出力すると共
に、前記リセット信号に応じて該第２のキャパシタの電
荷を放電させるものである。
【００２３】第１の加算部は、前記第１の入力信号と前
記第２のピーク電圧を加算して前記第１の出力信号を生
成するもので、第２の加算部は、前記第２の入力信号と
前記第１のピーク電圧を加算して前記第２の出力信号を
生成するものである。ピークレベルリセット部は、前記
第１及び第２の出力信号の電位差に応じた信号を前記リ
セット信号として出力するものである。
記第２のピーク電圧を加算して前記第１の出力信号を生
成するもので、第２の加算部は、前記第２の入力信号と
前記第１のピーク電圧を加算して前記第２の出力信号を
生成するものである。ピークレベルリセット部は、前記
第１及び第２の出力信号の電位差に応じた信号を前記リ
セット信号として出力するものである。
【００２４】第２の発明は、オフセット電圧キャンセル
回路を、第１の発明と同様の第１及び第２のピーク検出
部、並びに第１及び第２の加算部と、第１及び第２の出
力信号のピーク電圧を監視し、該ピーク電圧の差が所定
の値を越えたときにリセット許可信号を出力するリセッ
ト制御部と、前記リセット許可信号が与えられたとき
に、前記第１及び第２の出力信号の電位差に応じた信号
を前記リセット信号として出力するピークレベルリセッ
ト部とで構成している。
回路を、第１の発明と同様の第１及び第２のピーク検出
部、並びに第１及び第２の加算部と、第１及び第２の出
力信号のピーク電圧を監視し、該ピーク電圧の差が所定
の値を越えたときにリセット許可信号を出力するリセッ
ト制御部と、前記リセット許可信号が与えられたとき
に、前記第１及び第２の出力信号の電位差に応じた信号
を前記リセット信号として出力するピークレベルリセッ
ト部とで構成している。
【００２５】第３の発明は、オフセット電圧キャンセル
回路を、第１の発明と同様の第１及び第２のピーク検出
部、並びに第１及び第２の加算部と、第１及び第２の出
力信号のピーク電圧の差が所定の値を越えたときに、該
第１及び第２の出力信号の電位差に応じた信号を前記リ
セット信号として出力するピークレベルリセット部とで
構成している。
回路を、第１の発明と同様の第１及び第２のピーク検出
部、並びに第１及び第２の加算部と、第１及び第２の出
力信号のピーク電圧の差が所定の値を越えたときに、該
第１及び第２の出力信号の電位差に応じた信号を前記リ
セット信号として出力するピークレベルリセット部とで
構成している。
【００２６】本発明によれば、以上のようにオフセット
電圧キャンセル回路を構成したので、次のような作用が
行われる。
電圧キャンセル回路を構成したので、次のような作用が
行われる。
【００２７】第１及び第２の入力信号は、それぞれ第１
及び第２のピーク検出部によってそのピーク電圧が検出
され、第１及び第２のキャパシタに保持される。更に、
第１の入力信号は、第１の加算部で第２のピーク電圧と
加算され、第１の出力信号が生成される。一方、第２の
入力信号は、第２の加算部で第１のピーク電圧と加算さ
れ、第２の出力信号が生成される。これにより、入力信
号のレベルが安定していれば、第１及び第２の加算部に
よる加算の結果、第１及び第２の出力信号に含まれる直
流電圧成分の値が等しくなり、オフセット電圧がキャン
セルされる。
及び第２のピーク検出部によってそのピーク電圧が検出
され、第１及び第２のキャパシタに保持される。更に、
第１の入力信号は、第１の加算部で第２のピーク電圧と
加算され、第１の出力信号が生成される。一方、第２の
入力信号は、第２の加算部で第１のピーク電圧と加算さ
れ、第２の出力信号が生成される。これにより、入力信
号のレベルが安定していれば、第１及び第２の加算部に
よる加算の結果、第１及び第２の出力信号に含まれる直
流電圧成分の値が等しくなり、オフセット電圧がキャン
セルされる。
【００２８】ここで、入力信号のレベルが変動して第１
または第２のピーク検出部で保持しているピーク電圧が
上昇すると、第１または第２の出力信号のレベルが変動
してその電位差が大きくなる。これにより、ピークレベ
ルリセット部から出力されるリセット信号が大きくな
り、第１及び第２のピーク検出部のキャパシタに保持さ
れている電荷が放電され、第１及び第２のピーク電圧が
リセットされる。そして、新たに入力される第１及び第
２の入力信号に応じた第１及び第２のピーク電圧が保持
される。
または第２のピーク検出部で保持しているピーク電圧が
上昇すると、第１または第２の出力信号のレベルが変動
してその電位差が大きくなる。これにより、ピークレベ
ルリセット部から出力されるリセット信号が大きくな
り、第１及び第２のピーク検出部のキャパシタに保持さ
れている電荷が放電され、第１及び第２のピーク電圧が
リセットされる。そして、新たに入力される第１及び第
２の入力信号に応じた第１及び第２のピーク電圧が保持
される。
【００２９】
【００３０】（第１の実施形態）
【００３１】図１は、本発明の第１の実施形態を示すオ
フセット電圧キャンセル回路の構成図である。
フセット電圧キャンセル回路の構成図である。
【００３２】オフセット電圧キャンセル回路は、入力信
号ＩＮを検波する検波回路１から与えられる差動入力信
号（相補入力信号とも称される）ＶＡ１，ＶＡ２に含ま
れる直流電圧成分の差（即ち、オフセット電圧）を除去
し、オフセットのない差動出力信号（相補出力信号とも
称される）ＶＣ１，ＶＣ２を生成してコンパレータ２へ
与えるものである。コンパレータ２は、ヒステリシス特
性を有し、差動出力信号ＶＣ１，ＶＣ２に基づいて出力
データＯＵＴを生成するようになっている。
号ＩＮを検波する検波回路１から与えられる差動入力信
号（相補入力信号とも称される）ＶＡ１，ＶＡ２に含ま
れる直流電圧成分の差（即ち、オフセット電圧）を除去
し、オフセットのない差動出力信号（相補出力信号とも
称される）ＶＣ１，ＶＣ２を生成してコンパレータ２へ
与えるものである。コンパレータ２は、ヒステリシス特
性を有し、差動出力信号ＶＣ１，ＶＣ２に基づいて出力
データＯＵＴを生成するようになっている。
【００３３】このオフセット電圧キャンセル回路は、検
波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２か
ら、それぞれの電位の最大値を検出して保持し、ピーク
電圧ＶＰ１，ＶＰ２として出力するリセット機能付きの
ピーク検出部１０１，１０２を有している。
波回路１から与えられる差動入力信号ＶＡ１，ＶＡ２か
ら、それぞれの電位の最大値を検出して保持し、ピーク
電圧ＶＰ１，ＶＰ２として出力するリセット機能付きの
ピーク検出部１０１，１０２を有している。
【００３４】ピーク検出部１０１，１０２は同様の構成
で、例えばピーク検出部１０１は、ボルテージフォロワ
を構成する演算増幅器（ＯＰ）１１を備え、この演算増
幅器１１の入力側に差動入力信号ＶＡ１が与えられてい
る。演算増幅器１１の出力側と接地電位ＧＮＤの間に
は、ピーク電圧保持用のキャパシタ１２、大きな時定数
でピーク電圧の変動に追随させるための抵抗１３、及び
リセット信号ＲＳＴによってキャパシタ１２を強制的に
放電させるＮチャネルＭＯＳトランジスタ（以下、「Ｎ
ＭＯＳ」という）１４が並列に接続されている。
で、例えばピーク検出部１０１は、ボルテージフォロワ
を構成する演算増幅器（ＯＰ）１１を備え、この演算増
幅器１１の入力側に差動入力信号ＶＡ１が与えられてい
る。演算増幅器１１の出力側と接地電位ＧＮＤの間に
は、ピーク電圧保持用のキャパシタ１２、大きな時定数
でピーク電圧の変動に追随させるための抵抗１３、及び
リセット信号ＲＳＴによってキャパシタ１２を強制的に
放電させるＮチャネルＭＯＳトランジスタ（以下、「Ｎ
ＭＯＳ」という）１４が並列に接続されている。
【００３５】また、差動入力信号ＶＡ１，ＶＡ２は、同
じ抵抗値を有する直列接続された抵抗１５１，１５２の
両端に与えられ、この抵抗１５１，１５２の接続点の電
位が、基準電圧ＶＲＥＦとして出力されるようになって
いる。
じ抵抗値を有する直列接続された抵抗１５１，１５２の
両端に与えられ、この抵抗１５１，１５２の接続点の電
位が、基準電圧ＶＲＥＦとして出力されるようになって
いる。
【００３６】このオフセット電圧キャンセル回路は、基
準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピー
ク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する
加算部２０１と、差動入力信号ＶＡ２とピーク電圧ＶＰ
１を加算して差動出力信号ＶＣ２を出力する加算部２０
２を有している。
準電圧ＶＲＥＦを基準にして差動入力信号ＶＡ１とピー
ク電圧ＶＰ２を加算し、差動出力信号ＶＣ１を出力する
加算部２０１と、差動入力信号ＶＡ２とピーク電圧ＶＰ
１を加算して差動出力信号ＶＣ２を出力する加算部２０
２を有している。
【００３７】加算部２０１，２０２は同様の構成で、例
えば加算部２０１は、差動入力信号ＶＡ１がゲートに与
えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭ
ＯＳ」という）２１と、基準電圧ＶＲＥＦがゲートに与
えられるＰＭＯＳ２２を有している。ＰＭＯＳ２１，２
２のソースは、それぞれ抵抗２３，２４を介して電源電
位ＶＤＤに接続され、これらのＰＭＯＳ２１，２２のド
レインは、定電流回路を構成するＮＭＯＳ２５を介して
接地電位ＧＮＤに接続されている。
えば加算部２０１は、差動入力信号ＶＡ１がゲートに与
えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭ
ＯＳ」という）２１と、基準電圧ＶＲＥＦがゲートに与
えられるＰＭＯＳ２２を有している。ＰＭＯＳ２１，２
２のソースは、それぞれ抵抗２３，２４を介して電源電
位ＶＤＤに接続され、これらのＰＭＯＳ２１，２２のド
レインは、定電流回路を構成するＮＭＯＳ２５を介して
接地電位ＧＮＤに接続されている。
【００３８】更に、この加算部２０１は、ピーク電圧Ｖ
Ｐ２がゲートに与えられるＰＭＯＳ２６と、基準電圧Ｖ
ＲＥＦがゲートに与えられるＰＭＯＳ２７を有してい
る。ＰＭＯＳ２６，２７のソースは、それぞれＰＭＯＳ
２１，２２のソースに接続され、これらのＰＭＯＳ２
６，２７のドレインは、定電流回路を構成するＮＭＯＳ
２８を介して接地電位ＧＮＤに接続されている。ＮＭＯ
Ｓ２５，２８のゲートには、所定のバイアス電圧ＶＢが
与えられている。
Ｐ２がゲートに与えられるＰＭＯＳ２６と、基準電圧Ｖ
ＲＥＦがゲートに与えられるＰＭＯＳ２７を有してい
る。ＰＭＯＳ２６，２７のソースは、それぞれＰＭＯＳ
２１，２２のソースに接続され、これらのＰＭＯＳ２
６，２７のドレインは、定電流回路を構成するＮＭＯＳ
２８を介して接地電位ＧＮＤに接続されている。ＮＭＯ
Ｓ２５，２８のゲートには、所定のバイアス電圧ＶＢが
与えられている。
【００３９】このような加算部２０１では、ＰＭＯＳ２
１，２６に、それぞれ差動入力電圧ＶＡ１とピーク電圧
ＶＰ２に応じた電流が流れ、ＰＭＯＳ２２，２７には、
基準電圧ＶＲＥＦに応じた電流が流れる。ＰＭＯＳ２
１，２２とＰＭＯＳ２６，２７は、それぞれ差動回路を
構成し、抵抗２３にはＰＭＯＳ２１，２６の電流が流
れ、抵抗２４にはＰＭＯＳ２２，２７の電流が流れるよ
うになっている。
１，２６に、それぞれ差動入力電圧ＶＡ１とピーク電圧
ＶＰ２に応じた電流が流れ、ＰＭＯＳ２２，２７には、
基準電圧ＶＲＥＦに応じた電流が流れる。ＰＭＯＳ２
１，２２とＰＭＯＳ２６，２７は、それぞれ差動回路を
構成し、抵抗２３にはＰＭＯＳ２１，２６の電流が流
れ、抵抗２４にはＰＭＯＳ２２，２７の電流が流れるよ
うになっている。
【００４０】これにより、ＰＭＯＳ２１のソースには、
基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ１と
ピーク電圧ＶＰ２を加算した電圧が、差動出力信号ＶＣ
１として出力されるようになっている。同様に、加算部
２０２からは、基準電圧ＶＲＥＦを基準にして、差動入
力信号ＶＡ２とピーク電圧ＶＰ１を加算した電圧が、差
動出力信号ＶＣ２として出力されるようになっている。
これらの差動出力信号ＶＣ１，ＶＣ２は、コンパレータ
２へ与えられている。
基準電圧ＶＲＥＦを基準にして、差動入力信号ＶＡ１と
ピーク電圧ＶＰ２を加算した電圧が、差動出力信号ＶＣ
１として出力されるようになっている。同様に、加算部
２０２からは、基準電圧ＶＲＥＦを基準にして、差動入
力信号ＶＡ２とピーク電圧ＶＰ１を加算した電圧が、差
動出力信号ＶＣ２として出力されるようになっている。
これらの差動出力信号ＶＣ１，ＶＣ２は、コンパレータ
２へ与えられている。
【００４１】更に、このオフセット電圧キャンセル回路
は、ピークレベルリセット部３０を有している。ピーク
レベルリセット部３０は、差動出力信号ＶＣ１，ＶＣ２
の電位差の絶対値を検出して、この電位差が大きくなっ
たときにピーク検出部１０１，１０２に対するリセット
信号ＲＳＴを出力するものである。
は、ピークレベルリセット部３０を有している。ピーク
レベルリセット部３０は、差動出力信号ＶＣ１，ＶＣ２
の電位差の絶対値を検出して、この電位差が大きくなっ
たときにピーク検出部１０１，１０２に対するリセット
信号ＲＳＴを出力するものである。
【００４２】図３は、図１中のピークレベルリセット部
３０の一例を示す回路図である。
３０の一例を示す回路図である。
【００４３】このピークレベルリセット部３０は、それ
ぞれ差動出力信号ＶＣ１，ＶＣ２がゲートに与えられる
ＰＭＯＳ３１ａ，３１ｂを有しており、このＰＭＯＳ３
１ａ，３１ｂのソースは、ＰＭＯＳ３２を介して電源電
位ＶＤＤに接続されている。ＰＭＯＳ３１ａのドレイン
は、ＮＭＯＳ３３ａを介して接地電位ＧＮＤに接続され
ると共に、ＮＭＯＳ３４ａを介して接地電位ＧＮＤに接
続されている。また、ＰＭＯＳ３１ｂのドレインは、Ｎ
ＭＯＳ３３ｂを介して接地電位ＧＮＤに接続されると共
に、ＮＭＯＳ３４ｂを介して接地電位ＧＮＤに接続され
ている。
ぞれ差動出力信号ＶＣ１，ＶＣ２がゲートに与えられる
ＰＭＯＳ３１ａ，３１ｂを有しており、このＰＭＯＳ３
１ａ，３１ｂのソースは、ＰＭＯＳ３２を介して電源電
位ＶＤＤに接続されている。ＰＭＯＳ３１ａのドレイン
は、ＮＭＯＳ３３ａを介して接地電位ＧＮＤに接続され
ると共に、ＮＭＯＳ３４ａを介して接地電位ＧＮＤに接
続されている。また、ＰＭＯＳ３１ｂのドレインは、Ｎ
ＭＯＳ３３ｂを介して接地電位ＧＮＤに接続されると共
に、ＮＭＯＳ３４ｂを介して接地電位ＧＮＤに接続され
ている。
【００４４】更に、このピークレベルリセット部３０
は、所定のバイアス電圧ＶＢが与えられて定電流回路を
構成するＮＭＯＳ３５を有している。ＮＭＯＳ３５のソ
ースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ
３６を介して電源電位ＶＤＤに接続されている。ＰＭＯ
Ｓ３６には電流ミラー回路を構成するＰＭＯＳ３７が接
続され、これらのＰＭＯＳ３６，３７及びＰＭＯＳ３２
のゲートが、ＮＭＯＳ３５のドレインに接続されてい
る。
は、所定のバイアス電圧ＶＢが与えられて定電流回路を
構成するＮＭＯＳ３５を有している。ＮＭＯＳ３５のソ
ースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ
３６を介して電源電位ＶＤＤに接続されている。ＰＭＯ
Ｓ３６には電流ミラー回路を構成するＰＭＯＳ３７が接
続され、これらのＰＭＯＳ３６，３７及びＰＭＯＳ３２
のゲートが、ＮＭＯＳ３５のドレインに接続されてい
る。
【００４５】ＰＭＯＳ３７のドレインは、ＮＭＯＳ３８
を介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ
３３ａ，３３ｂのゲートに接続され、このＮＭＯＳ３８
とＮＭＯＳ３３ａ，３３ｂが、電流ミラー回路を構成す
るようになっている。
を介して接地電位ＧＮＤに接続されると共に、ＮＭＯＳ
３３ａ，３３ｂのゲートに接続され、このＮＭＯＳ３８
とＮＭＯＳ３３ａ，３３ｂが、電流ミラー回路を構成す
るようになっている。
【００４６】更に、ＰＭＯＳ３１ａ，３１ｂのドレイン
は、それぞれＮＭＯＳ３９ａ，３９ｂのゲートに接続さ
れている。ＮＭＯＳ３９ａ，３９ｂのソースは接地電位
ＧＮＤに接続され、ドレインはＰＭＯＳ４０を介して電
源電位ＶＤＤに接続されている。ＰＭＯＳ４０には電流
ミラー回路を構成するＰＭＯＳ４１が接続され、これら
のＰＭＯＳ４０，４１のゲートがＰＭＯＳ４０のドレイ
ンに接続されている。ＰＭＯＳ４１のドレインは、ＮＭ
ＯＳ４２のドレインとゲートに接続され、ＮＭＯＳ４２
のソースが接地電位ＧＮＤに接続されている。そして、
ＮＭＯＳ４２のゲートからリセット信号ＲＳＴが出力さ
れるようになっている。
は、それぞれＮＭＯＳ３９ａ，３９ｂのゲートに接続さ
れている。ＮＭＯＳ３９ａ，３９ｂのソースは接地電位
ＧＮＤに接続され、ドレインはＰＭＯＳ４０を介して電
源電位ＶＤＤに接続されている。ＰＭＯＳ４０には電流
ミラー回路を構成するＰＭＯＳ４１が接続され、これら
のＰＭＯＳ４０，４１のゲートがＰＭＯＳ４０のドレイ
ンに接続されている。ＰＭＯＳ４１のドレインは、ＮＭ
ＯＳ４２のドレインとゲートに接続され、ＮＭＯＳ４２
のソースが接地電位ＧＮＤに接続されている。そして、
ＮＭＯＳ４２のゲートからリセット信号ＲＳＴが出力さ
れるようになっている。
【００４７】図４（ａ）〜（ｄ）は、図１の動作の一例
を示す信号波形図である。以下、この図４を参照しつ
つ、図１の動作を説明する。
を示す信号波形図である。以下、この図４を参照しつ
つ、図１の動作を説明する。
【００４８】図４の期間Ｔ１において、検波回路１から
与えられる差動入力信号ＶＡ１，ＶＡ２が安定している
場合、この差動入力信号ＶＡ１，ＶＡ２の各直流成分を
ＶＯ１，ＶＯ２、交流成分の振幅をＡとすると、図４
（ａ）に示すように、前記（１）式で表される信号波形
となる。また、差動入力信号ＶＡ１，ＶＡ２の中間電位
が、抵抗１５１，１５２の接続点から基準電位ＶＲＥＦ
として出力される。この時、ピーク検出部１０１，１０
２から出力されるピーク電圧ＶＰ１，ＶＰ２は、図４
（ｂ）に示すように、前記（２）式で表される一定電圧
となる。
与えられる差動入力信号ＶＡ１，ＶＡ２が安定している
場合、この差動入力信号ＶＡ１，ＶＡ２の各直流成分を
ＶＯ１，ＶＯ２、交流成分の振幅をＡとすると、図４
（ａ）に示すように、前記（１）式で表される信号波形
となる。また、差動入力信号ＶＡ１，ＶＡ２の中間電位
が、抵抗１５１，１５２の接続点から基準電位ＶＲＥＦ
として出力される。この時、ピーク検出部１０１，１０
２から出力されるピーク電圧ＶＰ１，ＶＰ２は、図４
（ｂ）に示すように、前記（２）式で表される一定電圧
となる。
【００４９】差動入力信号ＶＡ１、ピーク電圧ＶＰ２及
び基準電圧ＶＲＥＦは加算部２０１へ与えられ、差動入
力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦ
は加算部２０２へ与えられて加算される。これにより、
加算部２０１，２０２の出力側には、前記（３）式に示
すように、直流成分が等しくなってオフセット電圧が除
去された差動出力信号ＶＣ１，ＶＣ２が得られる。
び基準電圧ＶＲＥＦは加算部２０１へ与えられ、差動入
力信号ＶＡ２、ピーク電圧ＶＰ１及び基準電圧ＶＲＥＦ
は加算部２０２へ与えられて加算される。これにより、
加算部２０１，２０２の出力側には、前記（３）式に示
すように、直流成分が等しくなってオフセット電圧が除
去された差動出力信号ＶＣ１，ＶＣ２が得られる。
【００５０】差動出力信号ＶＣ１，ＶＣ２は、ピークレ
ベルリセット部３０へ与えられ、この差動出力信号ＶＣ
１，ＶＣ２の電位差の絶対値に対応した信号が、リセッ
ト信号ＲＳＴとして出力される。期間Ｔ１では、差動出
力信号ＶＣ１，ＶＣ２にオフセット電圧は生じていない
ので、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大
値は、図４（ｃ）に示すように、２Ａとなる。従って、
リセット信号ＲＳＴの振幅は、この振幅２Ａに比例した
値となる。
ベルリセット部３０へ与えられ、この差動出力信号ＶＣ
１，ＶＣ２の電位差の絶対値に対応した信号が、リセッ
ト信号ＲＳＴとして出力される。期間Ｔ１では、差動出
力信号ＶＣ１，ＶＣ２にオフセット電圧は生じていない
ので、この差動出力信号ＶＣ１，ＶＣ２の電位差の最大
値は、図４（ｃ）に示すように、２Ａとなる。従って、
リセット信号ＲＳＴの振幅は、この振幅２Ａに比例した
値となる。
【００５１】リセット信号ＲＳＴは、ピーク検出部１０
１，１０２のＮＭＯＳ１４のゲートに与えられるが、安
定時のリセット信号ＲＳＴの最大値（２Ａ）をＮＭＯＳ
１４の閾値ＴＨ以下となるように設定しておくことによ
り、このＮＭＯＳ１４はオフ状態に保たれる。これと同
時に、オフセット電圧が除去された差動出力信号ＶＣ
１，ＶＣ２は、コンパレータ２へ与えられ、２値の出力
データＯＵＴが生成される。
１，１０２のＮＭＯＳ１４のゲートに与えられるが、安
定時のリセット信号ＲＳＴの最大値（２Ａ）をＮＭＯＳ
１４の閾値ＴＨ以下となるように設定しておくことによ
り、このＮＭＯＳ１４はオフ状態に保たれる。これと同
時に、オフセット電圧が除去された差動出力信号ＶＣ
１，ＶＣ２は、コンパレータ２へ与えられ、２値の出力
データＯＵＴが生成される。
【００５２】次に、期間Ｔ２において、何らかの原因に
より、検波回路１から与えられる差動入力信号ＶＡ１の
直流成分が上昇したとする。これにより、差動入力信号
ＶＡ１の電位が変動すると共に、ピーク検出部１０１か
ら出力されるピーク電圧ＶＰ１も上昇する。ピーク電圧
ＶＰ１の上昇に伴い、加算部２０１，２０２から出力さ
れる差動出力信号ＶＣ１，ＶＣ２のレベルも変動し、こ
の差動出力信号ＶＣ１，ＶＣ２の電位差の最大値が増加
する。
より、検波回路１から与えられる差動入力信号ＶＡ１の
直流成分が上昇したとする。これにより、差動入力信号
ＶＡ１の電位が変動すると共に、ピーク検出部１０１か
ら出力されるピーク電圧ＶＰ１も上昇する。ピーク電圧
ＶＰ１の上昇に伴い、加算部２０１，２０２から出力さ
れる差動出力信号ＶＣ１，ＶＣ２のレベルも変動し、こ
の差動出力信号ＶＣ１，ＶＣ２の電位差の最大値が増加
する。
【００５３】これに従い、ピークレベルリセット部３０
から出力されるリセット信号ＲＳＴの振幅が増加する。
そして、リセット信号ＲＳＴの振幅が、ＮＭＯＳ１４の
閾値ＴＨを越えると、このＮＭＯＳ１４に電流が流れ始
める。これにより、ピーク検出部１０１，１０２のキャ
パシタ１２の電荷がＮＭＯＳ１４を介して放電され、ピ
ーク電圧ＶＰ１，ＶＰ２は低下する。
から出力されるリセット信号ＲＳＴの振幅が増加する。
そして、リセット信号ＲＳＴの振幅が、ＮＭＯＳ１４の
閾値ＴＨを越えると、このＮＭＯＳ１４に電流が流れ始
める。これにより、ピーク検出部１０１，１０２のキャ
パシタ１２の電荷がＮＭＯＳ１４を介して放電され、ピ
ーク電圧ＶＰ１，ＶＰ２は低下する。
【００５４】期間Ｔ３において、差動入力信号ＶＡ１の
変動が復旧し、キャパシタ１２に保持されているピーク
電圧ＶＰ１，ＶＰ２と、実際の差動入力信号ＶＡ１，Ｖ
Ａ２のピーク電圧ＶＰ１，ＶＰ２が一致すると、加算部
２０１，２０２から出力される差動出力信号ＶＣ１，Ｖ
Ｃ２のオフセット電圧も除去される。これにより、ピー
クレベルリセット部３０から出力されるリセット信号Ｒ
ＳＴの振幅も、ＮＭＯＳ１４の閾値ＴＨ以下に戻り、こ
のＮＭＯＳ１４はオフ状態となり、元の安定した状態に
復旧する。
変動が復旧し、キャパシタ１２に保持されているピーク
電圧ＶＰ１，ＶＰ２と、実際の差動入力信号ＶＡ１，Ｖ
Ａ２のピーク電圧ＶＰ１，ＶＰ２が一致すると、加算部
２０１，２０２から出力される差動出力信号ＶＣ１，Ｖ
Ｃ２のオフセット電圧も除去される。これにより、ピー
クレベルリセット部３０から出力されるリセット信号Ｒ
ＳＴの振幅も、ＮＭＯＳ１４の閾値ＴＨ以下に戻り、こ
のＮＭＯＳ１４はオフ状態となり、元の安定した状態に
復旧する。
【００５５】ここでは、差動入力電圧ＶＡ１が一時的に
変動して元に戻る場合の動作について説明したが、差動
入力電圧ＶＡ１，ＶＡ２のレベルがステップ的に変化す
る場合や、パルス状の雑音が重畳した場合等において
も、同様にピーク電圧ＶＰ１，ＶＰ２のリセット及び再
設定動作が行われる。
変動して元に戻る場合の動作について説明したが、差動
入力電圧ＶＡ１，ＶＡ２のレベルがステップ的に変化す
る場合や、パルス状の雑音が重畳した場合等において
も、同様にピーク電圧ＶＰ１，ＶＰ２のリセット及び再
設定動作が行われる。
【００５６】以上のように、この第１の実施形態のオフ
セット電圧キャンセル回路は、保持しているピーク電圧
ＶＰ１，ＶＰ２を、リセット信号ＲＳＴに応じてリセッ
ト（放電）する機能を備えたピーク検出部１０１，１０
２と、加算部２０１，２０２から出力される差動出力電
圧ＶＣ１，ＶＣ２の電位差に応じたリセット信号ＲＳＴ
を出力するピークレベルリセット部３０を設けている。
これにより、差動入力信号の状態変化に高速に追随して
オフセット電圧をキャンセルすることができるという利
点がある。
セット電圧キャンセル回路は、保持しているピーク電圧
ＶＰ１，ＶＰ２を、リセット信号ＲＳＴに応じてリセッ
ト（放電）する機能を備えたピーク検出部１０１，１０
２と、加算部２０１，２０２から出力される差動出力電
圧ＶＣ１，ＶＣ２の電位差に応じたリセット信号ＲＳＴ
を出力するピークレベルリセット部３０を設けている。
これにより、差動入力信号の状態変化に高速に追随して
オフセット電圧をキャンセルすることができるという利
点がある。
【００５７】（第２の実施形態）
【００５８】図５は、本発明の第２の実施形態を示すオ
フセット電圧キャンセル回路の構成図であり、図１中の
要素と共通の要素には共通の符号が付されている。
フセット電圧キャンセル回路の構成図であり、図１中の
要素と共通の要素には共通の符号が付されている。
【００５９】このオフセット電圧キャンセル回路は、図
１のオフセット電圧キャンセル回路に、オフセット監視
部５０を追加したものである。オフセット監視部５０
は、加算部２０１，２０２から出力される差動出力信号
ＶＣ１，ＶＣ２のピーク電圧を監視し、そのピーク電圧
の差が所定の値以下のときには、ピークレベルリセット
部３０の動作を停止させるものである。
１のオフセット電圧キャンセル回路に、オフセット監視
部５０を追加したものである。オフセット監視部５０
は、加算部２０１，２０２から出力される差動出力信号
ＶＣ１，ＶＣ２のピーク電圧を監視し、そのピーク電圧
の差が所定の値以下のときには、ピークレベルリセット
部３０の動作を停止させるものである。
【００６０】オフセット監視部５０は、加算部２０１，
２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピ
ーク電圧ＶＣＰ１，ＶＣＰ２を検出するピーク検出部５
１，５２と、これらピーク電圧ＶＣＰ１，ＶＣＰ２の電
位差が所定の値を越えたときに、ピークレベルリセット
部３０に対するイネーブル信号ＥＮを生成するリセット
制御部５３とで構成されている。
２０２から出力される差動出力信号ＶＣ１，ＶＣ２のピ
ーク電圧ＶＣＰ１，ＶＣＰ２を検出するピーク検出部５
１，５２と、これらピーク電圧ＶＣＰ１，ＶＣＰ２の電
位差が所定の値を越えたときに、ピークレベルリセット
部３０に対するイネーブル信号ＥＮを生成するリセット
制御部５３とで構成されている。
【００６１】ピーク検出部５１，５２は、例えば図１中
のピーク検出部１０１と同様の回路構成で、このピーク
検出部５１，５２のＮＭＯＳ１４には、ピークレベルリ
セット部３０からリセット信号ＲＳＴが与えられるよう
になっている。リセット制御部５３は、例えば、図３の
ピークレベルリセット部３０と同様の回路構成で、この
リセット制御部５３では、リセット信号ＲＳＴをイネー
ブル信号ＥＮと読み替えて、ピークレベルリセット部３
０に対するバイアス信号ＢＳの代わりに与えるようにな
っている。その他の構成は、図１と同様である。
のピーク検出部１０１と同様の回路構成で、このピーク
検出部５１，５２のＮＭＯＳ１４には、ピークレベルリ
セット部３０からリセット信号ＲＳＴが与えられるよう
になっている。リセット制御部５３は、例えば、図３の
ピークレベルリセット部３０と同様の回路構成で、この
リセット制御部５３では、リセット信号ＲＳＴをイネー
ブル信号ＥＮと読み替えて、ピークレベルリセット部３
０に対するバイアス信号ＢＳの代わりに与えるようにな
っている。その他の構成は、図１と同様である。
【００６２】このオフセット電圧キャンセル回路では、
加算部２０１，２０２から出力される差動出力電圧ＶＣ
１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、それぞ
れピーク検出部５１，５２で検出される。そして、これ
らのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値
を越えると、リセット制御部５３からピークレベルリセ
ット部３０にイネーブル信号ＥＮが出力される。これに
より、ピークレベルリセット部３０が動作可能になり、
第１の実施形態と同様の動作が行われる。
加算部２０１，２０２から出力される差動出力電圧ＶＣ
１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、それぞ
れピーク検出部５１，５２で検出される。そして、これ
らのピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値
を越えると、リセット制御部５３からピークレベルリセ
ット部３０にイネーブル信号ＥＮが出力される。これに
より、ピークレベルリセット部３０が動作可能になり、
第１の実施形態と同様の動作が行われる。
【００６３】一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電
位差が所定の値以下のときには、リセット制御部５３か
らピークレベルリセット部３０にイネーブル信号ＥＮが
出力されず、このピークレベルリセット部３０の動作は
禁止される。従って、小さな雑音によるピークレベルリ
セット部３０の誤動作が抑制される。
位差が所定の値以下のときには、リセット制御部５３か
らピークレベルリセット部３０にイネーブル信号ＥＮが
出力されず、このピークレベルリセット部３０の動作は
禁止される。従って、小さな雑音によるピークレベルリ
セット部３０の誤動作が抑制される。
【００６４】以上のように、この第２の実施形態のオフ
セット電圧キャンセル回路は、差動出力電圧ＶＣ１，Ｖ
Ｃ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の
値を越えたときにのみ、ピークレベルリセット部３０の
動作を可能にするオフセット監視部５０を設けているの
で、第１の実施形態の利点に加えて、小さな雑音による
ピークレベルリセット部３０の誤動作が抑制され、より
安定したオフセット電圧キャンセル動作が可能になると
いう利点がある。
セット電圧キャンセル回路は、差動出力電圧ＶＣ１，Ｖ
Ｃ２のピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の
値を越えたときにのみ、ピークレベルリセット部３０の
動作を可能にするオフセット監視部５０を設けているの
で、第１の実施形態の利点に加えて、小さな雑音による
ピークレベルリセット部３０の誤動作が抑制され、より
安定したオフセット電圧キャンセル動作が可能になると
いう利点がある。
【００６５】（第３の実施形態）
【００６６】図６は、本発明の第３の実施形態を示すオ
フセット電圧キャンセル回路の構成図であり、図１中の
要素と共通の要素には共通の符号が付されている。
フセット電圧キャンセル回路の構成図であり、図１中の
要素と共通の要素には共通の符号が付されている。
【００６７】このオフセット電圧キャンセル回路では、
図１におけるピークレベルリセット部３０の入力側に、
ピーク検出部６０１，６０２を設けている。即ち、加算
部２０１，２０２から出力された差動出力電圧ＶＣ１，
ＶＣ２は、それぞれピーク検出部６０１，６０２によっ
てピーク電圧ＶＣＰ１，ＶＣＰ２が検出され、これらの
ピーク電圧ＶＣＰ１，ＶＣＰ２が、ピークレベルリセッ
ト部３０に与えられるようになっている。
図１におけるピークレベルリセット部３０の入力側に、
ピーク検出部６０１，６０２を設けている。即ち、加算
部２０１，２０２から出力された差動出力電圧ＶＣ１，
ＶＣ２は、それぞれピーク検出部６０１，６０２によっ
てピーク電圧ＶＣＰ１，ＶＣＰ２が検出され、これらの
ピーク電圧ＶＣＰ１，ＶＣＰ２が、ピークレベルリセッ
ト部３０に与えられるようになっている。
【００６８】なお、ピーク検出部６０１，６０２は、例
えば図１中のピーク検出部１０１と同様の回路構成で、
このピーク検出部６０１，６０２のＮＭＯＳ１４には、
ピークレベルリセット部３０からリセット信号ＲＳＴが
与えられるようになっている。その他の構成は、図１と
同様である。
えば図１中のピーク検出部１０１と同様の回路構成で、
このピーク検出部６０１，６０２のＮＭＯＳ１４には、
ピークレベルリセット部３０からリセット信号ＲＳＴが
与えられるようになっている。その他の構成は、図１と
同様である。
【００６９】このオフセット電圧キャンセル回路では、
加算部２０１，２０２から出力される差動出力電圧ＶＣ
１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、ピーク
検出部６０１，６０２で検出される。そして、これらの
ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越
えると、ピークレベルリセット３０からリセット信号Ｒ
ＳＴが出力される。これにより、第１の実施形態と同様
の動作が行われる。
加算部２０１，２０２から出力される差動出力電圧ＶＣ
１，ＶＣ２のピーク電圧ＶＣＰ１，ＶＣＰ２が、ピーク
検出部６０１，６０２で検出される。そして、これらの
ピーク電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越
えると、ピークレベルリセット３０からリセット信号Ｒ
ＳＴが出力される。これにより、第１の実施形態と同様
の動作が行われる。
【００７０】一方、ピーク電圧ＶＣＰ１，ＶＣＰ２の電
位差が所定の値以下のときには、ピークレベルリセット
３０からリセット信号ＲＳＴは出力されない。
位差が所定の値以下のときには、ピークレベルリセット
３０からリセット信号ＲＳＴは出力されない。
【００７１】以上のように、第１の実施形態では、加算
部２０１，２０２から出力される差動出力信号ＶＣ１，
ＶＣ２の電位差に基づいてピークレベルリセット部３０
からリセット信号ＲＳＴが出力されていたが、この第３
の実施形態では、差動出力電圧ＶＣ１，ＶＣ２のピーク
電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたと
きにリセット信号ＲＳＴを出力するようにしている。こ
れにより、第２の実施形態よりも簡素化した回路構成
で、この第２の実施形態と同様に、小さな雑音によるピ
ークレベルリセット部３０の誤動作が抑制され、より安
定したオフセット電圧キャンセル動作が可能になるとい
う利点がある。
部２０１，２０２から出力される差動出力信号ＶＣ１，
ＶＣ２の電位差に基づいてピークレベルリセット部３０
からリセット信号ＲＳＴが出力されていたが、この第３
の実施形態では、差動出力電圧ＶＣ１，ＶＣ２のピーク
電圧ＶＣＰ１，ＶＣＰ２の電位差が所定の値を越えたと
きにリセット信号ＲＳＴを出力するようにしている。こ
れにより、第２の実施形態よりも簡素化した回路構成
で、この第２の実施形態と同様に、小さな雑音によるピ
ークレベルリセット部３０の誤動作が抑制され、より安
定したオフセット電圧キャンセル動作が可能になるとい
う利点がある。
【００７２】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。
【００７３】（ａ） ピーク検出部１０、加算部２０、
ピークレベルリセット部３０の回路構成は、図示したも
のに限定されない。同様の機能を有するものであれば、
どの様な回路構成でも適用可能である。
ピークレベルリセット部３０の回路構成は、図示したも
のに限定されない。同様の機能を有するものであれば、
どの様な回路構成でも適用可能である。
【００７４】（ｂ） ピーク検出部１０は、電圧の最大
値を検出するようにしているが、最小値を検出するよう
にしても良い。
値を検出するようにしているが、最小値を検出するよう
にしても良い。
【００７５】（ｃ） ピーク検出部１０に代えて、差動
入力信号ＶＡ１，ＶＡ２等に含まれる直流成分を検出す
る回路を用いても良い。
入力信号ＶＡ１，ＶＡ２等に含まれる直流成分を検出す
る回路を用いても良い。
【００７６】（ｄ） ピーク検出部１０のＮＭＯＳ１４
は、ピークレベルリセット部３０から与えられるリセッ
ト信号ＲＳＴのレベルによって、導通状態がアナログ的
に制御されるようになっているが、比較器等を用いて２
値のリセット信号を生成し、ディジタル的に制御するよ
うにしても良い。
は、ピークレベルリセット部３０から与えられるリセッ
ト信号ＲＳＴのレベルによって、導通状態がアナログ的
に制御されるようになっているが、比較器等を用いて２
値のリセット信号を生成し、ディジタル的に制御するよ
うにしても良い。
【００７７】
【００７８】以上詳細に説明したように、第１の発明に
よれば、リセット信号によって保持しているピーク電圧
をリセットする機能を備えた第１及び第２のピーク検出
部と、第１及び第２の加算部から出力される第１及び第
２の出力信号の電位差に応じたリセット信号を出力する
ピークレベルリセット部を有している。これにより、差
動入力信号の状態変化に高速に追随してオフセット電圧
をキャンセルすることができる。
よれば、リセット信号によって保持しているピーク電圧
をリセットする機能を備えた第１及び第２のピーク検出
部と、第１及び第２の加算部から出力される第１及び第
２の出力信号の電位差に応じたリセット信号を出力する
ピークレベルリセット部を有している。これにより、差
動入力信号の状態変化に高速に追随してオフセット電圧
をキャンセルすることができる。
【００７９】第２の発明によれば、第１及び第２の出力
信号のピーク電圧の差が所定の値を越えたときにのみ、
ピークレベルリセット部の動作を可能にするリセット制
御部を設けている。これにより、第１の発明の効果に加
えて、小さな雑音によるピークレベルリセット部の誤動
作が抑制され、より安定したオフセット電圧キャンセル
動作が可能になるという効果がある。
信号のピーク電圧の差が所定の値を越えたときにのみ、
ピークレベルリセット部の動作を可能にするリセット制
御部を設けている。これにより、第１の発明の効果に加
えて、小さな雑音によるピークレベルリセット部の誤動
作が抑制され、より安定したオフセット電圧キャンセル
動作が可能になるという効果がある。
【００８０】第３の発明によれば、第１及び第２の出力
信号のピーク電圧の差が所定の値を越えたときに、該第
１及び第２の出力信号の電位差の絶対値に対応した信号
をリセット信号として出力するピークレベルリセット部
を有している。これにより、第２の発明よりも簡単な構
成で、第２の発明と同様の効果が得られる。
信号のピーク電圧の差が所定の値を越えたときに、該第
１及び第２の出力信号の電位差の絶対値に対応した信号
をリセット信号として出力するピークレベルリセット部
を有している。これにより、第２の発明よりも簡単な構
成で、第２の発明と同様の効果が得られる。
【図１】本発明の第１の実施形態のオフセット電圧キャ
ンセル回路の構成図である。
ンセル回路の構成図である。
【図２】従来のオフセット電圧キャンセル回路の一例を
示す構成図である。
示す構成図である。
【図３】図１中のピークレベルリセット部３０の一例を
示す回路図である。
示す回路図である。
【図４】図１の動作の一例を示す信号波形図である。
【図５】本発明の第２の実施形態のオフセット電圧キャ
ンセル回路の構成図である。
ンセル回路の構成図である。
【図６】本発明の第３の実施形態のオフセット電圧キャ
ンセル回路の構成図である。
ンセル回路の構成図である。
１ 検波回路
２ コンパレータ
１０，５１，５２，６０ ピーク検出部
１２ キャパシタ
１４ ＮＭＯＳ
２０ 加算部
３０ ピークレベルリセット部
５０ オフセット監視部
５３ リセット制御部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｂ 10/28
(56)参考文献 特開 平10−84231（ＪＰ，Ａ)
特開 平８−293838（ＪＰ，Ａ)
特開2000−332558（ＪＰ，Ａ)
特開 平11−261482（ＪＰ，Ａ)
特開2001−36470（ＪＰ，Ａ)
特開2000−261257（ＪＰ，Ａ)
特開2002−164855（ＪＰ，Ａ)
米国特許5892609（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (3)
- 【請求項１】 差動的な第１及び第２の入力信号に含ま
れる直流電圧成分の差を除去して第１及び第２の出力信
号からなる差動信号を生成するオフセット電圧キャンセ
ル回路であって、 前記第１の入力信号のピークレベルを保持する第１のキ
ャパシタを有し、該第１のキャパシタに保持された電圧
を第１のピーク電圧として出力すると共に、リセット信
号に応じて該第１のキャパシタの電荷を放電させる第１
のピーク検出部と、 前記第２の入力信号のピークレベルを保持する第２のキ
ャパシタを有し、該第２のキャパシタに保持された電圧
を第２のピーク電圧として出力すると共に、前記リセッ
ト信号に応じて該第２のキャパシタの電荷を放電させる
第２のピーク検出部と、 前記第１の入力信号と前記第２のピーク電圧とを加算し
て前記第１の出力信号を生成する第１の加算部と、 前記第２の入力信号と前記第１のピーク電圧とを加算し
て前記第２の出力信号を生成する第２の加算部と、 前記第１及び第２の出力信号の電位差に応じた信号を前
記リセット信号として出力するピークレベルリセット部
とを、 備えたことを特徴とするオフセット電圧キャンセル回
路。 - 【請求項２】 差動的な第１及び第２の入力信号に含ま
れる直流電圧成分の差を除去して第１及び第２の出力信
号からなる差動信号を生成するオフセット電圧キャンセ
ル回路であって、 前記第１の入力信号のピークレベルを保持する第１のキ
ャパシタを有し、該第１のキャパシタに保持された電圧
を第１のピーク電圧として出力すると共に、リセット信
号に応じて該第１のキャパシタの電荷を放電させる第１
のピーク検出部と、 前記第２の入力信号のピークレベルを保持する第２のキ
ャパシタを有し、該第２のキャパシタに保持された電圧
を第２のピーク電圧として出力すると共に、前記リセッ
ト信号に応じて該第２のキャパシタの電荷を放電させる
第２のピーク検出部と、 前記第１の入力信号と前記第２のピーク電圧とを加算し
て前記第１の出力信号を生成する第１の加算部と、 前記第２の入力信号と前記第１のピーク電圧とを加算し
て前記第２の出力信号を生成する第２の加算部と、 前記第１及び第２の出力信号のピーク電圧を監視し、該
ピーク電圧の差が所定の値を越えたときにリセット許可
信号を出力するリセット制御部と、 前記リセット許可信号が与えられたときに、前記第１及
び第２の出力信号の電位差に応じた信号を前記リセット
信号として出力するピークレベルリセット部とを、 備えたことを特徴とするオフセット電圧キャンセル回
路。 - 【請求項３】 差動的な第１及び第２の入力信号に含ま
れる直流電圧成分の差を除去して第１及び第２の出力信
号からなる差動信号を生成するオフセット電圧キャンセ
ル回路であって、 前記第１の入力信号のピークレベルを保持する第１のキ
ャパシタを有し、該第１のキャパシタに保持された電圧
を第１のピーク電圧として出力すると共に、リセット信
号に応じて該第１のキャパシタの電荷を放電させる第１
のピーク検出部と、 前記第２の入力信号のピークレベルを保持する第２のキ
ャパシタを有し、該第２のキャパシタに保持された電圧
を第２のピーク電圧として出力すると共に、前記リセッ
ト信号に応じて該第２のキャパシタの電荷を放電させる
第２のピーク検出部と、 前記第１の入力信号と前記第２のピーク電圧とを加算し
て前記第１の出力信号を生成する第１の加算部と、 前記第２の入力信号と前記第１のピーク電圧とを加算し
て前記第２の出力信号を生成する第２の加算部と、 前記第１及び第２の出力信号のピーク電圧の差が所定の
値を越えたときに、該第１及び第２の出力信号の電位差
に応じた信号を前記リセット信号として出力するピーク
レベルリセット部とを、 備えたことを特徴とするオフセット電圧キャンセル回
路。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182527A JP3466181B1 (ja) | 2002-06-24 | 2002-06-24 | オフセット電圧キャンセル回路 |
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| JP2004032146A JP2004032146A (ja) | 2004-01-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182527A Expired - Fee Related JP3466181B1 (ja) | 2002-06-24 | 2002-06-24 | オフセット電圧キャンセル回路 |
Country Status (2)
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-
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- 2002-06-24 JP JP2002182527A patent/JP3466181B1/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,788 patent/US6671075B1/en not_active Expired - Fee Related
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|---|---|
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