JPH02161361A - データ受信装置 - Google Patents
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- JPH02161361A JPH02161361A JP63316909A JP31690988A JPH02161361A JP H02161361 A JPH02161361 A JP H02161361A JP 63316909 A JP63316909 A JP 63316909A JP 31690988 A JP31690988 A JP 31690988A JP H02161361 A JPH02161361 A JP H02161361A
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- 239000003990 capacitor Substances 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
- H04Q11/0471—Terminal access circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
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- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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- Computer Networks & Wireless Communication (AREA)
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- Power Engineering (AREA)
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- Spectroscopy & Molecular Physics (AREA)
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、一般にピークホールド回路に関し、特に、
入力電圧に含まれる微小な電圧変動によりその出力電圧
が影響されないピークホールド回路に関する。
入力電圧に含まれる微小な電圧変動によりその出力電圧
が影響されないピークホールド回路に関する。
［従来の技術］
第３図は、従来のサービス総合デジタル網（以下ｌ５Ｄ
Ｎという）の一部の例を示す概念図である。第３図を参
照して、ｌ５ＤＮでは、電話局のｌ５ＤＮ交換機とユー
ザ宅内のｌ５ＤＮ端末とが電話回線を介して接続される
。ユーザ宅内に回線終端装置１００が設けられ、そこに
電話回線と４線式宅内バス己が接続される。ｌ５ＤＮ端
末は４線式宅内バスを介して回線終端装置１００に接続
される。回線終端装置１００には、４線式宅内バスを接
続するためのインタフェース回路１０１が設けられる。
Ｎという）の一部の例を示す概念図である。第３図を参
照して、ｌ５ＤＮでは、電話局のｌ５ＤＮ交換機とユー
ザ宅内のｌ５ＤＮ端末とが電話回線を介して接続される
。ユーザ宅内に回線終端装置１００が設けられ、そこに
電話回線と４線式宅内バス己が接続される。ｌ５ＤＮ端
末は４線式宅内バスを介して回線終端装置１００に接続
される。回線終端装置１００には、４線式宅内バスを接
続するためのインタフェース回路１０１が設けられる。
第４図は、第３図に示された回線終端装置１００中に設
けられたインタフェース回路１０１を示すブロック図で
ある。第４図を参照して、インタフェース回路１０１は
、４線式宅内パスラインに接続されたドライバおよびレ
シーバ３０と、各々がドライバおよびレシーバ３０に接
続されたフレームバッファと、フレームバッファを制御
スるための制御部と、ドライバおよびレシーバ３０に電
源を供給するための基準電圧源とを含む。フレームバッ
ファを介して与えられたデジタル信号は、ドライバによ
りアナログ信号に変換される。一方、４線式宅内パスラ
インを介して与えられたアナログ信号は、レシーバ３０
によりデジタル変換された後、フレームバッファに与え
られる。゛第５図は、第４図に示されたインタフェース
回路に４線式宅内パスラインを介して入出力される信号
の例を示す波形図である。第５図に示すように、オルタ
ネート会マーク・インバージョン（ＡＭＩ）符号を用い
てコード化された信号が、４線式宅内パスラインを介し
て回線終端装置１００とｌ５ＤＮ端末との間で伝送さｈ
る。
けられたインタフェース回路１０１を示すブロック図で
ある。第４図を参照して、インタフェース回路１０１は
、４線式宅内パスラインに接続されたドライバおよびレ
シーバ３０と、各々がドライバおよびレシーバ３０に接
続されたフレームバッファと、フレームバッファを制御
スるための制御部と、ドライバおよびレシーバ３０に電
源を供給するための基準電圧源とを含む。フレームバッ
ファを介して与えられたデジタル信号は、ドライバによ
りアナログ信号に変換される。一方、４線式宅内パスラ
インを介して与えられたアナログ信号は、レシーバ３０
によりデジタル変換された後、フレームバッファに与え
られる。゛第５図は、第４図に示されたインタフェース
回路に４線式宅内パスラインを介して入出力される信号
の例を示す波形図である。第５図に示すように、オルタ
ネート会マーク・インバージョン（ＡＭＩ）符号を用い
てコード化された信号が、４線式宅内パスラインを介し
て回線終端装置１００とｌ５ＤＮ端末との間で伝送さｈ
る。
第６図は、第４図に示されたレシーバ３０を示すブロッ
ク図である。第６図を参照して、レシーバ３０は、４線
式宅内パスラインからの信号を受けるように接続された
フィルタ部３１と、フィルタ部３１の出力に接続された
ピークホールド回路３２と、ピークホールド回路３２の
出力に接続されたデータ検出器３３とを含む。フィルタ
部３１は、ローパスフィルタおよびバイパスフィルタを
含む。ピークホールド回路３２は、フィルタ部３１によ
りノイズ等が除去された電圧信号Ｖｉｎを受け、その信
号のピーク電圧に対応する電圧をデータ検出器３３に与
える。データ検出器３３は、ピークホールド回路３２か
らの電圧信号とフィルタ部３１からの信号Ｖｉｎとを比
較する。
ク図である。第６図を参照して、レシーバ３０は、４線
式宅内パスラインからの信号を受けるように接続された
フィルタ部３１と、フィルタ部３１の出力に接続された
ピークホールド回路３２と、ピークホールド回路３２の
出力に接続されたデータ検出器３３とを含む。フィルタ
部３１は、ローパスフィルタおよびバイパスフィルタを
含む。ピークホールド回路３２は、フィルタ部３１によ
りノイズ等が除去された電圧信号Ｖｉｎを受け、その信
号のピーク電圧に対応する電圧をデータ検出器３３に与
える。データ検出器３３は、ピークホールド回路３２か
らの電圧信号とフィルタ部３１からの信号Ｖｉｎとを比
較する。
第７図は、第６図に示された従来のピークホールド回路
の例を示す回路図である。この図に示されたピークホー
ルド回路は、たとえば、１９８８年に開催されたＩ Ｅ
ＥＥインターナショナルφソリッドステートψサーキッ
ツ・コンパレータにおけるダイジェストーオブφテクニ
カル・ペーパーズの１０８頁および１０９頁に見られる
。なお、第４図に示されたドライバおよびレシーバの回
路の例も、このダイジェストに記載されている。
の例を示す回路図である。この図に示されたピークホー
ルド回路は、たとえば、１９８８年に開催されたＩ Ｅ
ＥＥインターナショナルφソリッドステートψサーキッ
ツ・コンパレータにおけるダイジェストーオブφテクニ
カル・ペーパーズの１０８頁および１０９頁に見られる
。なお、第４図に示されたドライバおよびレシーバの回
路の例も、このダイジェストに記載されている。
第７図を参照して、このピークホールド回路３２は、そ
の非反転入力が入力電圧ＶＬｎを受けるように接続され
たオペアンプ１と、電源１０と基準電圧線２４との間に
直列に接続されたＮＭＯＳトランジスタ３および抵抗と
、抵抗７と並列に接続されたキャパシタ５とを含む。オ
ペアンプ１は、その反転入力がトランジスタ３と抵抗７
との共通接続点に接続される。トランジスタ３は、その
ゲートがオペアンプ１の出力に接続される。基準電圧線
２４は、ボルテージフォロワを構成するオペアンプ２３
の出力に接続される。オペアンプ２３は、アナログ接地
１９に接続され、基準電圧線２４をアナログ接地電圧Ｖ
ａｇに保持する。ピークホールド回路３２は、さらに、
その非反転入力が入力電圧Ｖｉｎを受けるように接続さ
れたオペアンプ２と、基準電圧線２４と接地１１との間
に直列に接続された抵抗８およびＰＭＯＳトランジスタ
４と、抵抗８と並列に接続されたキャパシタ６とを含む
。オペアンプ２は、その反転入力が抵抗８とトランジス
タ４との共通接続点に接続される。
の非反転入力が入力電圧ＶＬｎを受けるように接続され
たオペアンプ１と、電源１０と基準電圧線２４との間に
直列に接続されたＮＭＯＳトランジスタ３および抵抗と
、抵抗７と並列に接続されたキャパシタ５とを含む。オ
ペアンプ１は、その反転入力がトランジスタ３と抵抗７
との共通接続点に接続される。トランジスタ３は、その
ゲートがオペアンプ１の出力に接続される。基準電圧線
２４は、ボルテージフォロワを構成するオペアンプ２３
の出力に接続される。オペアンプ２３は、アナログ接地
１９に接続され、基準電圧線２４をアナログ接地電圧Ｖ
ａｇに保持する。ピークホールド回路３２は、さらに、
その非反転入力が入力電圧Ｖｉｎを受けるように接続さ
れたオペアンプ２と、基準電圧線２４と接地１１との間
に直列に接続された抵抗８およびＰＭＯＳトランジスタ
４と、抵抗８と並列に接続されたキャパシタ６とを含む
。オペアンプ２は、その反転入力が抵抗８とトランジス
タ４との共通接続点に接続される。
トランジスタ４は、そのゲートがオペアンプ２の出力に
接続される。
接続される。
データ検出器３３は、２つのコンパレータ２０および２
１を含む。コンパレータ２０は、その非反転入力が入力
電圧Ｖｉｎを受けるように接続され、その反転入力が抵
抗７による抵抗分割により得られた電圧Ｖｔｈｌを受け
るように接続される。
１を含む。コンパレータ２０は、その非反転入力が入力
電圧Ｖｉｎを受けるように接続され、その反転入力が抵
抗７による抵抗分割により得られた電圧Ｖｔｈｌを受け
るように接続される。
コンパレータ２１は、その非反転入力が抵抗８による抵
抗分割により得られた電圧Ｖｔｈ２を受けるように接続
され、その反転入力が入力電圧Ｖｉｎを受けるように接
続される。コンパレータ２０および２１から、それぞれ
比較結果を示す出力電圧ＶｏｌおよびＶＯ２が出力され
る。
抗分割により得られた電圧Ｖｔｈ２を受けるように接続
され、その反転入力が入力電圧Ｖｉｎを受けるように接
続される。コンパレータ２０および２１から、それぞれ
比較結果を示す出力電圧ＶｏｌおよびＶＯ２が出力され
る。
第８図は、第７図に示されたピークホールド回路３２の
動作を説明するためのタイミングチャートである。第７
図および第８図を参照して、次に動作について説明する
。
動作を説明するためのタイミングチャートである。第７
図および第８図を参照して、次に動作について説明する
。
入力電圧Ｖｉｎとして正のパルスが与えられたとき、ト
ランジスタ３がオンする。キャパシタ５は、トランジス
タ３を介して与えられる電源電位１０からの電圧により
充電される。キャパシタ５の充電に伴い、トランジスタ
３は次第にオフする。
ランジスタ３がオンする。キャパシタ５は、トランジス
タ３を介して与えられる電源電位１０からの電圧により
充電される。キャパシタ５の充電に伴い、トランジスタ
３は次第にオフする。
したがって、入力電圧Ｖｉｎのピーク値に対応するピー
ク電圧Ｖｐｋｌがキャパシタ５により保持される。保持
された電圧Ｖｐｋｌに対応する電圧Ｖｔｈｌが抵抗７の
抵抗分割により分割されて出力される。キャパシタ５に
より充電された電圧Ｖｐｋｌは、抵抗７および基準電圧
線２４を介して放電される。放電の時定数は、抵抗７の
抵抗値およびキャパシタ５の容量値によって決まる。一
般に、次の正のパルスが与えられるまでに、電圧Ｖｐｋ
ｌと出力電圧Ｖｔｈｌは、アナログ接地電圧Ｖａｇに達
する。
ク電圧Ｖｐｋｌがキャパシタ５により保持される。保持
された電圧Ｖｐｋｌに対応する電圧Ｖｔｈｌが抵抗７の
抵抗分割により分割されて出力される。キャパシタ５に
より充電された電圧Ｖｐｋｌは、抵抗７および基準電圧
線２４を介して放電される。放電の時定数は、抵抗７の
抵抗値およびキャパシタ５の容量値によって決まる。一
般に、次の正のパルスが与えられるまでに、電圧Ｖｐｋ
ｌと出力電圧Ｖｔｈｌは、アナログ接地電圧Ｖａｇに達
する。
一方、入力電圧Ｖｉｎとして負のパルスが与えられたと
き、上記と同様にして、ピーク電圧Ｖｐｋ２がキャパシ
タ６に保持される。したがって、ピーク電圧Ｖｐｋ２に
対応する電圧Ｖｔｈ２が抵抗８を介して出力される。
き、上記と同様にして、ピーク電圧Ｖｐｋ２がキャパシ
タ６に保持される。したがって、ピーク電圧Ｖｐｋ２に
対応する電圧Ｖｔｈ２が抵抗８を介して出力される。
［発明が解決しようとする課題］
従来のピークホールド回路では、入力電圧Ｖｉｎ中に微
小な電圧変動が含まれるときに以下のような問題が生じ
る。すなわち、入力信号として有効な入力電圧Ｖｉｎが
支えられないとき、入力端子ＶＬｎが第８図に示される
ようなバックパルスＡやノイズＢを含むことがある。こ
のような場合においても、従来のピークホールド回路３
２は、入力電圧Ｖｉｎに含まれる微小な電圧変動に応答
して動作する。したがって、ピークホールド回路３２が
誤った、別言すれば、出力されるべきでない出力電圧Ｖ
ｔｈｌおよびＶｔｈ２を出力するので、データ検出器３
３も誤った出力電圧ＶｏｌおよびＶＯ２を出力する。
小な電圧変動が含まれるときに以下のような問題が生じ
る。すなわち、入力信号として有効な入力電圧Ｖｉｎが
支えられないとき、入力端子ＶＬｎが第８図に示される
ようなバックパルスＡやノイズＢを含むことがある。こ
のような場合においても、従来のピークホールド回路３
２は、入力電圧Ｖｉｎに含まれる微小な電圧変動に応答
して動作する。したがって、ピークホールド回路３２が
誤った、別言すれば、出力されるべきでない出力電圧Ｖ
ｔｈｌおよびＶｔｈ２を出力するので、データ検出器３
３も誤った出力電圧ＶｏｌおよびＶＯ２を出力する。
また、入力電圧Ｖｉｎが与えられないとき、電圧Ｖｉｎ
と電圧ＶｔｈｌおよびＶｔｈ２とがアナログ接地電圧Ｖ
ａｇに達する。したがって、コンパレータ２０および２
１がオフセット電圧を持つとき、コンパレータ２０およ
び２１が誤って動作することがあった。
と電圧ＶｔｈｌおよびＶｔｈ２とがアナログ接地電圧Ｖ
ａｇに達する。したがって、コンパレータ２０および２
１がオフセット電圧を持つとき、コンパレータ２０およ
び２１が誤って動作することがあった。
この発明は、上記のような課題を解決するためになされ
たもので、入力電圧に含まれる微小な電圧変動によりそ
の出力電圧が影響されないピークホールド回路を得るこ
とを目的とする。
たもので、入力電圧に含まれる微小な電圧変動によりそ
の出力電圧が影響されないピークホールド回路を得るこ
とを目的とする。
［課題を解決するための手段］
この発明に係るピークホールド回路は、２つの入力間に
与えられる電圧のピーク値に対応する電圧を出力するピ
ーク検出手段と、擬似基準電圧を発生する擬似基準電圧
発生手段とを含む。ピーク検出手段は、その一方入力が
入力電圧を受けるように接続され、その他方入力が擬似
基準電圧発生手段の出力に接続される。擬似基準電圧発
生手段により発生される電圧のレベルは、入力電圧に含
まれ得る微小な電圧変動幅を越えるレベルにある。
与えられる電圧のピーク値に対応する電圧を出力するピ
ーク検出手段と、擬似基準電圧を発生する擬似基準電圧
発生手段とを含む。ピーク検出手段は、その一方入力が
入力電圧を受けるように接続され、その他方入力が擬似
基準電圧発生手段の出力に接続される。擬似基準電圧発
生手段により発生される電圧のレベルは、入力電圧に含
まれ得る微小な電圧変動幅を越えるレベルにある。
［作用］
この発明におけるピークホールド回路では、ピーク検出
手段の一方入力に所定の基準電位を基準電圧レベルとす
る入力電圧が与えられる。また、ピーク検出手段の他方
入力に擬似基準電圧が与えられる。擬似基準電圧は、所
定の基準電位を基準電圧レベルとして入力電圧に含まれ
得る微小な電圧変動幅を越えるレベルにある。したがっ
て、ピーク検出手段は、入力電圧に含まれる微小な電圧
変動に影響されることなく、入力電圧のピーク値に対応
する電圧を出力する。
手段の一方入力に所定の基準電位を基準電圧レベルとす
る入力電圧が与えられる。また、ピーク検出手段の他方
入力に擬似基準電圧が与えられる。擬似基準電圧は、所
定の基準電位を基準電圧レベルとして入力電圧に含まれ
得る微小な電圧変動幅を越えるレベルにある。したがっ
て、ピーク検出手段は、入力電圧に含まれる微小な電圧
変動に影響されることなく、入力電圧のピーク値に対応
する電圧を出力する。
［発明の実施例］
第１図は、この発明の一実施例を示すピークホールド回
路の回路図である。第１図を参照して、ピークホールド
回路３４は、２つの基準電圧線２５および２６を含む。
路の回路図である。第１図を参照して、ピークホールド
回路３４は、２つの基準電圧線２５および２６を含む。
基準電圧線２５および２６に基準電圧を供給するための
基準電圧発生回路９が基準電圧線２５および２６を介し
てピークホールド３４に接続される。
基準電圧発生回路９が基準電圧線２５および２６を介し
てピークホールド３４に接続される。
ピークホールド回路３４は、その非反転入力が入力電圧
Ｖｉｎを受けるように接続されたオペアンプ１と、電源
電位１０と基準電圧線２５との間に直列に接続されたＮ
ＭＯ３）ランジスタ３および抵抗７と、抵抗７と並列に
接続されたキャパシタ５とを含む。オペアンプ１は、そ
の反転入力がトランジスタ３および抵抗７の共通接続点
に接続される。トランジスタ３は、そのゲートがオペア
ンプ１の出力に接続される。さらに、ピークホールド回
路３４は、その非反転入力が入力電圧Ｖｌｎを受けるよ
うに接続されたオペアンプ２と、基準電圧線２６と接地
電位１１との間に直列に接続された抵抗８およびＰＭＯ
Ｓトランジスタ４と、抵抗８と並列に接続されたキャパ
シタ６とを含む。
Ｖｉｎを受けるように接続されたオペアンプ１と、電源
電位１０と基準電圧線２５との間に直列に接続されたＮ
ＭＯ３）ランジスタ３および抵抗７と、抵抗７と並列に
接続されたキャパシタ５とを含む。オペアンプ１は、そ
の反転入力がトランジスタ３および抵抗７の共通接続点
に接続される。トランジスタ３は、そのゲートがオペア
ンプ１の出力に接続される。さらに、ピークホールド回
路３４は、その非反転入力が入力電圧Ｖｌｎを受けるよ
うに接続されたオペアンプ２と、基準電圧線２６と接地
電位１１との間に直列に接続された抵抗８およびＰＭＯ
Ｓトランジスタ４と、抵抗８と並列に接続されたキャパ
シタ６とを含む。
オペアンプ２は、その反転入力が抵抗８とトランジスタ
４との共通接続点に接続される。トランジスタ４は、そ
のゲートがオペアンプ２の出力に接続される。
４との共通接続点に接続される。トランジスタ４は、そ
のゲートがオペアンプ２の出力に接続される。
データ検出器３３は、コンパレータ２０および２１を含
む。コンパレータ２０は、その非反転入力が入力電圧Ｖ
ｉｎを受けるように接続され、その反転入力がピークホ
ールド回路３４の出力電圧Ｖｔｈｌを受けるように接続
される。コンパレータ２１は、その非反転入力がピーク
ホールド回路３４の出力電圧Ｖｔｈ２を受けるように接
続され、その反転入力が入力電圧Ｖｉｎを受けるように
接続される。
む。コンパレータ２０は、その非反転入力が入力電圧Ｖ
ｉｎを受けるように接続され、その反転入力がピークホ
ールド回路３４の出力電圧Ｖｔｈｌを受けるように接続
される。コンパレータ２１は、その非反転入力がピーク
ホールド回路３４の出力電圧Ｖｔｈ２を受けるように接
続され、その反転入力が入力電圧Ｖｉｎを受けるように
接続される。
基準電圧発生回路９は、電源電位１０と接地電位１１と
の間に直列に接続された、抵抗１６．１７、および１８
と、ＰＭＯ３）ランジスタ１５と、オペアンプ１２ない
し１４とを含む。オペアンプ１２は、その非反転入力が
アナログ接地１９に接続され、その反転入力が抵抗１７
および１８の共通接続点に接続され、その出力がトラン
ジスタ１５のゲートに接続される。トランジスタ１５お
よびオペアンプ１２によって定電流源が構成される。
の間に直列に接続された、抵抗１６．１７、および１８
と、ＰＭＯ３）ランジスタ１５と、オペアンプ１２ない
し１４とを含む。オペアンプ１２は、その非反転入力が
アナログ接地１９に接続され、その反転入力が抵抗１７
および１８の共通接続点に接続され、その出力がトラン
ジスタ１５のゲートに接続される。トランジスタ１５お
よびオペアンプ１２によって定電流源が構成される。
オペアンプ１３は、その非反転入力が抵抗１６および１
７の共通接続点に接続され、その反転入力および出力が
一体接続される。オペアンプ１４は、その非反転入力が
抵抗１８およびトランジスタ１５の共通接続点に接続さ
れ、反転入力と出力とが一体接続される。したがって、
オペアンプ１３および１４は、各々ボルテージフォロワ
を構成し、バッファアンプとして作用する。
７の共通接続点に接続され、その反転入力および出力が
一体接続される。オペアンプ１４は、その非反転入力が
抵抗１８およびトランジスタ１５の共通接続点に接続さ
れ、反転入力と出力とが一体接続される。したがって、
オペアンプ１３および１４は、各々ボルテージフォロワ
を構成し、バッファアンプとして作用する。
基準電圧線２５および２６の電圧は、各々基準電圧発生
回路９により決められている。すなわち、基準電圧線２
５は、基準電圧発生回路９によりアナログ接地電圧Ｖａ
ｇよりも電圧ΔＶだけ高い電圧にもたらされている。一
方、基準電圧線２６は、アナログ接地電圧Ｖａｇよりも
電圧ΔＶだけ低い電圧にもたらされている。電圧ΔＶの
値は、入力電圧に含まれることのある微小な電圧変動を
越える値に設定される。電圧ΔＶの設定は、抵抗１６．
１７、および１８とトランジスタ１５とによって構成さ
れた電圧分割回路によってなされる。
回路９により決められている。すなわち、基準電圧線２
５は、基準電圧発生回路９によりアナログ接地電圧Ｖａ
ｇよりも電圧ΔＶだけ高い電圧にもたらされている。一
方、基準電圧線２６は、アナログ接地電圧Ｖａｇよりも
電圧ΔＶだけ低い電圧にもたらされている。電圧ΔＶの
値は、入力電圧に含まれることのある微小な電圧変動を
越える値に設定される。電圧ΔＶの設定は、抵抗１６．
１７、および１８とトランジスタ１５とによって構成さ
れた電圧分割回路によってなされる。
第２Ａ図は、第１図に示されたピークホールド回路の動
作を説明するためのタミイングチャートである。次に、
第１図および第２Ａ図を参照して動作について説明する
。
作を説明するためのタミイングチャートである。次に、
第１図および第２Ａ図を参照して動作について説明する
。
入力電圧Ｖｉｎとして正のパルスが与えられたとき、ト
ランジスタ３がオンする。したがって、キャパシタ５は
、トランジスタ３を介して与えられる電源電位１０から
の電圧により充電される。
ランジスタ３がオンする。したがって、キャパシタ５は
、トランジスタ３を介して与えられる電源電位１０から
の電圧により充電される。
キャパシタ５による充電が進むに従って、トランジスタ
３が次第にオフする。入力端子Ｖｔｎのピーク値に対応
するピーク電圧Ｖｐｋｌがキャパシタ５に充電される。
３が次第にオフする。入力端子Ｖｔｎのピーク値に対応
するピーク電圧Ｖｐｋｌがキャパシタ５に充電される。
電圧Ｖｐｋｌは、抵抗７の抵抗分割により分割されて、
電圧Ｖｔｈｌとして出力される。
電圧Ｖｔｈｌとして出力される。
上記のように、ピークホールド動作は従来と同様に行な
われるが、下記の作用が注目されるべきである。すなわ
ち、基準電圧線２５がアナログ接地電圧Ｖａｇよりも電
圧ΔＶだけ高い電圧にもたらされているので、ピーク電
圧Ｖｐｋｌおよび出力電圧Ｖｔｈｌのレベルがいずれも
電圧Ｖａｇ＋ΔＶ以下に下がらない。したがって、入力
信号として有効な電圧Ｖｉｎが与えられないとき、入力
電圧Ｖｉｎ中に第２Ａ図に示すようなバックパルスＡま
たはノイズＢが含まれても、出力電圧Ｖｔｈｌ中にそれ
らの影響が現われない。その結果、コンパレータ２０か
ら正確な比較結果を示す出力電圧Ｖｏｌが出力される。
われるが、下記の作用が注目されるべきである。すなわ
ち、基準電圧線２５がアナログ接地電圧Ｖａｇよりも電
圧ΔＶだけ高い電圧にもたらされているので、ピーク電
圧Ｖｐｋｌおよび出力電圧Ｖｔｈｌのレベルがいずれも
電圧Ｖａｇ＋ΔＶ以下に下がらない。したがって、入力
信号として有効な電圧Ｖｉｎが与えられないとき、入力
電圧Ｖｉｎ中に第２Ａ図に示すようなバックパルスＡま
たはノイズＢが含まれても、出力電圧Ｖｔｈｌ中にそれ
らの影響が現われない。その結果、コンパレータ２０か
ら正確な比較結果を示す出力電圧Ｖｏｌが出力される。
一方、入力電圧Ｖｉｎとして負のパルスが与えられたと
き、基準電圧線２６の電圧を基準電圧とする回路が同様
に働き、正確な電圧ＶＯ２がコンパレータ２１から出力
される。この場合、キャパシタ６により充電されるピー
ク電圧Ｖｐｋ２と出力電圧Ｖｔｈ２は、電圧Ｖａｇ−Δ
Ｖ以上に上がらない。
き、基準電圧線２６の電圧を基準電圧とする回路が同様
に働き、正確な電圧ＶＯ２がコンパレータ２１から出力
される。この場合、キャパシタ６により充電されるピー
ク電圧Ｖｐｋ２と出力電圧Ｖｔｈ２は、電圧Ｖａｇ−Δ
Ｖ以上に上がらない。
別言すると、入力電圧Ｖｉｎが電圧Ｖａｇ±ΔＶの範囲
内にあるとき、各々のオペアンプ１および２の反転入力
および非反転入力に与えられる電圧の大小関係が変化し
ない。したがって、ピークホールド回路３４が動作せず
、微小な電圧変動による影響が出力電圧Ｖｔｈｌまたは
Ｖｔｈ２に現われない。その結果、データ検出器３３が
正しい検出結果を示す電圧信号ｖ０１およびＶｏ２を出
力することができる。
内にあるとき、各々のオペアンプ１および２の反転入力
および非反転入力に与えられる電圧の大小関係が変化し
ない。したがって、ピークホールド回路３４が動作せず
、微小な電圧変動による影響が出力電圧Ｖｔｈｌまたは
Ｖｔｈ２に現われない。その結果、データ検出器３３が
正しい検出結果を示す電圧信号ｖ０１およびＶｏ２を出
力することができる。
また、第１図に示された回路では、入力信号として有効
なパルスが与えられないとき、入力電圧Ｖｉｎとしてア
ナログ接地電圧Ｖａｇレベルの電圧が与えられる。この
とき、ピークホールド回路３４は、出力電圧Ｖｔｈｌと
して電圧Ｖａｇ＋ΔＶを出力し、出力電圧Ｖｔｈ２とし
て電圧Ｖａｇ−ΔＶを出力する。したがって、データ検
出器３３のコンパレータ２０または２１中にオフセット
電圧が設定されていても、そのオフセット電圧値が電圧
ΔＶより小さい限り、コンパレータ２０および２１は正
しい比較結果を出力する。
なパルスが与えられないとき、入力電圧Ｖｉｎとしてア
ナログ接地電圧Ｖａｇレベルの電圧が与えられる。この
とき、ピークホールド回路３４は、出力電圧Ｖｔｈｌと
して電圧Ｖａｇ＋ΔＶを出力し、出力電圧Ｖｔｈ２とし
て電圧Ｖａｇ−ΔＶを出力する。したがって、データ検
出器３３のコンパレータ２０または２１中にオフセット
電圧が設定されていても、そのオフセット電圧値が電圧
ΔＶより小さい限り、コンパレータ２０および２１は正
しい比較結果を出力する。
次に、電圧ΔＶの設定について説明する。基本的に、電
圧ΔＶは、入力電圧Ｖｉｎに含まれる電圧変動の幅より
大きく、かつ、入力信号として有効な入力電圧Ｖｉｎの
最小電圧よりはるかに小さく設定される。
圧ΔＶは、入力電圧Ｖｉｎに含まれる電圧変動の幅より
大きく、かつ、入力信号として有効な入力電圧Ｖｉｎの
最小電圧よりはるかに小さく設定される。
出力電圧Ｖｔｈｌは、抵抗７における抵抗分割の比を１
／ ｎとして、次のように表わされる。
／ ｎとして、次のように表わされる。
Ｖｔｈｌ−ＡＶ＋±（Ｖｉｎ−ΔＶ） −（１）γし
式（１）かられかるように、Δ■を大きく設定しすぎる
と、１／ｎを小さく設定する必要があるので電圧Ｖｔｈ
ｌがほぼ一定になる。したがって、電圧Ｖｔｈｌが可変
であるメリットがなくなってしまう。
と、１／ｎを小さく設定する必要があるので電圧Ｖｔｈ
ｌがほぼ一定になる。したがって、電圧Ｖｔｈｌが可変
であるメリットがなくなってしまう。
第２Ｂ図は、第１図に示されたコンパレータ２０の入力
電圧と出力電圧のパルス幅との関係を示す波形図である
。第２Ｂ図に示すように、出力電圧Ｖｔｈｌが高く設定
された場合、比較レベルがＬｌとなって出力電圧のパル
ス幅Ｗ１が狭い。これに対し、出力電圧ｖｔｈ１がそれ
より低く設定されると、比較レベルがＬ２となって広い
パルス幅Ｗ２の出力電圧が得られる。
電圧と出力電圧のパルス幅との関係を示す波形図である
。第２Ｂ図に示すように、出力電圧Ｖｔｈｌが高く設定
された場合、比較レベルがＬｌとなって出力電圧のパル
ス幅Ｗ１が狭い。これに対し、出力電圧ｖｔｈ１がそれ
より低く設定されると、比較レベルがＬ２となって広い
パルス幅Ｗ２の出力電圧が得られる。
上記のような条件、および、入力電圧Ｖｉｎのマージン
を考慮に入れてシミュレーションした結果、次のような
設定値の好ましい例が得られた。
を考慮に入れてシミュレーションした結果、次のような
設定値の好ましい例が得られた。
すなわち、ΔＶ−１２５ｍＶ、１／ｎ−１１５であり、
これらの値が設定された回路を用いることにより、ノイ
ズによる影響を受けにくいピークホールド回路が得られ
た。
これらの値が設定された回路を用いることにより、ノイ
ズによる影響を受けにくいピークホールド回路が得られ
た。
［発明の効果］
以上のように、この発明によれば、ピーク検出手段に擬
似基準電圧を与える擬似基準電圧発生手段を設けたので
、入力電圧に含まれる微小な電圧変動によりその出力電
圧が影響されないピークホールド回路が得られた。
似基準電圧を与える擬似基準電圧発生手段を設けたので
、入力電圧に含まれる微小な電圧変動によりその出力電
圧が影響されないピークホールド回路が得られた。
第１図は、この発明の一実施例を示すピークホールド回
路の回路図である。第２Ａ図は、第１図に示されたピー
クホールド回路の動作を説明するためのタイミングチャ
ートである。第２Ｂ図は、第１図に示されたコンパレー
タの入力電圧と出力電圧のパルス幅との関係を示す波形
図である。第３図は、従来のサービス総合デジタル網の
一部の例を示す概念図である。第４図は、第３図に示さ
れた回線終端装置中に設けられたインタフェース回路を
示すブロック図である。第５図は、第４図に示されたイ
ンタフェース回路の入出力信号の例を示す波形図である
。第６図は、第４図に示されたレシーバを示すブロック
図である。第７図は、第６図に示された従来のピークホ
ールド回路の例を示す回路図である。第８図は、第７図
に示されたピークホールド回路の動作を説明するための
タイミングチャートである。 図において、 ９は基準電圧発生回路、 ３３はデ ータ検出器、 ３４はピークホールド回路である。 代 理 人 大岩 増 雄 第２Ａの 第８０ Ｖ。 拓２Ｂ［Ｄ Ｖｉｎ −Ｖｔｈ 第３の Ｏ Ｑ＃ｃ於ｊ＆疲置 装４０ ｉ５刀 ＡＭＩ符号（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ １ ソとへ０１１７ｇ６（
路の回路図である。第２Ａ図は、第１図に示されたピー
クホールド回路の動作を説明するためのタイミングチャ
ートである。第２Ｂ図は、第１図に示されたコンパレー
タの入力電圧と出力電圧のパルス幅との関係を示す波形
図である。第３図は、従来のサービス総合デジタル網の
一部の例を示す概念図である。第４図は、第３図に示さ
れた回線終端装置中に設けられたインタフェース回路を
示すブロック図である。第５図は、第４図に示されたイ
ンタフェース回路の入出力信号の例を示す波形図である
。第６図は、第４図に示されたレシーバを示すブロック
図である。第７図は、第６図に示された従来のピークホ
ールド回路の例を示す回路図である。第８図は、第７図
に示されたピークホールド回路の動作を説明するための
タイミングチャートである。 図において、 ９は基準電圧発生回路、 ３３はデ ータ検出器、 ３４はピークホールド回路である。 代 理 人 大岩 増 雄 第２Ａの 第８０ Ｖ。 拓２Ｂ［Ｄ Ｖｉｎ −Ｖｔｈ 第３の Ｏ Ｑ＃ｃ於ｊ＆疲置 装４０ ｉ５刀 ＡＭＩ符号（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ １ ソとへ０１１７ｇ６（
Claims (1)
- 【特許請求の範囲】 外部から与えられる入力電圧に応答して、入力電圧のピ
ーク値に対応する電圧を出力するピークホールド回路で
あって、 前記入力電圧は、所定の基準電位を基準電圧レベルとし
て規定され、 前記入力電圧は、有効な入力電圧レベルと比較して微小
な電圧変動を含むことがあり、 一方入力および他方入力を有し、前記２つの入力間に与
えられる電圧に応答して、与えられる電圧のピーク値に
対応する電圧を出力するピーク検出手段を含み、 前記ピーク検出手段は、その一方入力が前記入力電圧を
受けるように接続され、 擬似基準電圧を発生する擬似基準電圧発生手段を含み、 前記擬似基準電圧発生手段により発生される電圧レベル
は、前記所定の基準電位を基準電圧レベルとして前記入
力電圧に含まれ得る前記微小な電圧変動幅を越えるレベ
ルであり、 前記ピーク検出手段は、その他方入力が前記擬似基準電
圧発生手段により発生された電圧を受けるように接続さ
れる、ピークホールド回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316909A JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
| US07/444,213 US5050190A (en) | 1988-12-14 | 1989-12-01 | Signal detection circuit not affected by minute voltage fluctuations contained in input signal and operation method therefor |
| DE3941182A DE3941182C2 (de) | 1988-12-14 | 1989-12-13 | Signalerfassungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316909A JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161361A true JPH02161361A (ja) | 1990-06-21 |
| JPH0786513B2 JPH0786513B2 (ja) | 1995-09-20 |
Family
ID=18082260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316909A Expired - Lifetime JPH0786513B2 (ja) | 1988-12-14 | 1988-12-14 | データ受信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5050190A (ja) |
| JP (1) | JPH0786513B2 (ja) |
| DE (1) | DE3941182C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9001608A (nl) * | 1990-07-16 | 1992-02-17 | Philips Nv | Ontvanger voor meerwaardige digitale signalen. |
| JP2598913Y2 (ja) * | 1992-07-27 | 1999-08-23 | ミツミ電機株式会社 | データスライサ |
| FR2695780B1 (fr) * | 1992-09-15 | 1994-11-25 | Siemens Automotive Sa | Procédé de détection d'un court-circuit entre les lignes d'un bus transmettant des données numériques sous forme de signaux différentiels de tension. |
| US5371763A (en) * | 1992-11-13 | 1994-12-06 | At&T Corp. | Packet mode digital data receiver |
| CA2106439A1 (en) * | 1992-11-13 | 1994-05-14 | Yusuke Ota | Burst mode digital data receiver |
| US5442313A (en) * | 1994-05-27 | 1995-08-15 | The Torrington Company | Resolution multiplying circuit |
| US6324044B1 (en) * | 1998-05-05 | 2001-11-27 | Texas Instruments Incorporated | Driver for controller area network |
| US6836546B1 (en) * | 1999-11-03 | 2004-12-28 | Advanced Micro Devices, Inc. | Apparatus and method of coupling home network signals between an analog phone line and a digital bus |
| US7541845B2 (en) * | 2001-08-31 | 2009-06-02 | Samsung Electronics Co., Ltd. | Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same |
| US6747470B2 (en) * | 2001-12-19 | 2004-06-08 | Intel Corporation | Method and apparatus for on-die voltage fluctuation detection |
| US7170949B2 (en) | 2002-03-14 | 2007-01-30 | Intel Corporation | Methods and apparatus for signaling on a differential link |
| US7158594B2 (en) * | 2002-08-21 | 2007-01-02 | Intel Corporation | Receivers for controlled frequency signals |
| US20050075809A1 (en) * | 2003-09-18 | 2005-04-07 | Ewc Controls Incorporated | Apparatus and method for detecting, filtering and conditioning AC voltage signals |
| JP2007318632A (ja) * | 2006-05-29 | 2007-12-06 | Daikin Ind Ltd | 受信回路 |
| US7633320B2 (en) * | 2007-06-29 | 2009-12-15 | Kabushiki Kaisha Toshiba | Comparator circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126870A (ja) * | 1984-07-17 | 1986-02-06 | Hitachi Ltd | ピ−ク値検出回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027152A (en) * | 1975-11-28 | 1977-05-31 | Hewlett-Packard Company | Apparatus and method for transmitting binary-coded information |
| US4157509A (en) * | 1977-06-13 | 1979-06-05 | Honeywell Inc. | Variable reference signal generating circuit and analog comparator utilizing hysteresis |
| JPS6012826B2 (ja) * | 1980-01-07 | 1985-04-03 | 株式会社日立製作所 | 受信回路 |
| US4584690A (en) * | 1984-05-07 | 1986-04-22 | D.A.V.I.D. Systems, Inc. | Alternate Mark Invert (AMI) transceiver with switchable detection and digital precompensation |
-
1988
- 1988-12-14 JP JP63316909A patent/JPH0786513B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-01 US US07/444,213 patent/US5050190A/en not_active Expired - Fee Related
- 1989-12-13 DE DE3941182A patent/DE3941182C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126870A (ja) * | 1984-07-17 | 1986-02-06 | Hitachi Ltd | ピ−ク値検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5050190A (en) | 1991-09-17 |
| DE3941182A1 (de) | 1990-06-21 |
| DE3941182C2 (de) | 1998-01-22 |
| JPH0786513B2 (ja) | 1995-09-20 |
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