JP3199098B2 - フイールドバスのインタフエイス回路 - Google Patents
フイールドバスのインタフエイス回路Info
- Publication number
- JP3199098B2 JP3199098B2 JP12524494A JP12524494A JP3199098B2 JP 3199098 B2 JP3199098 B2 JP 3199098B2 JP 12524494 A JP12524494 A JP 12524494A JP 12524494 A JP12524494 A JP 12524494A JP 3199098 B2 JP3199098 B2 JP 3199098B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- current
- voltage
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、電源とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないように改良したイン
タフエイス回路に関する。
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないように改良したイン
タフエイス回路に関する。
【０００２】
【従来の技術】図４は従来のインタフエイス回路とその
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
【０００３】１１はフイールドバスであり、フイールド
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。
【０００４】１２は信号処理機器１０とフイールドバス
１１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
１１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
【０００５】Ｔ1、Ｔ2は、接続線Ｌ1、Ｌ2でそれぞれフ
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。
【０００６】Ｔ1にはダイオードＤ1のアノードが接続さ
れ、そのカソードには抵抗Ｒ1を介してトランジスタＱ1
のエミッタが、抵抗Ｒ2を介してトランジスタＱ2のエミ
ッタがそれぞれ接続されている。
れ、そのカソードには抵抗Ｒ1を介してトランジスタＱ1
のエミッタが、抵抗Ｒ2を介してトランジスタＱ2のエミ
ッタがそれぞれ接続されている。
【０００７】コレクタとベースとが接続されたトランジ
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。トランジ
スタＱ1、Ｑ2、抵抗Ｒ1、Ｒ2などにより、定電流回路と
して機能するカレントミラー回路ＣＭＣが構成されてい
る。
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。トランジ
スタＱ1、Ｑ2、抵抗Ｒ1、Ｒ2などにより、定電流回路と
して機能するカレントミラー回路ＣＭＣが構成されてい
る。
【０００８】そして、端子Ｔ1、Ｔ2の間には、ダイオー
ドＤ1、カレントミラー回路ＣＭＣ、トランジスタＱ3の
コレクタとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵
抗Ｒfとが直列に接続されている。
ドＤ1、カレントミラー回路ＣＭＣ、トランジスタＱ3の
コレクタとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵
抗Ｒfとが直列に接続されている。
【０００９】また、トランジスタＱ1と抵抗Ｒ1との直列
回路には起動用のスタートアップ回路ＳＴ0が並列に接
続され、ダイオードＤ2と帰還抵抗Ｒfとの接続点は共通
電位点ＣＯＭに接続されている。この場合のスタートア
ップ回路ＳＴ0は、例えば抵抗素子を想定している。
回路には起動用のスタートアップ回路ＳＴ0が並列に接
続され、ダイオードＤ2と帰還抵抗Ｒfとの接続点は共通
電位点ＣＯＭに接続されている。この場合のスタートア
ップ回路ＳＴ0は、例えば抵抗素子を想定している。
【００１０】そして、トランジスタＱ1のコレクタと共
通電位点ＣＯＭとの間には、ツエナダイオードＤ3が接
続され、このツエナダイオードＤ3の両端に一定の定電
圧ＶCを発生させている。さらに、ツエナダイオードＤ3
の両端にはコンデンサＣ1が接続され、定電圧ＶCが端子
Ｔ3、Ｔ4に印加されている。
通電位点ＣＯＭとの間には、ツエナダイオードＤ3が接
続され、このツエナダイオードＤ3の両端に一定の定電
圧ＶCを発生させている。さらに、ツエナダイオードＤ3
の両端にはコンデンサＣ1が接続され、定電圧ＶCが端子
Ｔ3、Ｔ4に印加されている。
【００１１】定電圧ＶCで駆動された演算増幅器Ｑ4の出
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
【００１２】また、その非反転入力端（＋）には基準電
圧Ｖrと帰還抵抗Ｒfの両端に発生した帰還電圧Ｖfとの
和の電圧を帰還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分
圧電圧が印加されている。そして、演算増幅器の反転入
力端（−）には、抵抗Ｒ8を介して端子Ｔ5からデジタル
信号ＶDが印加されている。これらのトランジスタＱ3、
演算増幅器Ｑ4、基準電源Ｐr、ダイオードＤ2、抵抗
Ｒ3、Ｒ8などにより信号制御回路ＳＣＣを構成してい
る。
圧Ｖrと帰還抵抗Ｒfの両端に発生した帰還電圧Ｖfとの
和の電圧を帰還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分
圧電圧が印加されている。そして、演算増幅器の反転入
力端（−）には、抵抗Ｒ8を介して端子Ｔ5からデジタル
信号ＶDが印加されている。これらのトランジスタＱ3、
演算増幅器Ｑ4、基準電源Ｐr、ダイオードＤ2、抵抗
Ｒ3、Ｒ8などにより信号制御回路ＳＣＣを構成してい
る。
【００１３】一方、端子Ｔ3、Ｔ4に接続されている信号
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。
【００１４】信号処理機器１０の端子Ｔ5´には、内蔵
されるセンサで検出された物理量に対応する電気信号が
デジタル信号ＶDに変換されて出力され、これは端子Ｔ5
を介してインタフエイス回路１２に出力される。
されるセンサで検出された物理量に対応する電気信号が
デジタル信号ＶDに変換されて出力され、これは端子Ｔ5
を介してインタフエイス回路１２に出力される。
【００１５】次に、以上のように構成されたインタフエ
イス回路１２の動作について図５に示す波形図を用いて
説明する。図５（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図５（ｂ）はそのときの伝送電流ＩSの時間経過
を、図５（ｃ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。
イス回路１２の動作について図５に示す波形図を用いて
説明する。図５（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図５（ｂ）はそのときの伝送電流ＩSの時間経過
を、図５（ｃ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。
【００１６】端子Ｔ1、Ｔ2の両端には、フイールドバス
１１から電源電圧ＶS（図５（ａ）の期間ｔ0）が供給さ
れ、この電源電圧ＶSによりダイオードＤ1とスタートア
ップ回路ＳＴ0を介してコンデンサＣ1をおよそＶS／ＲS
の値（図５（ｂ）の期間ｔ 1）で充電する。
１１から電源電圧ＶS（図５（ａ）の期間ｔ0）が供給さ
れ、この電源電圧ＶSによりダイオードＤ1とスタートア
ップ回路ＳＴ0を介してコンデンサＣ1をおよそＶS／ＲS
の値（図５（ｂ）の期間ｔ 1）で充電する。
【００１７】コンデンサＣ1の充電で定電圧ＶC（図５
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。
【００１８】このため、トランジスタＱ1のコレクタと
エミッタ間に流れる伝送電流ＩS（図５（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図５
（ｃ））も上昇する。
エミッタ間に流れる伝送電流ＩS（図５（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図５
（ｃ））も上昇する。
【００１９】この結果、帰還抵抗Ｒfに帰還電圧Ｖfが発
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図５（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図５（ｃ）の期間ｔ3）が確立される。
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図５（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図５（ｃ）の期間ｔ3）が確立される。
【００２０】この定電圧Ｖｃは信号処理機器１０に供給
されて付勢されるが、内蔵のセンサで検出された電気信
号は、例えば内蔵するマイクロコンピュータなどにより
信号処理がなされてデジタル信号ＶDに変換される。
されて付勢されるが、内蔵のセンサで検出された電気信
号は、例えば内蔵するマイクロコンピュータなどにより
信号処理がなされてデジタル信号ＶDに変換される。
【００２１】このデジタル信号ＶDは、抵抗Ｒ8を介して
演算増幅器Ｑ4の反転入力端（−）に印加され、伝送電
流ＩSを変化させて、トランジスタＱ3を介してフイール
ドバス１１に送出する。
演算増幅器Ｑ4の反転入力端（−）に印加され、伝送電
流ＩSを変化させて、トランジスタＱ3を介してフイール
ドバス１１に送出する。
【００２２】図４に示す場合は、以上のスタートアップ
回路ＳＴ0として抵抗素子を想定して説明したが、この
他に、例えば図６に示す回路構成もある。図６（ａ）
は、スタートアップ回路ＳＴ1として、ｎ形のジャンク
ションＦＥＴ（電界効果トランジスタ）Ｑ5とシリーズ
抵抗Ｒ9との組合せの場合を示している。
回路ＳＴ0として抵抗素子を想定して説明したが、この
他に、例えば図６に示す回路構成もある。図６（ａ）
は、スタートアップ回路ＳＴ1として、ｎ形のジャンク
ションＦＥＴ（電界効果トランジスタ）Ｑ5とシリーズ
抵抗Ｒ9との組合せの場合を示している。
【００２３】図６（ｂ）は、スタートアップ回路ＳＴ2
として、ｎ形のジャンクションＦＥＴＱ6と抵抗Ｒ10と
Ｒ11で分圧した分圧電圧をジャンクションＦＥＴＱ6の
ゲートに印加する抵抗分割回路とを組合せた場合を示し
ている。
として、ｎ形のジャンクションＦＥＴＱ6と抵抗Ｒ10と
Ｒ11で分圧した分圧電圧をジャンクションＦＥＴＱ6の
ゲートに印加する抵抗分割回路とを組合せた場合を示し
ている。
【００２４】これらの回路には、電源の立ち上げのとき
にはトランジスタＱ1がカットオフされているので、当
初のスタートアップのときには、図６（ａ）のときはス
タートアップ回路ＳＴ1に初期電流ＩST1が、図６（ｂ）
のときはスタートアップ回路ＳＴ2に初期電流ＩST2がそ
れぞれ流れる。
にはトランジスタＱ1がカットオフされているので、当
初のスタートアップのときには、図６（ａ）のときはス
タートアップ回路ＳＴ1に初期電流ＩST1が、図６（ｂ）
のときはスタートアップ回路ＳＴ2に初期電流ＩST2がそ
れぞれ流れる。
【００２５】図６（ａ）のスタートアップ回路ＳＴ1の
ときは、図４に示すスタートアップ回路ＳＴ0の初期電
流ＩST0と同じく図５（ｂ）に示すように初期電流ＩST1
が流れる。
ときは、図４に示すスタートアップ回路ＳＴ0の初期電
流ＩST0と同じく図５（ｂ）に示すように初期電流ＩST1
が流れる。
【００２６】図６（ｂ）に示すスタートアップ回路ＳＴ
2では、図７（ｂ）に示すように初期電流ＩST2の波形が
変化する。図７（ｂ）において、Ｔ1は電源の立ち上げ
から１００μsec〜１０ｍsecの期間を、Ｔ2は１０ｍsec
以降の期間をそれぞれ示している。
2では、図７（ｂ）に示すように初期電流ＩST2の波形が
変化する。図７（ｂ）において、Ｔ1は電源の立ち上げ
から１００μsec〜１０ｍsecの期間を、Ｔ2は１０ｍsec
以降の期間をそれぞれ示している。
【００２７】
【発明が解決しようとする課題】しかしながら、以上の
ような主として図４に示すインタフエイス回路には次に
説明するような問題がある。図８に示す波形図を用いて
説明する。図８の横軸は時間、縦軸は伝送電流ＩSであ
る。
ような主として図４に示すインタフエイス回路には次に
説明するような問題がある。図８に示す波形図を用いて
説明する。図８の横軸は時間、縦軸は伝送電流ＩSであ
る。
【００２８】先ず、スタートアップ回路ＳＴ0に流れる
初期電流ＩST0は負側で飽和しないように、図８に示す
ように、定常状態では、静止時の電流をＩq、信号電流
をＩsigとすれば、 Ｉq−（１／２）Ｉsig＞ＩST0 （１） でなければならない。
初期電流ＩST0は負側で飽和しないように、図８に示す
ように、定常状態では、静止時の電流をＩq、信号電流
をＩsigとすれば、 Ｉq−（１／２）Ｉsig＞ＩST0 （１） でなければならない。
【００２９】多くの場合、Ｉq＝約１０ｍＡ、Ｉsig＝約
１６ｍＡp-pの程度である。このように各電流を選定し
たときの回路電源の立ち上げ時の波形が図５、図７に示
す波形である。
１６ｍＡp-pの程度である。このように各電流を選定し
たときの回路電源の立ち上げ時の波形が図５、図７に示
す波形である。
【００３０】ところで、フイールドバスの規格（ＩＥＣ
／ＩＳＡ−ＳＰ５０）によれば、電源立上げ時から１
００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０ｍＡの
関係を満足し、電源立ち上げ時から１０ｍsec以降で
は、伝送電流ＩSのスリューレートは非送信時で１ｍＡ
／ｍsec以下と規定されている。
／ＩＳＡ−ＳＰ５０）によれば、電源立上げ時から１
００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０ｍＡの
関係を満足し、電源立ち上げ時から１０ｍsec以降で
は、伝送電流ＩSのスリューレートは非送信時で１ｍＡ
／ｍsec以下と規定されている。
【００３１】そこで、この規定を満足させるために、図
５ではｔ2の期間、図７では図７（ｂ）の“Ａ”で示す
矢印の部分の設計が難しくなる。特に、この部分のスリ
ューレートは回路電源ＶCの負荷の状態により変化しや
すい。
５ではｔ2の期間、図７では図７（ｂ）の“Ａ”で示す
矢印の部分の設計が難しくなる。特に、この部分のスリ
ューレートは回路電源ＶCの負荷の状態により変化しや
すい。
【００３２】このため、急激な電流変化によりフイール
ドバス１１上のデジタル信号を乱してしまい、このフイ
ールドバス１１に接続されている他の信号処理機器１０
との間の通信を妨害するという問題がある。
ドバス１１上のデジタル信号を乱してしまい、このフイ
ールドバス１１に接続されている他の信号処理機器１０
との間の通信を妨害するという問題がある。
【００３３】
【課題を解決するための手段】本発明は、以上の課題を
解決するための構成として、直流電圧とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられ先
の伝送線路に流れる伝送電流を制御するフイールドバス
のインタフエイス回路において、先のフイールドバスと
先の信号処理機器との間に接続され制御信号により先の
伝送電流を制御する電流制御回路と、先の伝送電流に比
例する帰還電圧と先の信号処理機器から出力されるデジ
タル信号とが一致するように先の制御信号を出力する信
号制御回路と、先の電流制御回路の両端に並列に接続さ
れ所定の時定数を有するスタートアップ回路とを具備
し、先のフイールドバスから直流電圧の供給を受けると
きに生じる先の伝送電流のスリューレートを抑えるよう
にしたものである。
解決するための構成として、直流電圧とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられ先
の伝送線路に流れる伝送電流を制御するフイールドバス
のインタフエイス回路において、先のフイールドバスと
先の信号処理機器との間に接続され制御信号により先の
伝送電流を制御する電流制御回路と、先の伝送電流に比
例する帰還電圧と先の信号処理機器から出力されるデジ
タル信号とが一致するように先の制御信号を出力する信
号制御回路と、先の電流制御回路の両端に並列に接続さ
れ所定の時定数を有するスタートアップ回路とを具備
し、先のフイールドバスから直流電圧の供給を受けると
きに生じる先の伝送電流のスリューレートを抑えるよう
にしたものである。
【００３４】
【作 用】電流制御回路は、直流電圧とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられた
インタフエイス回路に流れる伝送電流を制御信号により
制御する。
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられた
インタフエイス回路に流れる伝送電流を制御信号により
制御する。
【００３５】信号制御回路は先の伝送電流に比例する帰
還電圧と先の信号処理機器から出力されるデジタル信号
とが一致するように先の制御信号を出力する。スタート
アップ回路は先の電流制御回路の両端に並列に接続され
所定の時定数を有し、先のフイールドバスから直流電圧
の供給を受けるときに生じる先の伝送電流のスリューレ
ートを抑える。
還電圧と先の信号処理機器から出力されるデジタル信号
とが一致するように先の制御信号を出力する。スタート
アップ回路は先の電流制御回路の両端に並列に接続され
所定の時定数を有し、先のフイールドバスから直流電圧
の供給を受けるときに生じる先の伝送電流のスリューレ
ートを抑える。
【００３６】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１は本発明の１実施例の構成を示す回路図で
ある。なお、図４に示す従来のフイールドバスのインタ
フエイス回路と同一の機能を有する部分には同一の符号
を付して適宜にその説明を省略する。
明する。図１は本発明の１実施例の構成を示す回路図で
ある。なお、図４に示す従来のフイールドバスのインタ
フエイス回路と同一の機能を有する部分には同一の符号
を付して適宜にその説明を省略する。
【００３７】インタフエイス回路１３の大部分の構成要
素は、図４に示す構成要素と同一であるが、スタートア
ップ回路ＳＴ3の構成が異なる。ｎ形のジャンクション
ＦＥＴであるＱ7と、このジャンクションＦＥＴ・Ｑ7の
ゲート／ソース間の電圧Ｖgsを調整するための抵抗
Ｒ12、Ｒ13、およびコンデンサＣ2などの構成要素が付
加されている。
素は、図４に示す構成要素と同一であるが、スタートア
ップ回路ＳＴ3の構成が異なる。ｎ形のジャンクション
ＦＥＴであるＱ7と、このジャンクションＦＥＴ・Ｑ7の
ゲート／ソース間の電圧Ｖgsを調整するための抵抗
Ｒ12、Ｒ13、およびコンデンサＣ2などの構成要素が付
加されている。
【００３８】このスタートアップ回路ＳＴ3は、抵抗Ｒ1
とＲ2との接続点にｎ形のジャンクションＦＥＴ・Ｑ7の
ドレインＤが、そのソースＳはトランジスタＱ1のコレ
クタに接続される。
とＲ2との接続点にｎ形のジャンクションＦＥＴ・Ｑ7の
ドレインＤが、そのソースＳはトランジスタＱ1のコレ
クタに接続される。
【００３９】そして、ソースＳと共通電位点ＣＯＭとの
間に抵抗Ｒ12とＲ13とが直列に接続され、コンデンサＣ
2は抵抗Ｒ12の両端に並列に接続されている。この抵抗
Ｒ12とＲ13との接続点はジャンクションＦＥＴ・Ｑ7の
ゲートに接続されている。この場合の時定数は、抵抗Ｒ
12とＲ13の並列抵抗と、コンデンサＣ2との積により決
定される。
間に抵抗Ｒ12とＲ13とが直列に接続され、コンデンサＣ
2は抵抗Ｒ12の両端に並列に接続されている。この抵抗
Ｒ12とＲ13との接続点はジャンクションＦＥＴ・Ｑ7の
ゲートに接続されている。この場合の時定数は、抵抗Ｒ
12とＲ13の並列抵抗と、コンデンサＣ2との積により決
定される。
【００４０】次に、図２に示す波形図を用いて図１に示
す回路の動作について説明する。電源の立ち上げ時には
コンデンサＣ2には電荷がないので、ジャンクションＦ
ＥＴ・Ｑ7には最大の電流Ｉdmが流れる（図２
（ｂ））。
す回路の動作について説明する。電源の立ち上げ時には
コンデンサＣ2には電荷がないので、ジャンクションＦ
ＥＴ・Ｑ7には最大の電流Ｉdmが流れる（図２
（ｂ））。
【００４１】その後、コンデンサＣ2は、Ｃ2・（Ｒ12と
Ｒ13の並列抵抗）の時定数で充電されるので、ジャンク
ションＦＥＴ・Ｑ7に流れるスタートアップ電流も電圧
Ｖgsの増大により減少する。
Ｒ13の並列抵抗）の時定数で充電されるので、ジャンク
ションＦＥＴ・Ｑ7に流れるスタートアップ電流も電圧
Ｖgsの増大により減少する。
【００４２】このとき、スタートアップ電流ＩST3の定
常値は Ｉq−（１／２）Ｉsig＞ＩST3 （２） となるように予め設定されているので、電源立ち上げ時
のスタートアップ電流Ｉ ST3の初期値は Ｉq＋１０ｍＡ＞ＩST3（初期値）＞Ｉq （３） になっている。
常値は Ｉq−（１／２）Ｉsig＞ＩST3 （２） となるように予め設定されているので、電源立ち上げ時
のスタートアップ電流Ｉ ST3の初期値は Ｉq＋１０ｍＡ＞ＩST3（初期値）＞Ｉq （３） になっている。
【００４３】スタートアップ電流ＩST3が減少し、Ｉq以
下になると、信号制御回路ＳＣＣからの制御信号はカレ
ントミラー回路ＣＭＣを制御して、伝送電流ＩSをＩqに
安定化させる。
下になると、信号制御回路ＳＣＣからの制御信号はカレ
ントミラー回路ＣＭＣを制御して、伝送電流ＩSをＩqに
安定化させる。
【００４４】この場合、図２（ｂ）に矢印“Ｂ”で示す
部分のスリューレートが問題となるが、電源立上げ時
から１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０
ｍＡの関係を満足し、電源立ち上げ時から１０ｍsec
以降では、伝送電流ＩSのスリューレートは非送信時で
１ｍＡ／ｍsec以下と規定するフイールドバスの規格
（ＩＥＣ／ＩＳＡ−ＳＰ５０）を満足させるように、ス
タートアップ回路ＳＴ3の時定数Ｃ2・（Ｒ12とＲ13の並
列抵抗）を大きくすれば良い。
部分のスリューレートが問題となるが、電源立上げ時
から１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０
ｍＡの関係を満足し、電源立ち上げ時から１０ｍsec
以降では、伝送電流ＩSのスリューレートは非送信時で
１ｍＡ／ｍsec以下と規定するフイールドバスの規格
（ＩＥＣ／ＩＳＡ−ＳＰ５０）を満足させるように、ス
タートアップ回路ＳＴ3の時定数Ｃ2・（Ｒ12とＲ13の並
列抵抗）を大きくすれば良い。
【００４５】図３はスタートアップ回路の他の実施例を
示す回路図である。このスタートアップ回路ＳＴ4は、
ｎ形のジャンクションＦＥＴであるＱ8と、このジャン
クションＦＥＴ・Ｑ8のゲート／ソース間の電圧Ｖgsを
調整するための抵抗Ｒ14と、この抵抗Ｒ14に並列に接続
されたコンデンサＣ3が並列に接続されている。
示す回路図である。このスタートアップ回路ＳＴ4は、
ｎ形のジャンクションＦＥＴであるＱ8と、このジャン
クションＦＥＴ・Ｑ8のゲート／ソース間の電圧Ｖgsを
調整するための抵抗Ｒ14と、この抵抗Ｒ14に並列に接続
されたコンデンサＣ3が並列に接続されている。
【００４６】これらの抵抗Ｒ14とコンデンサＣ3により
時定数回路を構成している。この場合の時定数は、抵抗
Ｒ14とコンデンサＣ3との積により決定され、その動作
波形は図２に示す場合と同様である。
時定数回路を構成している。この場合の時定数は、抵抗
Ｒ14とコンデンサＣ3との積により決定され、その動作
波形は図２に示す場合と同様である。
【００４７】
【発明の効果】以上、実施例と共に具体的に説明したよ
うに本発明によれば、スタートアップ回路に時定数を持
たせる構成としたので、電源の立ち上げ時に伝送電流の
スリューレートを制限することができ、同一バスに接続
されている他の機器に影響を及ぼさずにバスへの機器の
接続が可能となる。また、本発明によれば、スタートア
ップ回路の時定数によりスリューレートが決定されるの
で、規格に適合した設計が容易となる。
うに本発明によれば、スタートアップ回路に時定数を持
たせる構成としたので、電源の立ち上げ時に伝送電流の
スリューレートを制限することができ、同一バスに接続
されている他の機器に影響を及ぼさずにバスへの機器の
接続が可能となる。また、本発明によれば、スタートア
ップ回路の時定数によりスリューレートが決定されるの
で、規格に適合した設計が容易となる。
【図１】本発明の１実施例の構成を示す回路図である。
【図２】図１に示す実施例の動作を説明する波形図であ
る。
る。
【図３】図１に示す実施例のスタートアップ回路の変形
実施例を示す回路図である。
実施例を示す回路図である。
【図４】従来のインターフエイス回路の構成を示す回路
図である。
図である。
【図５】図４に示すインターフエイス回路の動作を説明
する波形図である。
する波形図である。
【図６】図４に示すスタートアップ回路の変形を示す回
路図である。
路図である。
【図７】図６（ｂ）に示すスタートアップ回路の動作を
説明する波形図である。
説明する波形図である。
【図８】図４に示すスタートアップ回路の問題点を説明
する波形図である。
する波形図である。
１０ 信号処理機器 １１ フイールドバス １２、１３ インターフエイス回路 Ｐr 基準電源 ＣＭＣ カレントミラー回路 ＳＣＣ 信号制御回路 ＳＴ0〜ＳＴ4 スタートアップ回路
Claims (1)
- 【請求項１】直流電圧とデジタル信号とを共に共通の伝
送線路で伝送するフイールドバスとフイールド信号を処
理する信号処理機器との間に設けられ前記伝送線路に流
れる伝送電流を制御するフイールドバスのインタフエイ
ス回路において、 前記フイールドバスと前記信号処理機器との間に接続さ
れ制御信号により前記伝送電流を制御する電流制御回路
と、前記伝送電流に比例する帰還電圧と前記信号処理機
器から出力されるデジタル信号とが一致するように前記
制御信号を出力する信号制御回路と、前記電流制御回路
の両端に並列に接続され所定の時定数を有するスタート
アップ回路とを具備し、前記フイールドバスから直流電
圧の供給を受けるときに生じる前記伝送電流のスリュー
レートを抑えるようにしたことを特徴とするフイールド
バスのインタフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12524494A JP3199098B2 (ja) | 1994-06-07 | 1994-06-07 | フイールドバスのインタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12524494A JP3199098B2 (ja) | 1994-06-07 | 1994-06-07 | フイールドバスのインタフエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334782A JPH07334782A (ja) | 1995-12-22 |
| JP3199098B2 true JP3199098B2 (ja) | 2001-08-13 |
Family
ID=14905349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12524494A Expired - Lifetime JP3199098B2 (ja) | 1994-06-07 | 1994-06-07 | フイールドバスのインタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103416034A (zh) * | 2011-06-29 | 2013-11-27 | 富士电机株式会社 | 现场总线供电设备的接口电路 |
-
1994
- 1994-06-07 JP JP12524494A patent/JP3199098B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07334782A (ja) | 1995-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5589759A (en) | Circuit for detecting voltage variations in relation to a set value, for devices comprising error amplifiers | |
| EP0766164B1 (en) | Voltage regulator with load pole stabilization | |
| US6573693B2 (en) | Current limiting device and electrical device incorporating the same | |
| EP0326968A1 (en) | A driving circuit having an electrical characteristics variable in response to its load resistance | |
| US4156150A (en) | Circuit for regulating a DC voltage on which a large AC voltage is superimposed | |
| US7091633B2 (en) | Current-limiting logic interface circuit | |
| JP3199098B2 (ja) | フイールドバスのインタフエイス回路 | |
| JP3075016B2 (ja) | フイールドバスのインタフエイス回路 | |
| JPH10255188A (ja) | フイールドバスのインタフエイス回路 | |
| US6201929B1 (en) | Multistage rotating speed control circuit for DC motor | |
| JP3982463B2 (ja) | フィールドバス信号伝送システムの端末装置 | |
| JPH11167424A (ja) | 電源アダプタ回路及びそれを有する電話機 | |
| US6650179B2 (en) | Integrated error amplifier | |
| EP0333353A2 (en) | Dual mode voltage reference circuit and method | |
| JP3440482B2 (ja) | 切替回路 | |
| JP3322145B2 (ja) | 電流制御回路 | |
| JPS58107921A (ja) | 電流供給装置 | |
| JP3454642B2 (ja) | 信号選択出力回路 | |
| SU1201820A1 (ru) | Стабилизатор двухпол рного напр жени | |
| JP2002135966A (ja) | 出力過電圧保護回路 | |
| JPH0744248A (ja) | 定電圧回路 | |
| JP2000227410A (ja) | 接触燃焼式ガスセンサの制御回路 | |
| JPH1174767A (ja) | ヒステリシス付コンパレータ | |
| JPS6339009A (ja) | 定電流回路 | |
| EP0194723A1 (en) | Variable reference voltage-transmission amplifier in the form of a line voltage stabiliser |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080615 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090615 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140615 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |