JPH10255188A - フイールドバスのインタフエイス回路 - Google Patents
フイールドバスのインタフエイス回路Info
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- JPH10255188A JPH10255188A JP9051591A JP5159197A JPH10255188A JP H10255188 A JPH10255188 A JP H10255188A JP 9051591 A JP9051591 A JP 9051591A JP 5159197 A JP5159197 A JP 5159197A JP H10255188 A JPH10255188 A JP H10255188A
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- JP
- Japan
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- circuit
- capacitor
- time
- signal
- voltage
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- Arrangements For Transmission Of Measured Signals (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【目的】 フイールドバスに信号処理機器を接続する際
の伝送電流の突入の傾き（スリューレート）を低減して
既にフイールドバスに接続されている他の機器の通信を
妨害しないようにすると共に瞬時停電の通電に際しても
正常に動作するように改良したインタフエイス回路を提
供するにある。 【構成】 フイールド信号を処理する信号処理機器とフ
イールドバスとの間に接続され直流電圧とデジタル信号
とを共に伝送する伝送線路に流れる伝送電流を制御信号
により制御する電流制御手段と、先の伝送電流に比例す
る帰還電圧と先の信号処理機器から出力されるデジタル
信号とが一致するように先の制御信号を出力する信号制
御手段と、先の電流制御手段の両端に並列に接続され所
定の時定数を有し通電の度にこの時定数がゼロに設定さ
れる時定数回路を有するスタートアップ手段とを具備
し、先のフイールドバスから直流電圧の供給を受けると
きに生じる先の伝送電流のスリューレートを抑えるよう
にしたものである。
の伝送電流の突入の傾き（スリューレート）を低減して
既にフイールドバスに接続されている他の機器の通信を
妨害しないようにすると共に瞬時停電の通電に際しても
正常に動作するように改良したインタフエイス回路を提
供するにある。 【構成】 フイールド信号を処理する信号処理機器とフ
イールドバスとの間に接続され直流電圧とデジタル信号
とを共に伝送する伝送線路に流れる伝送電流を制御信号
により制御する電流制御手段と、先の伝送電流に比例す
る帰還電圧と先の信号処理機器から出力されるデジタル
信号とが一致するように先の制御信号を出力する信号制
御手段と、先の電流制御手段の両端に並列に接続され所
定の時定数を有し通電の度にこの時定数がゼロに設定さ
れる時定数回路を有するスタートアップ手段とを具備
し、先のフイールドバスから直流電圧の供給を受けると
きに生じる先の伝送電流のスリューレートを抑えるよう
にしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、電源とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないようにすると共に瞬
時停電の通電に際しても正常に動作するように改良した
インタフエイス回路に関する。
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないようにすると共に瞬
時停電の通電に際しても正常に動作するように改良した
インタフエイス回路に関する。
【０００２】
【従来の技術】図６は従来のインタフエイス回路とその
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
【０００３】１１はフイールドバスであり、フイールド
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。１２は信号処理機器１０とフイールドバス１
１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。１２は信号処理機器１０とフイールドバス１
１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
【０００４】Ｔ1、Ｔ2は、接続線Ｌ1、Ｌ2でそれぞれフ
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。Ｔ1にはダイオー
ドＤ1のアノードが接続され、そのカソードには抵抗Ｒ1
を介してトランジスタＱ1のエミッタが、抵抗Ｒ2を介し
てトランジスタＱ2のエミッタがそれぞれ接続されてい
る。
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。Ｔ1にはダイオー
ドＤ1のアノードが接続され、そのカソードには抵抗Ｒ1
を介してトランジスタＱ1のエミッタが、抵抗Ｒ2を介し
てトランジスタＱ2のエミッタがそれぞれ接続されてい
る。
【０００５】コレクタとベースとが接続されたトランジ
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。トランジ
スタＱ1、Ｑ2、抵抗Ｒ1、Ｒ2などにより、定電流回路と
して機能するカレントミラー回路ＣＭＣが構成されてい
る。そして、端子Ｔ1、Ｔ2の間には、ダイオードＤ1、
カレントミラー回路ＣＭＣ、トランジスタＱ3のコレク
タとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵抗Ｒf
とが直列に接続されている。
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。トランジ
スタＱ1、Ｑ2、抵抗Ｒ1、Ｒ2などにより、定電流回路と
して機能するカレントミラー回路ＣＭＣが構成されてい
る。そして、端子Ｔ1、Ｔ2の間には、ダイオードＤ1、
カレントミラー回路ＣＭＣ、トランジスタＱ3のコレク
タとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵抗Ｒf
とが直列に接続されている。
【０００６】また、トランジスタＱ1と抵抗Ｒ1との直列
回路には起動用のスタートアップ回路ＳＴ0が並列に接
続され、ダイオードＤ2と帰還抵抗Ｒfとの接続点は共通
電位点ＣＯＭに接続されている。この場合のスタートア
ップ回路ＳＴ0は、例えば抵抗素子を想定している。そ
して、トランジスタＱ1のコレクタと共通電位点ＣＯＭ
との間には、ツエナダイオードＤ3が接続され、このツ
エナダイオードＤ3の両端に一定の定電圧ＶCを発生させ
ている。さらに、ツエナダイオードＤ3の両端にはコン
デンサＣ1が接続され、定電圧ＶCが端子Ｔ3、Ｔ4に印加
されている。
回路には起動用のスタートアップ回路ＳＴ0が並列に接
続され、ダイオードＤ2と帰還抵抗Ｒfとの接続点は共通
電位点ＣＯＭに接続されている。この場合のスタートア
ップ回路ＳＴ0は、例えば抵抗素子を想定している。そ
して、トランジスタＱ1のコレクタと共通電位点ＣＯＭ
との間には、ツエナダイオードＤ3が接続され、このツ
エナダイオードＤ3の両端に一定の定電圧ＶCを発生させ
ている。さらに、ツエナダイオードＤ3の両端にはコン
デンサＣ1が接続され、定電圧ＶCが端子Ｔ3、Ｔ4に印加
されている。
【０００７】定電圧ＶCで駆動された演算増幅器Ｑ4の出
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
また、その非反転入力端（＋）には基準電圧Ｖrと帰還
抵抗Ｒfの両端に発生した帰還電圧Ｖfとの和の電圧を帰
還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分圧電圧が印加
されている。そして、演算増幅器の反転入力端（−）に
は、抵抗Ｒ8を介して端子Ｔ5からデジタル信号ＶDが印
加されている。これらのトランジスタＱ3、演算増幅器
Ｑ4、基準電源Ｐr、ダイオードＤ2、抵抗Ｒ3、Ｒ8など
により信号制御回路ＳＣＣを構成している。
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
また、その非反転入力端（＋）には基準電圧Ｖrと帰還
抵抗Ｒfの両端に発生した帰還電圧Ｖfとの和の電圧を帰
還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分圧電圧が印加
されている。そして、演算増幅器の反転入力端（−）に
は、抵抗Ｒ8を介して端子Ｔ5からデジタル信号ＶDが印
加されている。これらのトランジスタＱ3、演算増幅器
Ｑ4、基準電源Ｐr、ダイオードＤ2、抵抗Ｒ3、Ｒ8など
により信号制御回路ＳＣＣを構成している。
【０００８】一方、端子Ｔ3、Ｔ4に接続されている信号
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。信号処理機器１０の端子Ｔ5´には、内蔵され
るセンサで検出された物理量に対応する電気信号がデジ
タル信号ＶDに変換されて出力され、これは端子Ｔ5を介
してインタフエイス回路１２に出力される。
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。信号処理機器１０の端子Ｔ5´には、内蔵され
るセンサで検出された物理量に対応する電気信号がデジ
タル信号ＶDに変換されて出力され、これは端子Ｔ5を介
してインタフエイス回路１２に出力される。
【０００９】次に、以上のように構成されたインタフエ
イス回路１２の動作について図７に示す波形図を用いて
説明する。図７（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図７（ｂ）はそのときの伝送電流ＩSの時間経過
を、図７（ｃ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。端子Ｔ1、Ｔ2の両端には、
フイールドバス１１から電源電圧ＶS（図７（ａ）の期
間ｔ0）が供給され、この電源電圧ＶSによりダイオード
Ｄ1とスタートアップ回路ＳＴ0を介してコンデンサＣ1
をおよそＶS／ＲSの値（図７（ｂ）の期間ｔ1）で充電
する。
イス回路１２の動作について図７に示す波形図を用いて
説明する。図７（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図７（ｂ）はそのときの伝送電流ＩSの時間経過
を、図７（ｃ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。端子Ｔ1、Ｔ2の両端には、
フイールドバス１１から電源電圧ＶS（図７（ａ）の期
間ｔ0）が供給され、この電源電圧ＶSによりダイオード
Ｄ1とスタートアップ回路ＳＴ0を介してコンデンサＣ1
をおよそＶS／ＲSの値（図７（ｂ）の期間ｔ1）で充電
する。
【００１０】コンデンサＣ1の充電で定電圧ＶC（図７
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。このため、トランジスタＱ1のコレクタ
とエミッタ間に流れる伝送電流ＩS（図７（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図７
（ｃ））も上昇する。
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。このため、トランジスタＱ1のコレクタ
とエミッタ間に流れる伝送電流ＩS（図７（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図７
（ｃ））も上昇する。
【００１１】この結果、帰還抵抗Ｒfに帰還電圧Ｖfが発
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図７（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図７（ｃ）の期間ｔ3）が確立される。
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図７（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図７（ｃ）の期間ｔ3）が確立される。
【００１２】この定電圧Ｖｃは信号処理機器１０に供給
されて付勢されるが、内蔵のセンサで検出された電気信
号は、例えば内蔵するマイクロコンピュータなどにより
信号処理がなされてデジタル信号ＶDに変換される。こ
のデジタル信号ＶDは、抵抗Ｒ 8を介して演算増幅器Ｑ4
の反転入力端（−）に印加され、伝送電流ＩSを変化さ
せて、トランジスタＱ3を介してフイールドバス１１に
送出される。
されて付勢されるが、内蔵のセンサで検出された電気信
号は、例えば内蔵するマイクロコンピュータなどにより
信号処理がなされてデジタル信号ＶDに変換される。こ
のデジタル信号ＶDは、抵抗Ｒ 8を介して演算増幅器Ｑ4
の反転入力端（−）に印加され、伝送電流ＩSを変化さ
せて、トランジスタＱ3を介してフイールドバス１１に
送出される。
【００１３】図６に示す場合は、以上のスタートアップ
回路ＳＴ0として抵抗素子を想定して説明したが、この
他に、例えば図８に示す回路構成もある。図８（ａ）
は、スタートアップ回路ＳＴ1として、ｎ形のジャンク
ションＦＥＴ（電界効果トランジスタ）Ｑ5とシリーズ
抵抗Ｒ9との組合せの場合を示している。
回路ＳＴ0として抵抗素子を想定して説明したが、この
他に、例えば図８に示す回路構成もある。図８（ａ）
は、スタートアップ回路ＳＴ1として、ｎ形のジャンク
ションＦＥＴ（電界効果トランジスタ）Ｑ5とシリーズ
抵抗Ｒ9との組合せの場合を示している。
【００１４】図８（ｂ）は、スタートアップ回路ＳＴ2
として、ｎ形のジャンクションＦＥＴＱ6と抵抗Ｒ10と
Ｒ11で分圧した分圧電圧をジャンクションＦＥＴＱ6の
ゲートに印加する抵抗分割回路とを組合せた場合を示し
ている。これらの回路には、電源の立ち上げのときには
トランジスタＱ1がカットオフされているので、当初の
スタートアップのときには、図８（ａ）のときはスター
トアップ回路ＳＴ1に初期電流ＩST1が、図８（ｂ）のと
きはスタートアップ回路ＳＴ2に初期電流ＩST2がそれぞ
れ流れる。
として、ｎ形のジャンクションＦＥＴＱ6と抵抗Ｒ10と
Ｒ11で分圧した分圧電圧をジャンクションＦＥＴＱ6の
ゲートに印加する抵抗分割回路とを組合せた場合を示し
ている。これらの回路には、電源の立ち上げのときには
トランジスタＱ1がカットオフされているので、当初の
スタートアップのときには、図８（ａ）のときはスター
トアップ回路ＳＴ1に初期電流ＩST1が、図８（ｂ）のと
きはスタートアップ回路ＳＴ2に初期電流ＩST2がそれぞ
れ流れる。
【００１５】図８（ａ）のスタートアップ回路ＳＴ1の
ときは、図６に示すスタートアップ回路ＳＴ0の初期電
流ＩST0と同じく図７（ｂ）に示すように初期電流ＩST1
が流れる。図８（ｂ）に示すスタートアップ回路ＳＴ2
では、図９（ｂ）に示すように初期電流ＩST2の波形が
変化する。図９（ｂ）において、Ｔ1は電源の立ち上げ
から１００μsec〜１０ｍsecの期間を、Ｔ2は１０ｍsec
以降の期間をそれぞれ示している。
ときは、図６に示すスタートアップ回路ＳＴ0の初期電
流ＩST0と同じく図７（ｂ）に示すように初期電流ＩST1
が流れる。図８（ｂ）に示すスタートアップ回路ＳＴ2
では、図９（ｂ）に示すように初期電流ＩST2の波形が
変化する。図９（ｂ）において、Ｔ1は電源の立ち上げ
から１００μsec〜１０ｍsecの期間を、Ｔ2は１０ｍsec
以降の期間をそれぞれ示している。
【００１６】しかしながら、以上のような主として図６
に示すインタフエイス回路には次に説明するような問題
がある。図１０に示す波形図を用いて説明する。図１０
の横軸は時間、縦軸は伝送電流ＩSである。先ず、スタ
ートアップ回路ＳＴ0に流れる初期電流ＩST0は負側で飽
和しないように、図１０に示すように、定常状態では、
静止時の電流をＩq、信号電流をＩsigとすれば、 Ｉq−（１／２）Ｉsig＞ＩST0 （１） でなければならない。
に示すインタフエイス回路には次に説明するような問題
がある。図１０に示す波形図を用いて説明する。図１０
の横軸は時間、縦軸は伝送電流ＩSである。先ず、スタ
ートアップ回路ＳＴ0に流れる初期電流ＩST0は負側で飽
和しないように、図１０に示すように、定常状態では、
静止時の電流をＩq、信号電流をＩsigとすれば、 Ｉq−（１／２）Ｉsig＞ＩST0 （１） でなければならない。
【００１７】多くの場合、Ｉq＝約１０ｍＡ、Ｉsig＝約
１６ｍＡp-pの程度である。このように各電流を選定し
たときの回路電源の立ち上げ時の波形が図７、図９に示
す波形である。ところで、フイールドバスの規格（ＩＥ
Ｃ／ＩＳＡ−ＳＰ５０）によれば、電源立上げ時から
１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０ｍＡ
の関係を満足し、電源立ち上げ時から１０ｍsec以降
では、伝送電流ＩSのスリューレートは非送信時で１ｍ
Ａ／ｍsec以下と規定されている。
１６ｍＡp-pの程度である。このように各電流を選定し
たときの回路電源の立ち上げ時の波形が図７、図９に示
す波形である。ところで、フイールドバスの規格（ＩＥ
Ｃ／ＩＳＡ−ＳＰ５０）によれば、電源立上げ時から
１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋１０ｍＡ
の関係を満足し、電源立ち上げ時から１０ｍsec以降
では、伝送電流ＩSのスリューレートは非送信時で１ｍ
Ａ／ｍsec以下と規定されている。
【００１８】そこで、この規定を満足させるために、図
７ではｔ2の期間、図９では図９（ｂ）の“Ａ”で示す
矢印の部分の設計が難しくなる。特に、この部分のスリ
ューレートは回路電源ＶCの負荷の状態により変化しや
すい。このため、急激な電流変化によりフイールドバス
１１上のデジタル信号を乱してしまい、このフイールド
バス１１に接続されている他の信号処理機器１０との間
の通信を妨害するという問題がある。
７ではｔ2の期間、図９では図９（ｂ）の“Ａ”で示す
矢印の部分の設計が難しくなる。特に、この部分のスリ
ューレートは回路電源ＶCの負荷の状態により変化しや
すい。このため、急激な電流変化によりフイールドバス
１１上のデジタル信号を乱してしまい、このフイールド
バス１１に接続されている他の信号処理機器１０との間
の通信を妨害するという問題がある。
【００１９】そこで、本出願人はこの問題を解決するた
めの提案をしている。以下、この提案の内容について図
を用いて説明する。図１１はこの提案の構成を示す回路
図である。なお、図６に示すフイールドバスのインタフ
エイス回路と同一の機能を有する部分には同一の符号を
付して適宜にその説明を省略してある。
めの提案をしている。以下、この提案の内容について図
を用いて説明する。図１１はこの提案の構成を示す回路
図である。なお、図６に示すフイールドバスのインタフ
エイス回路と同一の機能を有する部分には同一の符号を
付して適宜にその説明を省略してある。
【００２０】インタフエイス回路１３の大部分の構成要
素は、図６に示す構成要素と同一であるが、スタートア
ップ回路ＳＴ3の構成が異なる。ｎ形のジャンクション
ＦＥＴであるＱ7と、このジャンクションＦＥＴ・Ｑ7の
ゲート／ソース間の電圧Ｖgsを調整するための抵抗
Ｒ12、Ｒ13、およびコンデンサＣ2などの構成要素が付
加されている。
素は、図６に示す構成要素と同一であるが、スタートア
ップ回路ＳＴ3の構成が異なる。ｎ形のジャンクション
ＦＥＴであるＱ7と、このジャンクションＦＥＴ・Ｑ7の
ゲート／ソース間の電圧Ｖgsを調整するための抵抗
Ｒ12、Ｒ13、およびコンデンサＣ2などの構成要素が付
加されている。
【００２１】このスタートアップ回路ＳＴ3は、抵抗Ｒ1
とＲ2との接続点にｎ形のジャンクションＦＥＴ・Ｑ7の
ドレインＤが、そのソースＳはトランジスタＱ1のコレ
クタに接続される。そして、ソースＳと共通電位点ＣＯ
Ｍとの間に抵抗Ｒ12とＲ13とが直列に接続され、コンデ
ンサＣ2は抵抗Ｒ12の両端に並列に接続されている。こ
の抵抗Ｒ12とＲ13との接続点はジャンクションＦＥＴ・
Ｑ7のゲートに接続されている。この場合の時定数は、
抵抗Ｒ12とＲ13の並列抵抗と、コンデンサＣ2との積に
より決定される。
とＲ2との接続点にｎ形のジャンクションＦＥＴ・Ｑ7の
ドレインＤが、そのソースＳはトランジスタＱ1のコレ
クタに接続される。そして、ソースＳと共通電位点ＣＯ
Ｍとの間に抵抗Ｒ12とＲ13とが直列に接続され、コンデ
ンサＣ2は抵抗Ｒ12の両端に並列に接続されている。こ
の抵抗Ｒ12とＲ13との接続点はジャンクションＦＥＴ・
Ｑ7のゲートに接続されている。この場合の時定数は、
抵抗Ｒ12とＲ13の並列抵抗と、コンデンサＣ2との積に
より決定される。
【００２２】次に、図１２に示す波形図を用いて図１１
に示す回路の動作について説明する。電源の立ち上げ時
にはコンデンサＣ2には電荷がないので、ジャンクショ
ンＦＥＴ・Ｑ7には最大の電流Ｉdmが流れる（図１２
（ｂ））。その後コンデンサＣ2は、Ｃ2・（Ｒ12とＲ13
の並列抵抗）の時定数で充電されるので、ジャンクショ
ンＦＥＴ・Ｑ7に流れるスタートアップ電流も電圧Ｖgs
の増大により減少する。
に示す回路の動作について説明する。電源の立ち上げ時
にはコンデンサＣ2には電荷がないので、ジャンクショ
ンＦＥＴ・Ｑ7には最大の電流Ｉdmが流れる（図１２
（ｂ））。その後コンデンサＣ2は、Ｃ2・（Ｒ12とＲ13
の並列抵抗）の時定数で充電されるので、ジャンクショ
ンＦＥＴ・Ｑ7に流れるスタートアップ電流も電圧Ｖgs
の増大により減少する。
【００２３】このとき、スタートアップ電流ＩST3の定
常値は Ｉq−（１／２）Ｉsig＞ＩST3 （２） となるように予め設定されているので、電源立ち上げ時
のスタートアップ電流Ｉ ST3の初期値は Ｉq＋１０ｍＡ＞ＩST3（初期値）＞Ｉq （３） になっている。
常値は Ｉq−（１／２）Ｉsig＞ＩST3 （２） となるように予め設定されているので、電源立ち上げ時
のスタートアップ電流Ｉ ST3の初期値は Ｉq＋１０ｍＡ＞ＩST3（初期値）＞Ｉq （３） になっている。
【００２４】スタートアップ電流ＩST3が減少し、Ｉq以
下になると、信号制御回路ＳＣＣからの制御信号はカレ
ントミラー回路ＣＭＣを制御して、伝送電流ＩSをＩqに
安定化させる。この場合、図１２（ｂ）に矢印“Ｂ”で
示す部分のスリューレートが問題となるが、電源立上
げ時から１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋
１０ｍＡの関係を満足し、電源立ち上げ時から１０ｍ
sec以降では、伝送電流ＩSのスリューレートは非送信時
で１ｍＡ／ｍsec以下と規定するフイールドバスの規格
（ＩＥＣ／ＩＳＡ−ＳＰ５０）を満足させるように、ス
タートアップ回路ＳＴ3の時定数Ｃ2・（Ｒ12とＲ13の並
列抵抗）を大きくすれば良い。
下になると、信号制御回路ＳＣＣからの制御信号はカレ
ントミラー回路ＣＭＣを制御して、伝送電流ＩSをＩqに
安定化させる。この場合、図１２（ｂ）に矢印“Ｂ”で
示す部分のスリューレートが問題となるが、電源立上
げ時から１００μsec〜１０ｍsecの間では、ＩS＜Ｉq＋
１０ｍＡの関係を満足し、電源立ち上げ時から１０ｍ
sec以降では、伝送電流ＩSのスリューレートは非送信時
で１ｍＡ／ｍsec以下と規定するフイールドバスの規格
（ＩＥＣ／ＩＳＡ−ＳＰ５０）を満足させるように、ス
タートアップ回路ＳＴ3の時定数Ｃ2・（Ｒ12とＲ13の並
列抵抗）を大きくすれば良い。
【００２５】図１３はスタートアップ回路の他の構成例
を示す回路図である。このスタートアップ回路ＳＴ
4は、ｎ形のジャンクションＦＥＴであるＱ8と、このジ
ャンクションＦＥＴ・Ｑ8のゲート／ソース間の電圧Ｖ
gsを調整するための抵抗Ｒ14と、この抵抗Ｒ14に並列に
接続されたコンデンサＣ3が並列に接続されている。こ
れらの抵抗Ｒ14とコンデンサＣ3により時定数回路を構
成している。この場合の時定数は、抵抗Ｒ14とコンデン
サＣ3との積により決定され、その動作波形は図１２に
示す場合と同様である。
を示す回路図である。このスタートアップ回路ＳＴ
4は、ｎ形のジャンクションＦＥＴであるＱ8と、このジ
ャンクションＦＥＴ・Ｑ8のゲート／ソース間の電圧Ｖ
gsを調整するための抵抗Ｒ14と、この抵抗Ｒ14に並列に
接続されたコンデンサＣ3が並列に接続されている。こ
れらの抵抗Ｒ14とコンデンサＣ3により時定数回路を構
成している。この場合の時定数は、抵抗Ｒ14とコンデン
サＣ3との積により決定され、その動作波形は図１２に
示す場合と同様である。
【００２６】以上の図１１、図１３に示す構成によれ
ば、スタートアップ回路に時定数を持たせる構成とした
ので、電源の立ち上げ時に伝送電流のスリューレートを
制限することができ、同一バスに接続されている他の機
器に影響を及ぼさずにバスへの機器の接続が可能とな
る。また、スタートアップ回路の時定数によりスリュー
レートが決定されるので、規格に適合した設計が容易と
なる。
ば、スタートアップ回路に時定数を持たせる構成とした
ので、電源の立ち上げ時に伝送電流のスリューレートを
制限することができ、同一バスに接続されている他の機
器に影響を及ぼさずにバスへの機器の接続が可能とな
る。また、スタートアップ回路の時定数によりスリュー
レートが決定されるので、規格に適合した設計が容易と
なる。
【００２７】
【発明が解決しようとする課題】しかしながら、以上の
ような図１１、図１３に示すインタフエイス回路でも、
瞬時停電後に通電すると、このインタフエイス回路が正
常に動作しないという問題がある。
ような図１１、図１３に示すインタフエイス回路でも、
瞬時停電後に通電すると、このインタフエイス回路が正
常に動作しないという問題がある。
【００２８】
【課題を解決するための手段】本発明は、以上の問題を
解決するための主な構成として、フイールド信号を処理
する信号処理機器とフイールドバスとの間に接続され直
流電圧とデジタル信号とを共に伝送する伝送線路に流れ
る伝送電流を制御信号により制御する電流制御手段と、
先の伝送電流に比例する帰還電圧と先の信号処理機器か
ら出力されるデジタル信号とが一致するように先の制御
信号を出力する信号制御手段と、先の電流制御手段の両
端に並列に接続され所定の時定数を有し通電の度にこの
時定数がゼロに設定される時定数回路を有するスタート
アップ手段とを具備し、先のフイールドバスから直流電
圧の供給を受けるときに生じる先の伝送電流のスリュー
レートを抑えるようにしたものである。
解決するための主な構成として、フイールド信号を処理
する信号処理機器とフイールドバスとの間に接続され直
流電圧とデジタル信号とを共に伝送する伝送線路に流れ
る伝送電流を制御信号により制御する電流制御手段と、
先の伝送電流に比例する帰還電圧と先の信号処理機器か
ら出力されるデジタル信号とが一致するように先の制御
信号を出力する信号制御手段と、先の電流制御手段の両
端に並列に接続され所定の時定数を有し通電の度にこの
時定数がゼロに設定される時定数回路を有するスタート
アップ手段とを具備し、先のフイールドバスから直流電
圧の供給を受けるときに生じる先の伝送電流のスリュー
レートを抑えるようにしたものである。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。図１は本発明の実施の１形態を
示す構成図である。なお、以下の説明においては、図１
１に示す構成要素と同一の機能を有する構成要素につい
ては同一の符号を付して適宜にその説明を省略する。
て図を用いて説明する。図１は本発明の実施の１形態を
示す構成図である。なお、以下の説明においては、図１
１に示す構成要素と同一の機能を有する構成要素につい
ては同一の符号を付して適宜にその説明を省略する。
【００３０】図１は図１１に示す回路に対してスタート
アップ回路の構成が改良され、スタートアップ回路ＳＴ
5として構成されている。以下、インタフエイス回路１
４中のこのスタートアップ回路ＳＴ5をベースとして説
明する。
アップ回路の構成が改良され、スタートアップ回路ＳＴ
5として構成されている。以下、インタフエイス回路１
４中のこのスタートアップ回路ＳＴ5をベースとして説
明する。
【００３１】このスタートアップ回路ＳＴ5は、コンデ
ンサＣ2の両端にトランジスタＱ9のコレクタとエミッタ
が接続され、そのベースには信号処理機器１０から電圧
監視信号ＶFが印加され、トランジスタＱ9のオン／オフ
を制御している。その他の構成については図１１に示す
回路とほぼ同一の構成である。
ンサＣ2の両端にトランジスタＱ9のコレクタとエミッタ
が接続され、そのベースには信号処理機器１０から電圧
監視信号ＶFが印加され、トランジスタＱ9のオン／オフ
を制御している。その他の構成については図１１に示す
回路とほぼ同一の構成である。
【００３２】次に、以上のように構成された回路の動作
について、図２、図３、図４に示す波形図を用いて説明
する。図２は初回通電時の波形図、図３は停電時の波形
図、図４は瞬時停電後の通電時の波形図である。
について、図２、図３、図４に示す波形図を用いて説明
する。図２は初回通電時の波形図、図３は停電時の波形
図、図４は瞬時停電後の通電時の波形図である。
【００３３】先ず、初回通電時には、電源電圧ＶSの波
形（図２（Ａ））、スタートアップ電流ＩST5の波形
（図２（Ｂ））、定電圧ＶC、ジャンクションＦＥＴ・
Ｑ7のゲート電圧ＶGの波形（図２（Ｃ））、制御信号Ｖ
Fの波形（図２（Ｄ））は、図１１に示す回路と同一の
動作を行い、波形も同一となる。
形（図２（Ａ））、スタートアップ電流ＩST5の波形
（図２（Ｂ））、定電圧ＶC、ジャンクションＦＥＴ・
Ｑ7のゲート電圧ＶGの波形（図２（Ｃ））、制御信号Ｖ
Fの波形（図２（Ｄ））は、図１１に示す回路と同一の
動作を行い、波形も同一となる。
【００３４】次に、瞬時停電になると、図３（Ａ）に示
すように電源電圧ＶSがゼロレベルに低下し、これに伴
いスタートアップ電流ＩST5（図３（Ｂ））と定電圧ＶC
もゼロとなり、信号処理機器１０から出力される電圧監
視信号ＶF（図３（Ｄ））もハイレベルからローレベル
に低下するので、トランジスタＱ9がオンとなり、コン
デンサＣ2に蓄積された電荷が速やかに放電される（図
３（Ｃ））。
すように電源電圧ＶSがゼロレベルに低下し、これに伴
いスタートアップ電流ＩST5（図３（Ｂ））と定電圧ＶC
もゼロとなり、信号処理機器１０から出力される電圧監
視信号ＶF（図３（Ｄ））もハイレベルからローレベル
に低下するので、トランジスタＱ9がオンとなり、コン
デンサＣ2に蓄積された電荷が速やかに放電される（図
３（Ｃ））。
【００３５】更に、この瞬時停電後に通電が開始されて
も、コンデンサＣ2に蓄積された電荷がトランジスタＱ9
により完全に放電されているので、各部の電圧、電流は
図４に示すように初回通電のときと同一の条件となり、
図２に示す波形と同一の波形となる。
も、コンデンサＣ2に蓄積された電荷がトランジスタＱ9
により完全に放電されているので、各部の電圧、電流は
図４に示すように初回通電のときと同一の条件となり、
図２に示す波形と同一の波形となる。
【００３６】図５はインタフエイス回路におけるスター
トアップ回路ＳＴ5を変形したスタートアップ回路ＳＴ6
を示す。この場合は、電圧監視信号ＶFを用いることな
く受動素子だけでコンデンサＣ2に蓄積されたエネルギ
ーを開放する構成としたものである。
トアップ回路ＳＴ5を変形したスタートアップ回路ＳＴ6
を示す。この場合は、電圧監視信号ＶFを用いることな
く受動素子だけでコンデンサＣ2に蓄積されたエネルギ
ーを開放する構成としたものである。
【００３７】具体的には、コンデンサＣ2と抵抗Ｒ13と
抵抗Ｒ12との接続点にダイオードＤ4のカソードを、そ
のアノードを共通電位点ＣＯＭに接続する構成としたも
のである。このような構成により、電源供給のときにコ
ンデンサＣ2に蓄積された電荷を、停電の際にダイオー
ドＤ4を介して速やかに放電する。
抵抗Ｒ12との接続点にダイオードＤ4のカソードを、そ
のアノードを共通電位点ＣＯＭに接続する構成としたも
のである。このような構成により、電源供給のときにコ
ンデンサＣ2に蓄積された電荷を、停電の際にダイオー
ドＤ4を介して速やかに放電する。
【００３８】このほかに、双対な回路を想定して、ＬＲ
時定数回路のＬ（インダクタンス）の両端を開放するよ
うにして磁気エネルギを解放する構成としても、瞬時停
電後に通電が開始されときに正常に動作させることがで
きる。
時定数回路のＬ（インダクタンス）の両端を開放するよ
うにして磁気エネルギを解放する構成としても、瞬時停
電後に通電が開始されときに正常に動作させることがで
きる。
【００３９】
【発明の効果】以上、実施の形態と共に具体的に説明し
たように本発明によれば、フイールドバスに信号処理機
器を接続する際の伝送電流の突入の傾き（スリューレー
ト）を低減して既にフイールドバスに接続されている他
の機器の通信を妨害しないようにすると共に瞬時停電の
通電に際しても正常に動作するようすることができる。
たように本発明によれば、フイールドバスに信号処理機
器を接続する際の伝送電流の突入の傾き（スリューレー
ト）を低減して既にフイールドバスに接続されている他
の機器の通信を妨害しないようにすると共に瞬時停電の
通電に際しても正常に動作するようすることができる。
【図１】本発明の実施形態の１つの構成を示す回路図で
ある。
ある。
【図２】図１に示す実施形態における初回通電時の波形
図である。
図である。
【図３】図１に示す実施形態における停電時の波形図で
ある。
ある。
【図４】図１に示す実施形態における瞬時停電後の通電
時の波形図である。
時の波形図である。
【図５】図１に示すスタートアップ回路を変形したスタ
ートアップ回路を示す構成図である。
ートアップ回路を示す構成図である。
【図６】第１の従来のインタフエイス回路の構成を示す
構成図である。
構成図である。
【図７】図６に示すインタフエイス回路の動作を説明す
る波形図である。
る波形図である。
【図８】図６に示すスタートアップ回路の変形構成例を
示す回路図である。
示す回路図である。
【図９】図８（ｂ）に示すスタートアップ回路の動作を
説明する波形図である。
説明する波形図である。
【図１０】図６に示すスタートアップ回路の問題点を説
明する波形図である。
明する波形図である。
【図１１】第２の従来のインターフエイス回路の構成を
示す回路図である。
示す回路図である。
【図１２】図１１に示すインターフエイス回路の動作を
説明する波形図である。
説明する波形図である。
【図１３】図１１に示すスタートアップ回路の変形構成
例を示す回路図である。
例を示す回路図である。
１０ 信号処理機器 １１ フイールドバス １２、１３、１４ インターフエイス回路 Ｐr 基準電源 ＣＭＣ カレントミラー回路 ＳＣＣ 信号制御回路 ＳＴ0〜ＳＴ6 スタートアップ回路 Ｃ2 コンデンサ Ｄ4 ダイオード Ｑ9 トランジスタ ＶF 電圧監視信号
Claims (3)
- 【請求項１】フイールド信号を処理する信号処理機器と
フイールドバスとの間に接続され直流電圧とデジタル信
号とを共に伝送する伝送線路に流れる伝送電流を制御信
号により制御する電流制御手段と、前記伝送電流に比例
する帰還電圧と前記信号処理機器から出力されるデジタ
ル信号とが一致するように前記制御信号を出力する信号
制御手段と、前記電流制御手段の両端に並列に接続され
所定の時定数を有し通電の度にこの時定数がゼロに設定
される時定数回路を有するスタートアップ手段とを具備
し、前記フイールドバスから直流電圧の供給を受けると
きに生じる前記伝送電流のスリューレートを抑えるよう
にしたことを特徴とするフイールドバスのインタフエイ
ス回路。 - 【請求項２】前記時定数回路はコンデンサと抵抗で形成
されこのコンデンサの両端に接続された素子を前記信号
処理機器から出力される電圧監視信号により通電の度に
オン／オフ制御することを特徴とする請求項１記載のイ
ンタフエイス回路。 - 【請求項３】前記時定数回路はコンデンサと抵抗で形成
されこのコンデンサを通電の度にダイオードで短絡する
ことを特徴とするフイールドバスのインタフエイス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051591A JPH10255188A (ja) | 1997-03-06 | 1997-03-06 | フイールドバスのインタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051591A JPH10255188A (ja) | 1997-03-06 | 1997-03-06 | フイールドバスのインタフエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10255188A true JPH10255188A (ja) | 1998-09-25 |
Family
ID=12891169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051591A Pending JPH10255188A (ja) | 1997-03-06 | 1997-03-06 | フイールドバスのインタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10255188A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013001577A1 (ja) * | 2011-06-29 | 2013-01-03 | 富士電機株式会社 | フィールドバス給電機器のインタフェース回路 |
-
1997
- 1997-03-06 JP JP9051591A patent/JPH10255188A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013001577A1 (ja) * | 2011-06-29 | 2013-01-03 | 富士電機株式会社 | フィールドバス給電機器のインタフェース回路 |
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