JP3075016B2 - フイールドバスのインタフエイス回路 - Google Patents
フイールドバスのインタフエイス回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、電源とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないように改良されたイ
ンタフエイス回路に関する。
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
インタフエイス回路に係り、特に、フイールドバスに信
号処理機器を接続する際の伝送電流の突入の傾き（スリ
ューレート）を低減して既にフイールドバスに接続され
ている他の機器の通信を妨害しないように改良されたイ
ンタフエイス回路に関する。
【０００２】
【従来の技術】図５は従来のインタフエイス回路とその
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
近傍の構成を示す構成図である。１０はフイールド信号
を処理する信号処理機器であり、例えば圧力、差圧など
を信号処理してデジタル信号として出力するものであ
る。
【０００３】１１はフイールドバスであり、フイールド
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。
側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制
御機器（図示せず）などとを接続してデジタル信号の送
受を行う。
【０００４】１２は信号処理機器１０とフイールドバス
１１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
１１との間に挿入される従来のインタフエイス回路であ
る。次に、このインタフエイス回路１２の内部について
説明する。
【０００５】Ｔ1、Ｔ2は、接続線Ｌ1、Ｌ2でそれぞれフ
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。
イールドバス１１と接続される端子である。Ｔ3、Ｔ4、
Ｔ5は、それぞれ信号処理機器１０の端子Ｔ3´、Ｔ
4´、Ｔ5´と接続される端子である。
【０００６】Ｔ1にはダイオードＤ1のアノードが接続さ
れ、そのカソードには抵抗Ｒ1を介してトランジスタＱ1
のエミッタが、抵抗Ｒ2を介してトランジスタＱ2のエミ
ッタがそれぞれ接続されている。
れ、そのカソードには抵抗Ｒ1を介してトランジスタＱ1
のエミッタが、抵抗Ｒ2を介してトランジスタＱ2のエミ
ッタがそれぞれ接続されている。
【０００７】コレクタとベースとが接続されたトランジ
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。これらに
より、定電流回路として機能するカレントミラー回路Ｃ
ＭＣが構成されている。
スタＱ2のベースとトランジスタＱ1のベースとは共にト
ランジスタＱ3のコレクタに接続されている。これらに
より、定電流回路として機能するカレントミラー回路Ｃ
ＭＣが構成されている。
【０００８】そして、端子Ｔ1、Ｔ2の間には、ダイオー
ドＤ1、カレントミラー回路ＣＭＣ、トランジスタＱ3の
コレクタとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵
抗Ｒfとが直列に接続されている。
ドＤ1、カレントミラー回路ＣＭＣ、トランジスタＱ3の
コレクタとエミッタ、抵抗Ｒ3、ダイオードＤ2、帰還抵
抗Ｒfとが直列に接続されている。
【０００９】また、トランジスタＱ1と抵抗Ｒ1との直列
回路には起動用の抵抗ＲSが並列に接続され、ダイオー
ドＤ2と帰還抵抗Ｒfとの接続点は共通電位点ＣＯＭに接
続されている。
回路には起動用の抵抗ＲSが並列に接続され、ダイオー
ドＤ2と帰還抵抗Ｒfとの接続点は共通電位点ＣＯＭに接
続されている。
【００１０】そして、トランジスタＱ1のコレクタと共
通電位点ＣＯＭとの間には、ツエナダイオードＤ3が接
続され、このツエナダイオードＤ3の両端に一定な定電
圧ＶCを発生させている。さらに、ツエナダイオードＤ3
の両端にはコンデンサＣ1が接続され、定電圧ＶCが端子
Ｔ3、Ｔ4に印加されている。
通電位点ＣＯＭとの間には、ツエナダイオードＤ3が接
続され、このツエナダイオードＤ3の両端に一定な定電
圧ＶCを発生させている。さらに、ツエナダイオードＤ3
の両端にはコンデンサＣ1が接続され、定電圧ＶCが端子
Ｔ3、Ｔ4に印加されている。
【００１１】定電圧ＶCで駆動された演算増幅器Ｑ4の出
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
力端は、トランジスタＱ3のベースに接続され、その反
転入力端（−）には基準電源Ｐrから基準電圧Ｖrが抵抗
Ｒ4と抵抗Ｒ5とで分圧した分圧電圧が印加されている。
【００１２】また、その非反転入力端（＋）には基準電
圧Ｖrと帰還抵抗Ｒfの両端に発生した帰還電圧Ｖfとの
和の電圧を帰還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分
圧電圧が印加されている。そして、演算増幅器の反転入
力端（−）には、抵抗Ｒ8を介して端子Ｔ5からデジタル
信号ＶDが印加されている。
圧Ｖrと帰還抵抗Ｒfの両端に発生した帰還電圧Ｖfとの
和の電圧を帰還抵抗Ｒfと抵抗Ｒ6とＲ7とで分圧した分
圧電圧が印加されている。そして、演算増幅器の反転入
力端（−）には、抵抗Ｒ8を介して端子Ｔ5からデジタル
信号ＶDが印加されている。
【００１３】一方、端子Ｔ3、Ｔ4に接続されている信号
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。
処理機器１０の端子Ｔ3´、Ｔ4´には、定電圧ＶCが印
加され、これにより信号処理機器１０の回路電源が付与
される。
【００１４】信号処理機器１０の端子Ｔ5´には、内蔵
されるセンサで検出された物理量に対応する電気信号が
デジタル信号ＶDに変換されて出力され、これは端子Ｔ5
を介してインタフエイス回路１２に出力される。
されるセンサで検出された物理量に対応する電気信号が
デジタル信号ＶDに変換されて出力され、これは端子Ｔ5
を介してインタフエイス回路１２に出力される。
【００１５】次に、以上のように構成されたインタフエ
イス回路１２の動作について図６に示す波形図を用いて
説明する。図６（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図６（ｂ）はそのときの電源電流ＩSの時間経過
を、図６（ｂ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。
イス回路１２の動作について図６に示す波形図を用いて
説明する。図６（ａ）はインタフエイス回路１２をフイ
ールドバス１１に接続する前後の電源電圧ＶSの時間経
過を、図６（ｂ）はそのときの電源電流ＩSの時間経過
を、図６（ｂ）はそのときの定電圧ＶCが確立する時間
経過をそれぞれ示している。
【００１６】端子Ｔ1、Ｔ2の両端には、フイールドバス
１１から電源電圧ＶS（図６（ａ）の期間ｔ0）が供給さ
れ、この電源電圧ＶSによりダイオードＤ1と起動用の抵
抗ＲSを介してコンデンサＣ1をおよそＶS／ＲSの値（図
６（ｂ）の期間ｔ1）で充電する。
１１から電源電圧ＶS（図６（ａ）の期間ｔ0）が供給さ
れ、この電源電圧ＶSによりダイオードＤ1と起動用の抵
抗ＲSを介してコンデンサＣ1をおよそＶS／ＲSの値（図
６（ｂ）の期間ｔ1）で充電する。
【００１７】コンデンサＣ1の充電で定電圧ＶC（図６
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。
（ｃ）の期間ｔ1）が上昇し演算増幅器Ｑ4が動作可能状
態になる。定電圧Ｖｃで付勢された演算増幅器Ｑ4は、
その出力端に発生する電圧でトランジスタＱ3のベース
に流れるベース電流を徐々に増加させ、そのコレクタに
発生するコレクタ電流でミラー回路ＣＭＣに流れる電流
を増大させる。
【００１８】このため、トランジスタＱ1のコレクタと
エミッタ間に流れる伝送電流ＩS（図６（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図６
（ｃ））も上昇する。
エミッタ間に流れる伝送電流ＩS（図６（ｂ）の期間
ｔ2）が徐々に大きくなり、この伝送電流ＩSの大部分は
ツエナダイオードＤ3と帰還抵抗Ｒfを介してフイールド
バス１１にリターンされる。同時に定電圧ＶC（図６
（ｃ））も上昇する。
【００１９】この結果、帰還抵抗Ｒfに帰還電圧Ｖfが発
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図６（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図６（ｃ）の期間ｔ3）が確立される。
生するが、デジタル信号ＶDがゼロの場合は、演算増幅
器Ｑ4は基準電圧Ｖrを抵抗Ｒ4とＲ5で分圧した分圧電圧
に帰還電圧Ｖfを分圧した分圧電圧が等しくなるように
トランジスタＱ3を介してトランジスタＱ1のコレクタに
流れる伝送電流ＩS（図６（ｂ）の期間ｔ3）を制御す
る。このようにして、定常状態において、定電圧Ｖｃ
（図６（ｃ）の期間ｔ3）が確立される。
【００２０】この定電圧Ｖｃは信号処理機器１０に供給
されて、内蔵のセンサで検出された電気信号は、例えば
内蔵するマイクロコンピュータなどにより信号処理がな
されてデジタル信号ＶDに変換され、抵抗Ｒ8を介して演
算増幅器Ｑ4の反転入力端（−）に印加され、伝送電流
ＩSを変化させて、トランジスタＱ3を介してフイールド
バス１１に送出する。
されて、内蔵のセンサで検出された電気信号は、例えば
内蔵するマイクロコンピュータなどにより信号処理がな
されてデジタル信号ＶDに変換され、抵抗Ｒ8を介して演
算増幅器Ｑ4の反転入力端（−）に印加され、伝送電流
ＩSを変化させて、トランジスタＱ3を介してフイールド
バス１１に送出する。
【００２１】なお、トランジスタＱ1、Ｑ2、Ｑ3、ツエ
ナダイオードＤ3によるこのような回路構成によれば、
トランジスタＱ3に流れる電流は極めて小さいので、こ
こでの電力消費は少なく、ツエナダイオードＤ3大部分
の電流を流すことができ、信号処理機器１０で電力の有
効活用ができる。
ナダイオードＤ3によるこのような回路構成によれば、
トランジスタＱ3に流れる電流は極めて小さいので、こ
こでの電力消費は少なく、ツエナダイオードＤ3大部分
の電流を流すことができ、信号処理機器１０で電力の有
効活用ができる。
【００２２】
【発明が解決しようとする課題】しかしながら、以上の
ようなインタフエイス回路１２をフイールドバス１１に
接続する際の突入による伝送電流のスリューレートは、
ＩＳＡ／ＳＰ５０の物理層の規格では、電源の接続から
１０ｍｓ以降で１ｍＡ／ｍｓと規定されている。
ようなインタフエイス回路１２をフイールドバス１１に
接続する際の突入による伝送電流のスリューレートは、
ＩＳＡ／ＳＰ５０の物理層の規格では、電源の接続から
１０ｍｓ以降で１ｍＡ／ｍｓと規定されている。
【００２３】しかしながら、このインタフエイス回路１
２の期間ｔ2の立上り期間においては、伝送電流ＩSのス
リューレートが大きく、このため急激な電流変化により
フイールドバス１１上のデジタル信号を乱してしまいこ
のフイールドバス１１に接続されている他の信号処理機
器１０との間の通信を妨害するという問題がある。
２の期間ｔ2の立上り期間においては、伝送電流ＩSのス
リューレートが大きく、このため急激な電流変化により
フイールドバス１１上のデジタル信号を乱してしまいこ
のフイールドバス１１に接続されている他の信号処理機
器１０との間の通信を妨害するという問題がある。
【００２４】
【課題を解決するための手段】本発明は、以上の課題を
解決するための構成として、直流電圧とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
フイールドバスのインタフエイス回路に係り、先のフイ
ールドバスから伝送される伝送電流に比例する帰還電圧
を発生させる帰還抵抗と、先の信号処理機器から出力さ
れるデジタル信号に先の帰還電圧が一致するように演算
する演算増幅器と、この演算増幅器の出力によりベース
電流が制御されて先の帰還抵抗にエミッタ電流を流す出
力トランジスタと、この出力トランジスタのコレクタ電
流で先の伝送電流が制御される定電流回路と、コンデン
サとこれに直列に接続された抵抗からなりこの一端は所
定の電位点に他端は先の演算増幅器の何れかの入力端に
接続された時定数回路とを具備し、先のフイールドバス
から直流電圧の供給を受けるときに生じる先の伝送電流
のスリューレートを小さく抑えるようにしたことを特徴
とするようにしたものである。
解決するための構成として、直流電圧とデジタル信号と
を共に共通の伝送線路で伝送するフイールドバスとフイ
ールド信号を処理する信号処理機器との間に設けられる
フイールドバスのインタフエイス回路に係り、先のフイ
ールドバスから伝送される伝送電流に比例する帰還電圧
を発生させる帰還抵抗と、先の信号処理機器から出力さ
れるデジタル信号に先の帰還電圧が一致するように演算
する演算増幅器と、この演算増幅器の出力によりベース
電流が制御されて先の帰還抵抗にエミッタ電流を流す出
力トランジスタと、この出力トランジスタのコレクタ電
流で先の伝送電流が制御される定電流回路と、コンデン
サとこれに直列に接続された抵抗からなりこの一端は所
定の電位点に他端は先の演算増幅器の何れかの入力端に
接続された時定数回路とを具備し、先のフイールドバス
から直流電圧の供給を受けるときに生じる先の伝送電流
のスリューレートを小さく抑えるようにしたことを特徴
とするようにしたものである。
【００２５】
【作 用】帰還抵抗はフイールドバスから伝送される伝
送電流に比例する帰還電圧を発生させる。演算増幅器は
フイールド信号を処理する信号処理機器から出力される
デジタル信号に先の帰還電圧が一致するように演算す
る。
送電流に比例する帰還電圧を発生させる。演算増幅器は
フイールド信号を処理する信号処理機器から出力される
デジタル信号に先の帰還電圧が一致するように演算す
る。
【００２６】出力トランジスタはこの演算増幅器の出力
によりベース電流が制御されて先の帰還抵抗にエミッタ
電流を流す。定電流回路はこの出力トランジスタのコレ
クタ電流で先の伝送電流を制御する。
によりベース電流が制御されて先の帰還抵抗にエミッタ
電流を流す。定電流回路はこの出力トランジスタのコレ
クタ電流で先の伝送電流を制御する。
【００２７】そして、コンデンサとこれに直列に接続さ
れた抵抗からなる時定数回路により、先のフイールドバ
スから直流電圧の供給を受けるときに生じる先の伝送電
流のスリューレートを小さく抑える。
れた抵抗からなる時定数回路により、先のフイールドバ
スから直流電圧の供給を受けるときに生じる先の伝送電
流のスリューレートを小さく抑える。
【００２８】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１は本発明の１実施例の構成を示す回路図で
ある。なお、図５に示す従来のフイールドバスのインタ
フエイス回路と同一の機能を有する部分には同一の符号
を付して適宜にその説明を省略する。
明する。図１は本発明の１実施例の構成を示す回路図で
ある。なお、図５に示す従来のフイールドバスのインタ
フエイス回路と同一の機能を有する部分には同一の符号
を付して適宜にその説明を省略する。
【００２９】インタフエイス回路１３の大部分の構成要
素は、図５に示す構成要素と同一であるが、コンデンサ
Ｃ2と抵抗Ｒ8´が直列に接続されて構成される時定数回
路ＴＣＣ１、抵抗Ｒ9、Ｒ10、コンデンサＣ3、演算増幅
器Ｑ5などの構成要素が付加されている。
素は、図５に示す構成要素と同一であるが、コンデンサ
Ｃ2と抵抗Ｒ8´が直列に接続されて構成される時定数回
路ＴＣＣ１、抵抗Ｒ9、Ｒ10、コンデンサＣ3、演算増幅
器Ｑ5などの構成要素が付加されている。
【００３０】演算増幅器Ｑ5の反転入力端（−）は、抵
抗Ｒ9とコンデンサＣ3が並列に接続された並列回路の一
端にその他端は出力端に接続されると共に、抵抗Ｒ10を
介して端子Ｔ5に接続されている。
抗Ｒ9とコンデンサＣ3が並列に接続された並列回路の一
端にその他端は出力端に接続されると共に、抵抗Ｒ10を
介して端子Ｔ5に接続されている。
【００３１】また、その非反転入力端（＋）は、端子Ｔ
6に接続されると共に基準電源Ｐrから基準電圧Ｖrが印
加されている。出力端は時定数回路ＴＣＣ１の一端に、
その他端は演算増幅器Ｑ4の反転入力端（−）に接続さ
れている。
6に接続されると共に基準電源Ｐrから基準電圧Ｖrが印
加されている。出力端は時定数回路ＴＣＣ１の一端に、
その他端は演算増幅器Ｑ4の反転入力端（−）に接続さ
れている。
【００３２】この演算増幅器Ｑ5には、フイールド信号
を処理する信号処理機器１０から出力される通信用のデ
ジタル信号ＶDが印加されるが、その直流動作点の電位
はＶrに設定されている。
を処理する信号処理機器１０から出力される通信用のデ
ジタル信号ＶDが印加されるが、その直流動作点の電位
はＶrに設定されている。
【００３３】次に、以上のように構成された実施例の動
作について図２に示す波形図を用いて説明する。図２
（ａ）、図２（ｂ）、図２（ｃ）は、それぞれ図６
（ａ）、図６（ｂ）、図６（ｃ）に対応する波形を示し
ている。
作について図２に示す波形図を用いて説明する。図２
（ａ）、図２（ｂ）、図２（ｃ）は、それぞれ図６
（ａ）、図６（ｂ）、図６（ｃ）に対応する波形を示し
ている。
【００３４】この実施例の動作は、基本的には図５に示
すものと類似の動作をするが、図２（ｂ）の期間ｔ2に
おける動作が異なっている。これに伴い、図２（ｃ）に
示す動作も異なっている。以下、この点について説明す
る。
すものと類似の動作をするが、図２（ｂ）の期間ｔ2に
おける動作が異なっている。これに伴い、図２（ｃ）に
示す動作も異なっている。以下、この点について説明す
る。
【００３５】インタフエイス回路１３をフイールドバス
１１に接続すると、定常値に定電圧Ｖｃが確立する前の
期間ｔ2に示す起動状態では、演算増幅器Ｑ5の直流動作
点の電位はＶrに設定されている。
１１に接続すると、定常値に定電圧Ｖｃが確立する前の
期間ｔ2に示す起動状態では、演算増幅器Ｑ5の直流動作
点の電位はＶrに設定されている。
【００３６】一方、演算増幅器Ｑ4の直流動作点の電位
は、ＶrＲ5／（Ｒ4＋Ｒ5）に設定されているので、起動
の初期状態ではコンデンサＣ2の両端には Ｖr−ＶrＲ5／（Ｒ4＋Ｒ5）＝Ｖr［Ｒ4／（Ｒ4＋Ｒ5）］ だけの電位差が存在していることとなる。
は、ＶrＲ5／（Ｒ4＋Ｒ5）に設定されているので、起動
の初期状態ではコンデンサＣ2の両端には Ｖr−ＶrＲ5／（Ｒ4＋Ｒ5）＝Ｖr［Ｒ4／（Ｒ4＋Ｒ5）］ だけの電位差が存在していることとなる。
【００３７】したがって、起動の初期状態では、演算増
幅器Ｑ5側から演算増幅器Ｑ4の反転入力端（−）側に向
かって充電電流ｉs1が流入する。この充電電流ｉs1の流
入により定常値に達する時間が遅らされるように演算増
幅器Ｑ4が動作するので、スリューレートが図２（ｂ）
期間ｔ2に示すように図６（ｂ）期間ｔ2に示す場合に対
して大きくなる。このスリューレートはコンデンサＣ2
と抵抗Ｒ8´とで決まる時定数により変更できる。
幅器Ｑ5側から演算増幅器Ｑ4の反転入力端（−）側に向
かって充電電流ｉs1が流入する。この充電電流ｉs1の流
入により定常値に達する時間が遅らされるように演算増
幅器Ｑ4が動作するので、スリューレートが図２（ｂ）
期間ｔ2に示すように図６（ｂ）期間ｔ2に示す場合に対
して大きくなる。このスリューレートはコンデンサＣ2
と抵抗Ｒ8´とで決まる時定数により変更できる。
【００３８】しかし、この期間ｔ2を経過して、期間ｔ3
に示す定常状態に達すると、コンデンサＣ2の充電が完
了しているので、この両端には電位差がなくなり、デジ
タル信号ＶDの通信には支障を与えることはない。
に示す定常状態に達すると、コンデンサＣ2の充電が完
了しているので、この両端には電位差がなくなり、デジ
タル信号ＶDの通信には支障を与えることはない。
【００３９】図３は図１に示す実施例の第１の変形実施
例の要部構成を示す。この場合は、コンデンサＣ4と抵
抗Ｒ11とが直列に接続されて構成された時定数回路ＴＣ
Ｃ２を演算増幅器Ｑ4の非反転入力端（＋）と共通電位
点ＣＯＭとの間に接続することによりスリューレートを
大きくするようにしたものである。
例の要部構成を示す。この場合は、コンデンサＣ4と抵
抗Ｒ11とが直列に接続されて構成された時定数回路ＴＣ
Ｃ２を演算増幅器Ｑ4の非反転入力端（＋）と共通電位
点ＣＯＭとの間に接続することによりスリューレートを
大きくするようにしたものである。
【００４０】この場合も、起動状態ではコンデンサＣ4
には電荷がないので、演算増幅器Ｑ4の非反転入力端
（＋）側から共通電位点ＣＯＭに向かって充電電流ｉs2
が流れて演算増幅器Ｑ4によって定常値に達する時間が
遅らされる。定常状態に達すると、コンデンサＣ4の充
電が完了しているので、この両端には電位差がなくなり
通常動作に影響を与えることはない。
には電荷がないので、演算増幅器Ｑ4の非反転入力端
（＋）側から共通電位点ＣＯＭに向かって充電電流ｉs2
が流れて演算増幅器Ｑ4によって定常値に達する時間が
遅らされる。定常状態に達すると、コンデンサＣ4の充
電が完了しているので、この両端には電位差がなくなり
通常動作に影響を与えることはない。
【００４１】図４は図１に示す実施例の第２の変形実施
例の要部構成を示す。この場合は、コンデンサＣ5と抵
抗Ｒ12とが直列に接続されて構成された時定数回路ＴＣ
Ｃ３の一端に定電圧ＶCを印加し他端を演算増幅器Ｑ4の
反転入力端（−）に接続することによりスリューレート
を大きくするようにしたものである。
例の要部構成を示す。この場合は、コンデンサＣ5と抵
抗Ｒ12とが直列に接続されて構成された時定数回路ＴＣ
Ｃ３の一端に定電圧ＶCを印加し他端を演算増幅器Ｑ4の
反転入力端（−）に接続することによりスリューレート
を大きくするようにしたものである。
【００４２】この場合も、起動状態ではコンデンサＣ5
には電荷がないので、演算増幅器Ｑ4の反転入力端
（−）側に定電圧ＶCから充電電流ｉs3が流れて演算増
幅器Ｑ4によって定常値に達する時間が遅らされる。定
常状態に達すると、コンデンサＣ5の充電が完了してい
るので、この両端には電位差がなくなり通常動作に影響
を与えることはない。
には電荷がないので、演算増幅器Ｑ4の反転入力端
（−）側に定電圧ＶCから充電電流ｉs3が流れて演算増
幅器Ｑ4によって定常値に達する時間が遅らされる。定
常状態に達すると、コンデンサＣ5の充電が完了してい
るので、この両端には電位差がなくなり通常動作に影響
を与えることはない。
【００４３】
【発明の効果】以上、実施例と共に具体的に説明したよ
うに本発明によれば、所定の電位が付与された時定数回
路の他端を伝送電流を制御する演算増幅器の入力端側に
接続するようにしてスリューレートを大きくするように
したので、フイールドバスにフイールド信号を処理する
信号処理機器を接続しても、既にフイールドバスに接続
されている他の機器の通信を妨害しないようにすること
ができる。
うに本発明によれば、所定の電位が付与された時定数回
路の他端を伝送電流を制御する演算増幅器の入力端側に
接続するようにしてスリューレートを大きくするように
したので、フイールドバスにフイールド信号を処理する
信号処理機器を接続しても、既にフイールドバスに接続
されている他の機器の通信を妨害しないようにすること
ができる。
【図１】本発明の１実施例の構成を示す回路図である。
【図２】図１に示す実施例の動作を説明する波形図であ
る。
る。
【図３】図１に示す実施例の第１の変形実施例の要部構
成を示す回路図である。
成を示す回路図である。
【図４】図１に示す実施例の第２の変形実施例の要部構
成を示す回路図である。
成を示す回路図である。
【図５】従来のインターフエイス回路の構成を示す回路
図である。
図である。
【図６】図５に示すインターフエイス回路の動作を説明
する波形図である。
する波形図である。
１０ 信号処理機器 １１ フイールドバス １２、１３ インターフエイス回路 ＴＴＣ１、ＴＴＣ２、ＴＴＣ３ 時定数回路 Ｐr 基準電源 ＣＭＣ カレントミラー回路
Claims (1)
- 【請求項１】直流電圧とデジタル信号とを共に共通の伝
送線路で伝送するフイールドバスとフイールド信号を処
理する信号処理機器との間に設けられるフイールドバス
のインタフエイス回路において、前記フイールドバスか
ら伝送される伝送電流に比例する帰還電圧を発生させる
帰還抵抗と、前記信号処理機器から出力されるデジタル
信号に前記帰還電圧が一致するように演算する演算増幅
器と、この演算増幅器の出力によりベース電流が制御さ
れて前記帰還抵抗にエミッタ電流を流す出力トランジス
タと、この出力トランジスタのコレクタ電流で前記伝送
電流が制御される定電流回路と、コンデンサとこれに直
列に接続された抵抗からなりこの一端は所定の電位点に
他端は前記演算増幅器の何れかの入力端に接続された時
定数回路とを具備し、前記フイールドバスから直流電圧
の供給を受けるときに生じる前記伝送電流のスリューレ
ートを抑えるようにしたことを特徴とするフイールドバ
スのインタフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05123993A JP3075016B2 (ja) | 1993-05-26 | 1993-05-26 | フイールドバスのインタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05123993A JP3075016B2 (ja) | 1993-05-26 | 1993-05-26 | フイールドバスのインタフエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334670A JPH06334670A (ja) | 1994-12-02 |
| JP3075016B2 true JP3075016B2 (ja) | 2000-08-07 |
Family
ID=14874389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05123993A Expired - Fee Related JP3075016B2 (ja) | 1993-05-26 | 1993-05-26 | フイールドバスのインタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075016B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7604602B2 (en) | 2004-07-08 | 2009-10-20 | Edwards Lifesciences Corporation | Disposable blood pressure transducer and monitor interface |
| WO2013001577A1 (ja) * | 2011-06-29 | 2013-01-03 | 富士電機株式会社 | フィールドバス給電機器のインタフェース回路 |
-
1993
- 1993-05-26 JP JP05123993A patent/JP3075016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334670A (ja) | 1994-12-02 |
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|---|---|---|---|
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