JP3700989B2 - 信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部デバイスから入力されたアナログ信号に基づいてデジタル信号を生成する信号処理装置に関し、特にアナログ信号に含まれる交流信号（以下、「ＡＣ」と略す）成分と直流（以下、「ＤＣ」と略す）オフセット成分とを分離し、ＡＣ成分のみに基づいてデジタル信号を生成する技術に関する。
【０００２】
【従来の技術】
従来、種々の装置において種々のセンサが使用されている。かかるセンサは所定の物理量を検出し、これをアナログ電気信号に変換して出力する。一方、近年のデジタル技術の進展には目覚ましいものがあり、信号処理の分野においても、デジタル化された信号を処理することによって所望の機能を実現する、デジタル信号処理技術が採用される傾向にある。
【０００３】
ところで、センサから得られたアナログ信号をデジタル信号処理するためには、該アナログ信号をデジタル化することが要求される。そこで、従来、センサからのアナログ信号をデジタル化する装置として、例えば図１１に示すような信号処理装置が知られている。この信号処理装置は、図示しないセンサからのアナログ信号ａを増幅する増幅回路５０、基準電圧Ｖrefを発生する基準電圧発生回路５１及び増幅回路５０からのアナログ信号Ａと基準電圧発生回路５１からの基準電圧Ｖrefとを比較する比較回路５２から構成されている。上記増幅回路５０及び比較回路５２は演算増幅器で構成されている。また、基準電圧発生回路５１は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に抵抗Ｒ10及び抵抗Ｒ11を設けて成る抵抗分割回路で構成されており、両抵抗の接続点から基準電圧Ｖrefが取り出される。
【０００４】
この信号処理装置においては、センサからのアナログ信号ａは、初段の増幅回路５０に供給される。そして、この増幅回路５０で増幅されることにより得られたアナログ信号Ａは、比較回路５２の一方の入力端子に供給される。また、基準電圧発生回路５１で生成された基準電圧Ｖrefは、該比較回路５２の他方の入力端子に供給される。比較回路５２は、アナログ信号Ａの振幅が基準電圧Ｖrefより大きければ高レベル（以下、「Ｈレベル」という）の信号を出力し、そうでなければ低レベル（以下、「Ｌレベル」という）の信号を出力する。これにより、図１２に示すように、センサからのアナログ信号ａがデジタル信号Ｂに変換される。
【０００５】
【発明が解決しようとする課題】
ところで、センサから得られるアナログ信号には、一般に、ＡＣ成分の他にＤＣ成分が含まれている。ところが、上述した従来の信号処理装置は、このＤＣオフセットが考慮されていないので信号検出能力に劣るという問題がある。例えば、図１３のアナログ信号ａ１のように、ＤＣオフセットに対してＡＣ成分の振幅が十分に大きければ問題はない。しかし、アナログ信号ａ２のように、振幅が小さいと該アナログ信号ａ２は基準電圧Ｖrefとクロスしない。この場合は、アナログ信号ａ２の変化は検出されない。
【０００６】
上記のような問題を解決するためには、センサから得られるアナログ信号の振幅を大きくすればよい。そこで、センサから得られるアナログ信号を増幅器で増幅すると、例えば図１４に示すように、該アナログ信号Ａ１及びＡ２の振幅は大きくなる。しかしながら、単純に増幅するだけではＤＣオフセットも増幅されるため、依然としてアナログ信号Ａ２は基準電圧Ｖrefとクロスしない。なお、信号を増幅器で増幅する場合は、該増幅器自身のＤＣオフセットも、増幅された信号に重畳されるので、事態は更に悪化する。
【０００７】
そこで、従来は、信号処理装置が作製された後に、アナログ信号を該信号処理装置に実際に入力してＤＣオフセットを測定し、この測定結果に基づいて基準電圧Ｖrefを最適値に設定するという調整、即ちトリミングを行っていた。従って、この調整作業が非常に面倒であると共に、調整設備が必要でコストもかかるという問題があった。
【０００８】
このＤＣオフセットに起因する問題を解消するために、例えば図１５に示すような信号処理装置が開発されている。この信号処理装置は、図示しないセンサからのアナログ信号ａを増幅する増幅回路５０、該増幅回路５０の出力信号を平滑化する積分回路５３、積分回路５３からの信号を基準電圧Ｖrefとして出力するバッファ回路５４及び増幅回路５０からのアナログ信号Ａとバッファ回路５４からの基準電圧Ｖrefとを比較する比較回路５２から構成されている。なお、図１１に示した回路と同等の部分には同一の符号を付してある。増幅回路５０、バッファ回路５４及び比較回路５２は演算増幅器で構成されている。また、積分回路５３は、抵抗Ｒ12とコンデンサＣ10とで成るＣＲ積分回路によって構成されている。
【０００９】
この信号処理装置においては、センサからのアナログ信号ａは増幅回路５０に供給される。そして、この増幅回路５０で増幅することによって得られたアナログ信号Ａは、比較回路５２の一方の入力端子及び積分回路５３に供給される。積分回路５３はアナログ信号Ａを積分し、これをバッファ回路５４に供給する。このバッファ回路５４の出力は、基準電圧Ｖrefとして比較回路５２の他方の入力端子に供給される。比較回路５２の動作は上述した図１１の動作と同じである。これにより、図１６に示すように、センサからのアナログ信号ａがデジタル信号Ｂに変換される。
【００１０】
この信号処理装置によれば、比較対象となるアナログ信号Ａ自身のＡＣ成分から基準電圧Ｖrefが作成されるので、該アナログ信号Ａに含まれるＤＣオフセットとは無関係にアナログ信号Ａと基準電圧Ｖrefとが比較される。従って、上述したＤＣオフセットに起因する諸問題は存在しない。
【００１１】
しかしながら、この信号処理装置においては、アナログ信号ＡのＡＣ成分の周波数が低い場合も正常に機能させるために、積分回路５３に用いられるコンデンサＣ10の容量を大きくする必要がある。例えば、自動車内の回転部の物理量をセンサで検出する場合、該センサから得られるアナログ信号のＡＣ成分の最低周波数は数Ｈｚとなる。この場合には、コンデンサＣ10の容量として、数μＦ〜数十μＦが必要となるので、コストが高くなってしまう。また、大容量のコンデンサを集積回路内に形成することは困難であるので、信号処理装置を集積回路化することが困難であるという問題がある。
【００１２】
更に、上述したＤＣオフセットに起因する問題を解消するために、例えば図１７に示すような他の信号処理装置が開発されている。この信号処理装置では、図１１に示したセンサ入力信号回路の増幅回路５０と比較回路５２との間に、ハイパスフィルタ５５が挿入されている。なお、図１１に示した回路と同等の部分には同一の符号を付してある。このハイパスフィルタ５５は、アナログ信号Ａに含まれるＡＣ成分のみを取り出し、この取り出されたＡＣ成分のみを比較回路５２に供給する。
【００１３】
この信号処理装置によれば、アナログ信号Ａ中のＡＣ成分のみと基準電圧Ｖrefとが比較されるので、上述したＤＣオフセットに起因する問題は解消される。しかしながら、ハイパスフィルタ５５に用いられるコンデンサＣ11として、大容量のコンデンサが必要になるので、図１５に示した信号処理装置と同様の問題がある。
【００１４】
従って、本発明の目的は、作製後の調整作業が不要であり、低コストであり、しかも集積回路化に適した信号処理装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の信号処理装置は、上記目的を達成するために、
外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧であって、隣り合う基準電圧同士の差は、該アナログ信号の振幅より小さいものを発生する基準電圧発生回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該アナログ信号と該比較回路に対応する基準電圧とを比較し、該アナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第２レベルから第１レベルに変化した場合に立ち上がり、第１レベルから第２レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、とを備えている。
【００１６】
上記基準電圧発生回路は、例えば抵抗分割回路で構成できる。この抵抗分割回路は、例えば第１の電圧と第２の電圧とを２つの抵抗で分割し、分割点から基準電圧を取り出すように構成できる。この場合、上記第１の電圧及び第２の電圧は、外部から入力されるアナログ信号の特性に応じて適宜定めることができる。
【００１７】
また、上記ｎ個の比較回路から出力される各信号のレベルは、第１レベルをＨレベル、第２レベルをＬレベルとすることができる。或いは、第１レベルをＬレベル、第２レベルをＨレベルとしてもよい。
【００１８】
この信号処理装置は、外部から入力されるアナログ信号の振幅が比較的大きい場合に好適である。基準電圧発生回路は、該アナログ信号の振幅より小さい電圧差の間隔でｎ種類の基準電圧を発生する。従って、該アナログ信号がＤＣオフセットを含んでいても、該アナログ信号は必ず何れかの基準電圧とクロスする。従って、該アナログ信号がクロスした基準電圧に対応する比較回路の出力が第２レベルから第１レベルに変化した場合に立ち上がり、第１レベルから第２レベルに変化した場合に立ち下がるデジタル信号が生成される。これにより、本信号処理装置は、入力されたアナログ信号に対応したデジタル信号を出力する。
【００１９】
この構成によれば、外部から入力されたアナログ信号にＤＣオフセットが含まれていても、そのＤＣオフセットとは無関係に、該アナログ信号のＡＣ成分に対応したデジタル信号が得られるので、従来のように、信号処理装置を作製した後に調整作業を行う必要がない。また、この信号処理装置はコンデンサを含まないので、集積回路化に適している。
【００２０】
また、本発明の信号処理装置は、上記と同様の目的で、
外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧を発生する基準電圧発生回路と、
該基準電圧発生回路で発生されたｎ種類の基準電圧の中の少なくとも１つとクロスするように該アナログ信号を増幅する増幅回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該増幅回路から出力される増幅されたアナログ信号と該比較回路に対応する基準電圧とを比較し、該増幅されたアナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第１レベルから第２レベルに変化した場合に立ち上がり、第２レベルから第１レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、とを備えている。
【００２１】
この信号処理装置は、外部から入力されるアナログ信号の振幅が小さい場合に好適である。基準電圧発生回路は、所定の電圧差の間隔でｎ種類の基準電圧を発生する。一方、増幅回路は、増幅されたアナログ信号の振幅が上記所定の電圧差より大きくなるような増幅率で外部から入力されるアナログ信号を増幅する。従って、該外部から入力されるアナログ信号がＤＣオフセットを含んでいても、増幅されたアナログ信号は、必ず何れかの基準電圧とクロスすることになる。これにより、本信号処理装置は、上述した場合と同様に、入力されたアナログ信号に応じたデジタル信号を出力する。
【００２２】
この構成によれば、ｎ種類の基準電圧の電圧間隔を入力されるアナログ信号とは無関係に任意に定めることができるので、基準電圧発生回路の作製が容易になる。また、各比較回路にヒステリシスをもたせることにより、耐ノイズ性に優れた信号処理装置を実現できる。
【００２３】
これらの場合、上記デジタル信号生成手段は、
前記デジタル信号生成手段は、
前記ｎ個の比較回路の各々に対応するｎ個の第１検出回路であって、各第１検出回路は、該第１検出回路に対応する比較回路からの信号が第２レベルから第１レベルへ変化した場合に第１検出信号を出力する第１検出回路と、
該ｎ個の比較回路の各々に対応するｎ個の第２検出回路であって、各第２検出回路は、該第２検出回路に対応する比較回路からの信号が第１レベルから第２レベルへ変化した場合に第２検出信号を出力する第２検出回路と、
該ｎ個の第１検出回路の中の何れかの第１検出回路から第１検出信号が出力された場合にセットされ、該ｎ個の第２検出回路の中の何れかの第２検出回路から第２検出信号が出力された場合にリセットされるフリップフロップ手段、
とで構成され、該フリップフロップ手段からデジタル信号を出力するように構成できる。
【００２４】
【発明の実施の形態】
以下、本発明の信号処理装置の実施の形態について図面を参照しながら詳細に説明する。なお、本実施の形態に係る信号処理装置では、５種類（ｎ＝５）の基準電圧Ｖrefが用いられ、各基準電圧refは各々＋４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍＶ及び−４００ｍＶとする。
【００２５】
図１は、本発明の実施の形態に係る信号処理装置の構成を示すブロック図である。この信号処理装置は、増幅回路１０、基準電圧発生回路１１1〜１１5、比較回路１２1〜１２5、立ち上がりエッジ検出回路１３1a〜１３5a、立ち下がりエッジ検出回路１３1b〜１３5b及びフリップフロップ回路１４により構成されている。
【００２６】
基準電圧発生回路１１1〜１１5は、各々＋４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧を発生する。以下においては、サフィックスを伴った符号が付されたもの中の１つを代表して説明するときは、「ｉ」なるサフィックスを用いる。基準電圧発生回路１１iは、例えば従来の技術の欄で説明したような抵抗分割回路（例えば図１１参照）で構成することができる。この実施の形態では、基準電圧発生回路１１iの一方の電圧として正の電圧が、他方の電圧として負の電圧がそれぞれ用いられる。基準電圧発生回路１１1〜１１5からの基準電圧は、各々比較回路１２1〜１２5の−入力端子に供給される。
【００２７】
外部のデバイス、例えばセンサ素子からのアナログ信号ａは、増幅回路１０に供給される。この増幅回路１０は演算増幅器で構成されている。なお、増幅回路１０としては、演算増幅器に限定されず、例えばトランジスタ等による増幅回路、その他の周知の増幅回路を用いることができる。この増幅回路１０で増幅することにより得られたアナログ信号Ａは、比較回路１２1〜１２5の各＋入力端子に供給される。
【００２８】
比較回路１２1〜１２5は、各々増幅回路１０からのアナログ信号Ａと、基準電圧発生回路１１1〜１１5からの基準電圧とを比較し、その比較結果を出力する。各比較回路１２1〜１２5は演算増幅器で構成されている。なお、比較回路１２1〜１２5としては、演算増幅器に限定されず、例えばトランジスタ回路等によって構成された比較回路、その他の周知の比較回路を用いるができる。
【００２９】
比較回路１２iは、アナログ信号Ａから基準電圧発生回路１１iからの基準電圧を比較し、該アナログ信号Ａが該基準電圧より大きければＨレベルの信号を、そうでなければＬレベルの信号を、それぞれ出力する。各比較回路１２1〜１２5から出力される信号は、それぞれ立ち上がりエッジ検出回路１３1a〜１３5a及び立ち下がりエッジ検出回路１３1b〜１３5bに供給される。
【００３０】
立ち上がりエッジ検出回路１３iaは、比較回路１２iからの信号の立ち上がりを検出する。検出結果は、パルス信号によって外部に出力される。この立ち上がりエッジ検出回路１３iaの詳細な構成を図２に示す。立ち上がりエッジ検出回路１３iaは、遅延回路２０、インバータ２１及び２入力のＮＡＮＤゲート２２で構成されている。遅延回路２０は、抵抗Ｒ1及びコンデンサＣ1で成る積分回路によって実現されている。比較回路１２iからの信号は、ＮＡＮＤゲート２２の一方の入力端子及び遅延回路２０に供給される。遅延回路２０で遅延された信号は、インバータ２１で反転されてＮＡＮＤゲート２２の他方の入力端子に供給される。そして、ＮＡＮＤゲート２２で論理積がとられた後に反転されて出力される。これにより、比較回路１２iからの信号がＬレベルからＨレベルに変化した時に、該変化時点から遅延時間分の幅を有するパルスが生成されて出力される。この立ち上がりエッジ検出回路１３iaの動作は、後にタイミングチャートを参照しながら更に詳細に説明する。この立ち上がりエッジ検出回路１３1a〜１３5aからの各出力信号ＳＳ１〜ＳＳ５は、各々フリップフロップ回路１４のセット端子Ｓ１〜Ｓ５に供給される。
【００３１】
立ち下がりエッジ検出回路１３ibは、比較回路１２iからの信号の立ち下がりを検出する。検出結果は、パルス信号によって外部に出力される。この立ち上がりエッジ検出回路１３ibの詳細な構成を図３に示す。立ち下がりエッジ検出回路１３ibは、インバータ３０、遅延回路３１及び２入力のＮＡＮＤゲート３２で構成されている。遅延回路３１は、抵抗Ｒ2及びコンデンサＣ2で成る積分回路によって実現されている。比較回路１２iからの信号は、インバータ３０で反転された後にＮＡＮＤゲート３２の一方の入力端子に供給されると共に、遅延回路３１で遅延されＮＡＮＤゲート３２の他方の入力端子に供給される。そして、ＮＡＮＤゲート２２で論理積がとられた後に反転されて出力される。これにより、比較回路１２iからの信号がＨレベルからＬレベルに変化した時に、該変化時点から遅延時間分の幅を有するパルスが生成されて出力される。この立ち下がりエッジ検出回路１３ibの動作は、後にタイミングチャートを参照しながら更に詳細に説明する。立ち下がりエッジ検出回路１３1b〜１３5bからの各出力信号ＳＲ１〜ＳＲ５は、各々フリップフロップ回路１４のリセット端子Ｒ1〜Ｒ5に供給される。
【００３２】
上記立ち上がりエッジ検出回路１３ia及び立ち下がりエッジ検出回路１３ibの遅延回路２０及び３１は、入力された信号を、フリップフロップ回路１４をセット又はリセットするのに必要なパルス幅分だけ遅延させればよいので、該遅延回路２０及び３１中のコンデンサの容量は０．１ｐＦ程度で十分である。従って、該コンデンサは集積回路中に形成できるので、該信号処理装置を容易に集積回路化することができる。また、遅延回路２０及び３１は、他の遅延手段によって代替することができる。例えば、遅延回路２０及び３１として１段〜数段のゲート回路を用いることができる。この場合、ゲート回路自身の信号伝達時間によって遅延時間が決定される。
【００３３】
フリップフロップ回路１４は、セット端子Ｓ１〜Ｓ５にＬレベルの信号が入力された場合にセットされ、Ｈレベルの信号を出力する。一方、リセット端子Ｒ1〜Ｒ5にＬレベルの信号が入力された場合にリセットされ、Ｌレベルの信号を出力する。このフリップフロップ回路１４の詳細を図４に示す。このフリップフロップ回路１４は、６入力のＮＡＮＤゲート４０と４１とにより構成され、所謂５入力のＳＲタイプのフリップフロップが形成されている。このフリップフロップ回路１４から出力される信号が、デジタル信号Ｒとして外部に送出される。
【００３４】
次に、上記の構成において、本信号処理装置の動作について、図５〜図１０に示すタイミングチャートを参照しながら説明する。
【００３５】
今、外部のデバイス、例えばセンサ素子からのアナログ信号ａのＡＣ成分を１０ｍＶP-P（ＡＣ成分の振幅）、ＤＣオフセットを１３ｍＶ、増幅回路１０の増幅率を２０倍と仮定する。
【００３６】
増幅回路１０は、入力されたアナログ信号ａを増幅し、ＤＣオフセットが２６０ｍＶ、ＡＣ成分が２００ｍＶP-Pのアナログ信号Ａを出力する。従って、このアナログ信号Ａは、図５に示すように、＋２００ｍＶの基準電圧とのみクロスする。従って、増幅回路１０からの増幅されたアナログ信号Ａを入力した比較回路１２1は、アナログ信号Ａが＋４００ｍＶの基準電圧より小さいので、常にＬレベルの信号を出力する。比較回路１２2は、アナログ信号Ａが＋２００ｍＶの基準電圧より大きい部分ではＨレベル、小さい部分ではＬレベルの矩形波信号を出力する。比較回路１２3〜１２5は、アナログ信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧の何れよりも大きいので、常にＨレベルの信号を出力する。
【００３７】
比較回路１２2からの矩形波信号を入力した立ち上がりエッジ検出回路１３2aの動作を図６に示す。入力された矩形波信号はＮＡＮＤゲート２２の一方の入力端子に供給されると共に遅延回路２０に供給される。遅延回路２０は、入力された矩形波信号の立ち上がり及び立ち下がりの変化を、図６に示すように、緩やかにする。この遅延回路２０の出力は、インバータ２１で反転されてＮＡＮＤゲートの他方の入力端子に供給される。ＮＡＮＤゲート２２は、入力された矩形波信号とインバータ２１からの信号との論理積演算を行い、この演算結果を反転して出力する。ＮＡＮＤゲート２２のスレッショルドレベルＴＨでは、図示するように遅延回路２０で遅延され区間だけ論理積がとれるので、ＮＡＮＤゲート２２は、入力された矩形波信号の立ち上がりのエッジから該区間だけＬレベルとなるパルスを出力する。
【００３８】
また、比較回路１２2からの矩形波信号を入力した立ち下がりエッジ検出回路１３2bの動作を図７に示す。入力された矩形波信号はインバータ２１反転されてＮＡＮＤゲート２２の一方の入力端子に供給される。また、該矩形波信号は遅延回路２０に供給される。遅延回路２０は、入力された矩形波信号の立ち上がり及び立ち下がりの変化を、図６に示すように、緩やかにしてＮＡＮＤゲートの他方の入力端子に供給する。ＮＡＮＤゲート２２は、入力された矩形波信号とインバータ２１からの信号との論理積演算を行い、この演算結果を反転して出力する。ＮＡＮＤゲート２２のスレッショルドレベルＴＨでは、図示するように遅延回路２０で遅延され区間だけ論理積がとれるので、ＮＡＮＤゲート２２は、入力された矩形波信号の立ち下がりのエッジから該区間だけＬレベルとなるパルスを出力する。
【００３９】
なお、立ち上がりエッジ検出回路１３1a、１３3a、１３4a及び１３5aに入力される信号は変化しないので、これらからは常にＨレベルの信号が出力される。同様に、立ち下がりエッジ検出回路１３1b、１３3b、１３4b及び１３5bに入力される信号も変化しないので、これらからは常にＨレベルの信号が出力される。
【００４０】
立ち上がりエッジ検出回路１３2aからの信号はフリップフロップ回路１４のセット端子Ｓ２に、立ち下がりエッジ検出回路１３2bからの信号はフリップフロップ回路１４のリセット端子Ｒ2にそれぞれ供給されるので、該フリップフロップ回路１４は、図８に示すように、比較回路１２2から出力される信号の変化に応じてセット及びリセットされる。このフリップフロップ回路１４から出力されるデジタル信号が外部に送出される。
【００４１】
次に、外部のデバイス、例えばセンサ素子からのアナログ信号ａのＡＣ成分を１５ｍＶP-P、ＤＣオフセットを１４ｍＶと仮定した場合の例について説明する。なお、増幅回路１０の増幅率及び基準電圧発生回路１１1〜１１5が発生する基準電圧は上記と同じとする。
【００４２】
増幅回路１０は、入力されたアナログ信号ａを増幅し、ＤＣオフセットが２８０ｍＶ、ＡＣ成分が３００ｍＶP-Pのアナログ信号Ａを出力する。従って、このアナログ信号Ａは、図９に示すように、＋２００ｍＶ及び＋４００ｍＶの両基準電圧とクロスする。従って、増幅回路１０からのアナログ信号Ａを入力した比較回路１２1は、アナログ信号Ａが＋４００ｍＶの基準電圧より大きい部分ではＨレベルの信号を、小さい部分ではＬレベルの信号を出力する。同様に、比較回路１２2は、アナログ信号Ａが＋２００ｍＶの基準電圧より大きい部分ではＨレベルの信号を、小さい部分ではＬレベルの信号を出力する。比較回路１２3〜１２5は、アナログ信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧の何れよりも大きいので、常にＨレベルの信号を出力する。
【００４３】
比較回路１２1からの矩形波信号を入力した立ち上がりエッジ検出回路１３1aは、図１０に示すように、入力された矩形波信号の立ち上がりのエッジから所定区間だけＬレベルとなるパルスを出力する。同様に、比較回路１２2からの矩形波信号を入力した立ち上がりエッジ検出回路１３2aは、入力された矩形波信号の立ち上がりのエッジから所定区間だけＬレベルとなるパルスを出力する。
【００４４】
また、比較回路１２1からの矩形波信号を入力した立ち下がりエッジ検出回路１３1bは、入力された矩形波信号の立ち下がりのエッジから所定区間だけＬレベルとなるパルスを出力する。同様に、比較回路１２2からの矩形波信号を入力した立ち下がりエッジ検出回路１３2bは、入力された矩形波信号の立ち下がりのエッジから所定区間だけＬレベルとなるパルスを出力する。
【００４５】
なお、立ち上がりエッジ検出回路１３3a、１３4a及び１３5aに入力される信号は変化しないので、これらからは常にＨレベルの信号が出力される。同様に、立ち下がりエッジ検出回路１３3b、１３4b及び１３5bに入力される信号も変化しないので、これらからは常にＨレベルの信号が出力される。
【００４６】
立ち上がりエッジ検出回路１３1a及び１３2aから出力された各信号ＳＳ１及びＳＳ２はフリップフロップ回路１４のセット端子Ｓ１及びＳ２に、立ち下がりエッジ検出回路１３1b及び１３2bから出力された各信号ＳＲ１及びＳＲ２はフリップフロップ回路１４のリセット端子Ｒ1及びＲ2にそれぞれ供給されるので、該フリップフロップ回路１４は、図１０に示すように、その状態が変化する。このフリップフロップ回路１４から出力されるデジタル信号が外部に送出される。
【００４７】
以上は、アナログ信号ＡのＡＣ成分が２つの基準電圧とクロスする場合の例であるが、３つ以上の基準電圧とクロスする場合も、同様にして所望のデジタル信号を得ることができる。
【００４８】
なお、上記実施の形態における比較回路１２iは、そのの出力信号を正帰還させるように構成できる。この構成によれば、比較回路１２iはヒステリシスを有するようになり、耐ノイズ性に優れたものとなる。
【００４９】
また、上記実施の形態では、増幅回路１０の増幅率を２０倍、入力されるアナログ信号のＡＣ成分の振幅を１０ｍＶP-P、ＤＣオフセットを最大５０ｍＶ、隣り合う基準電圧の電位差を２００ｍＶ、基準電圧の数を「５」としたが、これらの各パラメータは、任意に決定することができる。即ち、入力されるアナログ信号のＡＣ成分の振幅をα、ＤＣオフセットの最大値をβ、増幅回路１０の増幅率をγとした場合、「隣り合う基準電圧の電位差≦α×γ」及び「隣り合う基準電圧の電位差×基準電圧の数≧β×γ」という条件を満足するように上記各パラメータを決定することができる。そして、この条件を満足さえすれば、増幅回路１０及び比較回路１２1〜１２5として使用される演算増幅器は高精度である必要はない。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、作製後の調整作業が不要であり、低コストであり、しかも集積回路化に適した信号処理装置を提供できる。
【図面の簡単な説明】
【図１】本発明の信号処理装置の実施の形態の構成を示すブロック図である。
【図２】図１における立ち上がりエッジ検出回路の構成例を示す回路図である。
【図３】図１における立ち下がりエッジ検出回路の構成例を示す回路図である。
【図４】図１におけるフリップフロップ回路の構成例を示す回路図である。
【図５】本発明の信号処理装置の実施の形態における増幅回路及び比較回路の第１の動作例を説明するためのタイミングチャートである。
【図６】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路の動作を説明するためのタイミングチャートである。
【図７】本発明の信号処理装置の実施の形態における立ち下がりエッジ検出回路の動作を説明するためのタイミングチャートである。
【図８】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路、立ち下がりエッジ検出回路及びフリップフロップ回路の第１の動作例を説明するためのタイミングチャートである。
【図９】本発明の信号処理装置の実施の形態における増幅回路及び比較回路の第２の動作例を説明するためのタイミングチャートである。
【図１０】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路、立ち下がりエッジ検出回路及びフリップフロップ回路の第２の動作例を説明するためのタイミングチャートである。
【図１１】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の一例を示す回路図である。
【図１２】図１１に示す回路の動作を説明するためのタイミングチャートである。
【図１３】従来の信号処理装置の問題点を説明するための図である。
【図１４】従来の信号処理装置の問題点を説明するための図である。
【図１５】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の他の例を示す回路図である。
【図１６】図１５に示す回路の動作を説明するためのタイミングチャートである。
【図１７】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の更に他の例を示す回路図である。
【符号の説明】
１０ 増幅回路
１１1〜１１5 基準電圧発生回路
１２1〜１２5 比較回路
１３1a〜１３5a 立ち上がりエッジ検出回路
１３1b〜１３5b 立ち下がりエッジ検出回路
１４ フリップフロップ回路
２０、３１ 遅延回路
２１、３０ インバータ
２２、３２ ２入力ＮＡＮＤゲート
４０、４１ ６入力ＮＡＮＤゲート
Ｒ1、Ｒ2 抵抗
Ｃ1、Ｃ2 コンデンサ
【発明の属する技術分野】
本発明は、外部デバイスから入力されたアナログ信号に基づいてデジタル信号を生成する信号処理装置に関し、特にアナログ信号に含まれる交流信号（以下、「ＡＣ」と略す）成分と直流（以下、「ＤＣ」と略す）オフセット成分とを分離し、ＡＣ成分のみに基づいてデジタル信号を生成する技術に関する。
【０００２】
【従来の技術】
従来、種々の装置において種々のセンサが使用されている。かかるセンサは所定の物理量を検出し、これをアナログ電気信号に変換して出力する。一方、近年のデジタル技術の進展には目覚ましいものがあり、信号処理の分野においても、デジタル化された信号を処理することによって所望の機能を実現する、デジタル信号処理技術が採用される傾向にある。
【０００３】
ところで、センサから得られたアナログ信号をデジタル信号処理するためには、該アナログ信号をデジタル化することが要求される。そこで、従来、センサからのアナログ信号をデジタル化する装置として、例えば図１１に示すような信号処理装置が知られている。この信号処理装置は、図示しないセンサからのアナログ信号ａを増幅する増幅回路５０、基準電圧Ｖrefを発生する基準電圧発生回路５１及び増幅回路５０からのアナログ信号Ａと基準電圧発生回路５１からの基準電圧Ｖrefとを比較する比較回路５２から構成されている。上記増幅回路５０及び比較回路５２は演算増幅器で構成されている。また、基準電圧発生回路５１は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に抵抗Ｒ10及び抵抗Ｒ11を設けて成る抵抗分割回路で構成されており、両抵抗の接続点から基準電圧Ｖrefが取り出される。
【０００４】
この信号処理装置においては、センサからのアナログ信号ａは、初段の増幅回路５０に供給される。そして、この増幅回路５０で増幅されることにより得られたアナログ信号Ａは、比較回路５２の一方の入力端子に供給される。また、基準電圧発生回路５１で生成された基準電圧Ｖrefは、該比較回路５２の他方の入力端子に供給される。比較回路５２は、アナログ信号Ａの振幅が基準電圧Ｖrefより大きければ高レベル（以下、「Ｈレベル」という）の信号を出力し、そうでなければ低レベル（以下、「Ｌレベル」という）の信号を出力する。これにより、図１２に示すように、センサからのアナログ信号ａがデジタル信号Ｂに変換される。
【０００５】
【発明が解決しようとする課題】
ところで、センサから得られるアナログ信号には、一般に、ＡＣ成分の他にＤＣ成分が含まれている。ところが、上述した従来の信号処理装置は、このＤＣオフセットが考慮されていないので信号検出能力に劣るという問題がある。例えば、図１３のアナログ信号ａ１のように、ＤＣオフセットに対してＡＣ成分の振幅が十分に大きければ問題はない。しかし、アナログ信号ａ２のように、振幅が小さいと該アナログ信号ａ２は基準電圧Ｖrefとクロスしない。この場合は、アナログ信号ａ２の変化は検出されない。
【０００６】
上記のような問題を解決するためには、センサから得られるアナログ信号の振幅を大きくすればよい。そこで、センサから得られるアナログ信号を増幅器で増幅すると、例えば図１４に示すように、該アナログ信号Ａ１及びＡ２の振幅は大きくなる。しかしながら、単純に増幅するだけではＤＣオフセットも増幅されるため、依然としてアナログ信号Ａ２は基準電圧Ｖrefとクロスしない。なお、信号を増幅器で増幅する場合は、該増幅器自身のＤＣオフセットも、増幅された信号に重畳されるので、事態は更に悪化する。
【０００７】
そこで、従来は、信号処理装置が作製された後に、アナログ信号を該信号処理装置に実際に入力してＤＣオフセットを測定し、この測定結果に基づいて基準電圧Ｖrefを最適値に設定するという調整、即ちトリミングを行っていた。従って、この調整作業が非常に面倒であると共に、調整設備が必要でコストもかかるという問題があった。
【０００８】
このＤＣオフセットに起因する問題を解消するために、例えば図１５に示すような信号処理装置が開発されている。この信号処理装置は、図示しないセンサからのアナログ信号ａを増幅する増幅回路５０、該増幅回路５０の出力信号を平滑化する積分回路５３、積分回路５３からの信号を基準電圧Ｖrefとして出力するバッファ回路５４及び増幅回路５０からのアナログ信号Ａとバッファ回路５４からの基準電圧Ｖrefとを比較する比較回路５２から構成されている。なお、図１１に示した回路と同等の部分には同一の符号を付してある。増幅回路５０、バッファ回路５４及び比較回路５２は演算増幅器で構成されている。また、積分回路５３は、抵抗Ｒ12とコンデンサＣ10とで成るＣＲ積分回路によって構成されている。
【０００９】
この信号処理装置においては、センサからのアナログ信号ａは増幅回路５０に供給される。そして、この増幅回路５０で増幅することによって得られたアナログ信号Ａは、比較回路５２の一方の入力端子及び積分回路５３に供給される。積分回路５３はアナログ信号Ａを積分し、これをバッファ回路５４に供給する。このバッファ回路５４の出力は、基準電圧Ｖrefとして比較回路５２の他方の入力端子に供給される。比較回路５２の動作は上述した図１１の動作と同じである。これにより、図１６に示すように、センサからのアナログ信号ａがデジタル信号Ｂに変換される。
【００１０】
この信号処理装置によれば、比較対象となるアナログ信号Ａ自身のＡＣ成分から基準電圧Ｖrefが作成されるので、該アナログ信号Ａに含まれるＤＣオフセットとは無関係にアナログ信号Ａと基準電圧Ｖrefとが比較される。従って、上述したＤＣオフセットに起因する諸問題は存在しない。
【００１１】
しかしながら、この信号処理装置においては、アナログ信号ＡのＡＣ成分の周波数が低い場合も正常に機能させるために、積分回路５３に用いられるコンデンサＣ10の容量を大きくする必要がある。例えば、自動車内の回転部の物理量をセンサで検出する場合、該センサから得られるアナログ信号のＡＣ成分の最低周波数は数Ｈｚとなる。この場合には、コンデンサＣ10の容量として、数μＦ〜数十μＦが必要となるので、コストが高くなってしまう。また、大容量のコンデンサを集積回路内に形成することは困難であるので、信号処理装置を集積回路化することが困難であるという問題がある。
【００１２】
更に、上述したＤＣオフセットに起因する問題を解消するために、例えば図１７に示すような他の信号処理装置が開発されている。この信号処理装置では、図１１に示したセンサ入力信号回路の増幅回路５０と比較回路５２との間に、ハイパスフィルタ５５が挿入されている。なお、図１１に示した回路と同等の部分には同一の符号を付してある。このハイパスフィルタ５５は、アナログ信号Ａに含まれるＡＣ成分のみを取り出し、この取り出されたＡＣ成分のみを比較回路５２に供給する。
【００１３】
この信号処理装置によれば、アナログ信号Ａ中のＡＣ成分のみと基準電圧Ｖrefとが比較されるので、上述したＤＣオフセットに起因する問題は解消される。しかしながら、ハイパスフィルタ５５に用いられるコンデンサＣ11として、大容量のコンデンサが必要になるので、図１５に示した信号処理装置と同様の問題がある。
【００１４】
従って、本発明の目的は、作製後の調整作業が不要であり、低コストであり、しかも集積回路化に適した信号処理装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の信号処理装置は、上記目的を達成するために、
外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧であって、隣り合う基準電圧同士の差は、該アナログ信号の振幅より小さいものを発生する基準電圧発生回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該アナログ信号と該比較回路に対応する基準電圧とを比較し、該アナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第２レベルから第１レベルに変化した場合に立ち上がり、第１レベルから第２レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、とを備えている。
【００１６】
上記基準電圧発生回路は、例えば抵抗分割回路で構成できる。この抵抗分割回路は、例えば第１の電圧と第２の電圧とを２つの抵抗で分割し、分割点から基準電圧を取り出すように構成できる。この場合、上記第１の電圧及び第２の電圧は、外部から入力されるアナログ信号の特性に応じて適宜定めることができる。
【００１７】
また、上記ｎ個の比較回路から出力される各信号のレベルは、第１レベルをＨレベル、第２レベルをＬレベルとすることができる。或いは、第１レベルをＬレベル、第２レベルをＨレベルとしてもよい。
【００１８】
この信号処理装置は、外部から入力されるアナログ信号の振幅が比較的大きい場合に好適である。基準電圧発生回路は、該アナログ信号の振幅より小さい電圧差の間隔でｎ種類の基準電圧を発生する。従って、該アナログ信号がＤＣオフセットを含んでいても、該アナログ信号は必ず何れかの基準電圧とクロスする。従って、該アナログ信号がクロスした基準電圧に対応する比較回路の出力が第２レベルから第１レベルに変化した場合に立ち上がり、第１レベルから第２レベルに変化した場合に立ち下がるデジタル信号が生成される。これにより、本信号処理装置は、入力されたアナログ信号に対応したデジタル信号を出力する。
【００１９】
この構成によれば、外部から入力されたアナログ信号にＤＣオフセットが含まれていても、そのＤＣオフセットとは無関係に、該アナログ信号のＡＣ成分に対応したデジタル信号が得られるので、従来のように、信号処理装置を作製した後に調整作業を行う必要がない。また、この信号処理装置はコンデンサを含まないので、集積回路化に適している。
【００２０】
また、本発明の信号処理装置は、上記と同様の目的で、
外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧を発生する基準電圧発生回路と、
該基準電圧発生回路で発生されたｎ種類の基準電圧の中の少なくとも１つとクロスするように該アナログ信号を増幅する増幅回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該増幅回路から出力される増幅されたアナログ信号と該比較回路に対応する基準電圧とを比較し、該増幅されたアナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第１レベルから第２レベルに変化した場合に立ち上がり、第２レベルから第１レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、とを備えている。
【００２１】
この信号処理装置は、外部から入力されるアナログ信号の振幅が小さい場合に好適である。基準電圧発生回路は、所定の電圧差の間隔でｎ種類の基準電圧を発生する。一方、増幅回路は、増幅されたアナログ信号の振幅が上記所定の電圧差より大きくなるような増幅率で外部から入力されるアナログ信号を増幅する。従って、該外部から入力されるアナログ信号がＤＣオフセットを含んでいても、増幅されたアナログ信号は、必ず何れかの基準電圧とクロスすることになる。これにより、本信号処理装置は、上述した場合と同様に、入力されたアナログ信号に応じたデジタル信号を出力する。
【００２２】
この構成によれば、ｎ種類の基準電圧の電圧間隔を入力されるアナログ信号とは無関係に任意に定めることができるので、基準電圧発生回路の作製が容易になる。また、各比較回路にヒステリシスをもたせることにより、耐ノイズ性に優れた信号処理装置を実現できる。
【００２３】
これらの場合、上記デジタル信号生成手段は、
前記デジタル信号生成手段は、
前記ｎ個の比較回路の各々に対応するｎ個の第１検出回路であって、各第１検出回路は、該第１検出回路に対応する比較回路からの信号が第２レベルから第１レベルへ変化した場合に第１検出信号を出力する第１検出回路と、
該ｎ個の比較回路の各々に対応するｎ個の第２検出回路であって、各第２検出回路は、該第２検出回路に対応する比較回路からの信号が第１レベルから第２レベルへ変化した場合に第２検出信号を出力する第２検出回路と、
該ｎ個の第１検出回路の中の何れかの第１検出回路から第１検出信号が出力された場合にセットされ、該ｎ個の第２検出回路の中の何れかの第２検出回路から第２検出信号が出力された場合にリセットされるフリップフロップ手段、
とで構成され、該フリップフロップ手段からデジタル信号を出力するように構成できる。
【００２４】
【発明の実施の形態】
以下、本発明の信号処理装置の実施の形態について図面を参照しながら詳細に説明する。なお、本実施の形態に係る信号処理装置では、５種類（ｎ＝５）の基準電圧Ｖrefが用いられ、各基準電圧refは各々＋４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍＶ及び−４００ｍＶとする。
【００２５】
図１は、本発明の実施の形態に係る信号処理装置の構成を示すブロック図である。この信号処理装置は、増幅回路１０、基準電圧発生回路１１1〜１１5、比較回路１２1〜１２5、立ち上がりエッジ検出回路１３1a〜１３5a、立ち下がりエッジ検出回路１３1b〜１３5b及びフリップフロップ回路１４により構成されている。
【００２６】
基準電圧発生回路１１1〜１１5は、各々＋４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧を発生する。以下においては、サフィックスを伴った符号が付されたもの中の１つを代表して説明するときは、「ｉ」なるサフィックスを用いる。基準電圧発生回路１１iは、例えば従来の技術の欄で説明したような抵抗分割回路（例えば図１１参照）で構成することができる。この実施の形態では、基準電圧発生回路１１iの一方の電圧として正の電圧が、他方の電圧として負の電圧がそれぞれ用いられる。基準電圧発生回路１１1〜１１5からの基準電圧は、各々比較回路１２1〜１２5の−入力端子に供給される。
【００２７】
外部のデバイス、例えばセンサ素子からのアナログ信号ａは、増幅回路１０に供給される。この増幅回路１０は演算増幅器で構成されている。なお、増幅回路１０としては、演算増幅器に限定されず、例えばトランジスタ等による増幅回路、その他の周知の増幅回路を用いることができる。この増幅回路１０で増幅することにより得られたアナログ信号Ａは、比較回路１２1〜１２5の各＋入力端子に供給される。
【００２８】
比較回路１２1〜１２5は、各々増幅回路１０からのアナログ信号Ａと、基準電圧発生回路１１1〜１１5からの基準電圧とを比較し、その比較結果を出力する。各比較回路１２1〜１２5は演算増幅器で構成されている。なお、比較回路１２1〜１２5としては、演算増幅器に限定されず、例えばトランジスタ回路等によって構成された比較回路、その他の周知の比較回路を用いるができる。
【００２９】
比較回路１２iは、アナログ信号Ａから基準電圧発生回路１１iからの基準電圧を比較し、該アナログ信号Ａが該基準電圧より大きければＨレベルの信号を、そうでなければＬレベルの信号を、それぞれ出力する。各比較回路１２1〜１２5から出力される信号は、それぞれ立ち上がりエッジ検出回路１３1a〜１３5a及び立ち下がりエッジ検出回路１３1b〜１３5bに供給される。
【００３０】
立ち上がりエッジ検出回路１３iaは、比較回路１２iからの信号の立ち上がりを検出する。検出結果は、パルス信号によって外部に出力される。この立ち上がりエッジ検出回路１３iaの詳細な構成を図２に示す。立ち上がりエッジ検出回路１３iaは、遅延回路２０、インバータ２１及び２入力のＮＡＮＤゲート２２で構成されている。遅延回路２０は、抵抗Ｒ1及びコンデンサＣ1で成る積分回路によって実現されている。比較回路１２iからの信号は、ＮＡＮＤゲート２２の一方の入力端子及び遅延回路２０に供給される。遅延回路２０で遅延された信号は、インバータ２１で反転されてＮＡＮＤゲート２２の他方の入力端子に供給される。そして、ＮＡＮＤゲート２２で論理積がとられた後に反転されて出力される。これにより、比較回路１２iからの信号がＬレベルからＨレベルに変化した時に、該変化時点から遅延時間分の幅を有するパルスが生成されて出力される。この立ち上がりエッジ検出回路１３iaの動作は、後にタイミングチャートを参照しながら更に詳細に説明する。この立ち上がりエッジ検出回路１３1a〜１３5aからの各出力信号ＳＳ１〜ＳＳ５は、各々フリップフロップ回路１４のセット端子Ｓ１〜Ｓ５に供給される。
【００３１】
立ち下がりエッジ検出回路１３ibは、比較回路１２iからの信号の立ち下がりを検出する。検出結果は、パルス信号によって外部に出力される。この立ち上がりエッジ検出回路１３ibの詳細な構成を図３に示す。立ち下がりエッジ検出回路１３ibは、インバータ３０、遅延回路３１及び２入力のＮＡＮＤゲート３２で構成されている。遅延回路３１は、抵抗Ｒ2及びコンデンサＣ2で成る積分回路によって実現されている。比較回路１２iからの信号は、インバータ３０で反転された後にＮＡＮＤゲート３２の一方の入力端子に供給されると共に、遅延回路３１で遅延されＮＡＮＤゲート３２の他方の入力端子に供給される。そして、ＮＡＮＤゲート２２で論理積がとられた後に反転されて出力される。これにより、比較回路１２iからの信号がＨレベルからＬレベルに変化した時に、該変化時点から遅延時間分の幅を有するパルスが生成されて出力される。この立ち下がりエッジ検出回路１３ibの動作は、後にタイミングチャートを参照しながら更に詳細に説明する。立ち下がりエッジ検出回路１３1b〜１３5bからの各出力信号ＳＲ１〜ＳＲ５は、各々フリップフロップ回路１４のリセット端子Ｒ1〜Ｒ5に供給される。
【００３２】
上記立ち上がりエッジ検出回路１３ia及び立ち下がりエッジ検出回路１３ibの遅延回路２０及び３１は、入力された信号を、フリップフロップ回路１４をセット又はリセットするのに必要なパルス幅分だけ遅延させればよいので、該遅延回路２０及び３１中のコンデンサの容量は０．１ｐＦ程度で十分である。従って、該コンデンサは集積回路中に形成できるので、該信号処理装置を容易に集積回路化することができる。また、遅延回路２０及び３１は、他の遅延手段によって代替することができる。例えば、遅延回路２０及び３１として１段〜数段のゲート回路を用いることができる。この場合、ゲート回路自身の信号伝達時間によって遅延時間が決定される。
【００３３】
フリップフロップ回路１４は、セット端子Ｓ１〜Ｓ５にＬレベルの信号が入力された場合にセットされ、Ｈレベルの信号を出力する。一方、リセット端子Ｒ1〜Ｒ5にＬレベルの信号が入力された場合にリセットされ、Ｌレベルの信号を出力する。このフリップフロップ回路１４の詳細を図４に示す。このフリップフロップ回路１４は、６入力のＮＡＮＤゲート４０と４１とにより構成され、所謂５入力のＳＲタイプのフリップフロップが形成されている。このフリップフロップ回路１４から出力される信号が、デジタル信号Ｒとして外部に送出される。
【００３４】
次に、上記の構成において、本信号処理装置の動作について、図５〜図１０に示すタイミングチャートを参照しながら説明する。
【００３５】
今、外部のデバイス、例えばセンサ素子からのアナログ信号ａのＡＣ成分を１０ｍＶP-P（ＡＣ成分の振幅）、ＤＣオフセットを１３ｍＶ、増幅回路１０の増幅率を２０倍と仮定する。
【００３６】
増幅回路１０は、入力されたアナログ信号ａを増幅し、ＤＣオフセットが２６０ｍＶ、ＡＣ成分が２００ｍＶP-Pのアナログ信号Ａを出力する。従って、このアナログ信号Ａは、図５に示すように、＋２００ｍＶの基準電圧とのみクロスする。従って、増幅回路１０からの増幅されたアナログ信号Ａを入力した比較回路１２1は、アナログ信号Ａが＋４００ｍＶの基準電圧より小さいので、常にＬレベルの信号を出力する。比較回路１２2は、アナログ信号Ａが＋２００ｍＶの基準電圧より大きい部分ではＨレベル、小さい部分ではＬレベルの矩形波信号を出力する。比較回路１２3〜１２5は、アナログ信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧の何れよりも大きいので、常にＨレベルの信号を出力する。
【００３７】
比較回路１２2からの矩形波信号を入力した立ち上がりエッジ検出回路１３2aの動作を図６に示す。入力された矩形波信号はＮＡＮＤゲート２２の一方の入力端子に供給されると共に遅延回路２０に供給される。遅延回路２０は、入力された矩形波信号の立ち上がり及び立ち下がりの変化を、図６に示すように、緩やかにする。この遅延回路２０の出力は、インバータ２１で反転されてＮＡＮＤゲートの他方の入力端子に供給される。ＮＡＮＤゲート２２は、入力された矩形波信号とインバータ２１からの信号との論理積演算を行い、この演算結果を反転して出力する。ＮＡＮＤゲート２２のスレッショルドレベルＴＨでは、図示するように遅延回路２０で遅延され区間だけ論理積がとれるので、ＮＡＮＤゲート２２は、入力された矩形波信号の立ち上がりのエッジから該区間だけＬレベルとなるパルスを出力する。
【００３８】
また、比較回路１２2からの矩形波信号を入力した立ち下がりエッジ検出回路１３2bの動作を図７に示す。入力された矩形波信号はインバータ２１反転されてＮＡＮＤゲート２２の一方の入力端子に供給される。また、該矩形波信号は遅延回路２０に供給される。遅延回路２０は、入力された矩形波信号の立ち上がり及び立ち下がりの変化を、図６に示すように、緩やかにしてＮＡＮＤゲートの他方の入力端子に供給する。ＮＡＮＤゲート２２は、入力された矩形波信号とインバータ２１からの信号との論理積演算を行い、この演算結果を反転して出力する。ＮＡＮＤゲート２２のスレッショルドレベルＴＨでは、図示するように遅延回路２０で遅延され区間だけ論理積がとれるので、ＮＡＮＤゲート２２は、入力された矩形波信号の立ち下がりのエッジから該区間だけＬレベルとなるパルスを出力する。
【００３９】
なお、立ち上がりエッジ検出回路１３1a、１３3a、１３4a及び１３5aに入力される信号は変化しないので、これらからは常にＨレベルの信号が出力される。同様に、立ち下がりエッジ検出回路１３1b、１３3b、１３4b及び１３5bに入力される信号も変化しないので、これらからは常にＨレベルの信号が出力される。
【００４０】
立ち上がりエッジ検出回路１３2aからの信号はフリップフロップ回路１４のセット端子Ｓ２に、立ち下がりエッジ検出回路１３2bからの信号はフリップフロップ回路１４のリセット端子Ｒ2にそれぞれ供給されるので、該フリップフロップ回路１４は、図８に示すように、比較回路１２2から出力される信号の変化に応じてセット及びリセットされる。このフリップフロップ回路１４から出力されるデジタル信号が外部に送出される。
【００４１】
次に、外部のデバイス、例えばセンサ素子からのアナログ信号ａのＡＣ成分を１５ｍＶP-P、ＤＣオフセットを１４ｍＶと仮定した場合の例について説明する。なお、増幅回路１０の増幅率及び基準電圧発生回路１１1〜１１5が発生する基準電圧は上記と同じとする。
【００４２】
増幅回路１０は、入力されたアナログ信号ａを増幅し、ＤＣオフセットが２８０ｍＶ、ＡＣ成分が３００ｍＶP-Pのアナログ信号Ａを出力する。従って、このアナログ信号Ａは、図９に示すように、＋２００ｍＶ及び＋４００ｍＶの両基準電圧とクロスする。従って、増幅回路１０からのアナログ信号Ａを入力した比較回路１２1は、アナログ信号Ａが＋４００ｍＶの基準電圧より大きい部分ではＨレベルの信号を、小さい部分ではＬレベルの信号を出力する。同様に、比較回路１２2は、アナログ信号Ａが＋２００ｍＶの基準電圧より大きい部分ではＨレベルの信号を、小さい部分ではＬレベルの信号を出力する。比較回路１２3〜１２5は、アナログ信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶの基準電圧の何れよりも大きいので、常にＨレベルの信号を出力する。
【００４３】
比較回路１２1からの矩形波信号を入力した立ち上がりエッジ検出回路１３1aは、図１０に示すように、入力された矩形波信号の立ち上がりのエッジから所定区間だけＬレベルとなるパルスを出力する。同様に、比較回路１２2からの矩形波信号を入力した立ち上がりエッジ検出回路１３2aは、入力された矩形波信号の立ち上がりのエッジから所定区間だけＬレベルとなるパルスを出力する。
【００４４】
また、比較回路１２1からの矩形波信号を入力した立ち下がりエッジ検出回路１３1bは、入力された矩形波信号の立ち下がりのエッジから所定区間だけＬレベルとなるパルスを出力する。同様に、比較回路１２2からの矩形波信号を入力した立ち下がりエッジ検出回路１３2bは、入力された矩形波信号の立ち下がりのエッジから所定区間だけＬレベルとなるパルスを出力する。
【００４５】
なお、立ち上がりエッジ検出回路１３3a、１３4a及び１３5aに入力される信号は変化しないので、これらからは常にＨレベルの信号が出力される。同様に、立ち下がりエッジ検出回路１３3b、１３4b及び１３5bに入力される信号も変化しないので、これらからは常にＨレベルの信号が出力される。
【００４６】
立ち上がりエッジ検出回路１３1a及び１３2aから出力された各信号ＳＳ１及びＳＳ２はフリップフロップ回路１４のセット端子Ｓ１及びＳ２に、立ち下がりエッジ検出回路１３1b及び１３2bから出力された各信号ＳＲ１及びＳＲ２はフリップフロップ回路１４のリセット端子Ｒ1及びＲ2にそれぞれ供給されるので、該フリップフロップ回路１４は、図１０に示すように、その状態が変化する。このフリップフロップ回路１４から出力されるデジタル信号が外部に送出される。
【００４７】
以上は、アナログ信号ＡのＡＣ成分が２つの基準電圧とクロスする場合の例であるが、３つ以上の基準電圧とクロスする場合も、同様にして所望のデジタル信号を得ることができる。
【００４８】
なお、上記実施の形態における比較回路１２iは、そのの出力信号を正帰還させるように構成できる。この構成によれば、比較回路１２iはヒステリシスを有するようになり、耐ノイズ性に優れたものとなる。
【００４９】
また、上記実施の形態では、増幅回路１０の増幅率を２０倍、入力されるアナログ信号のＡＣ成分の振幅を１０ｍＶP-P、ＤＣオフセットを最大５０ｍＶ、隣り合う基準電圧の電位差を２００ｍＶ、基準電圧の数を「５」としたが、これらの各パラメータは、任意に決定することができる。即ち、入力されるアナログ信号のＡＣ成分の振幅をα、ＤＣオフセットの最大値をβ、増幅回路１０の増幅率をγとした場合、「隣り合う基準電圧の電位差≦α×γ」及び「隣り合う基準電圧の電位差×基準電圧の数≧β×γ」という条件を満足するように上記各パラメータを決定することができる。そして、この条件を満足さえすれば、増幅回路１０及び比較回路１２1〜１２5として使用される演算増幅器は高精度である必要はない。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、作製後の調整作業が不要であり、低コストであり、しかも集積回路化に適した信号処理装置を提供できる。
【図面の簡単な説明】
【図１】本発明の信号処理装置の実施の形態の構成を示すブロック図である。
【図２】図１における立ち上がりエッジ検出回路の構成例を示す回路図である。
【図３】図１における立ち下がりエッジ検出回路の構成例を示す回路図である。
【図４】図１におけるフリップフロップ回路の構成例を示す回路図である。
【図５】本発明の信号処理装置の実施の形態における増幅回路及び比較回路の第１の動作例を説明するためのタイミングチャートである。
【図６】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路の動作を説明するためのタイミングチャートである。
【図７】本発明の信号処理装置の実施の形態における立ち下がりエッジ検出回路の動作を説明するためのタイミングチャートである。
【図８】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路、立ち下がりエッジ検出回路及びフリップフロップ回路の第１の動作例を説明するためのタイミングチャートである。
【図９】本発明の信号処理装置の実施の形態における増幅回路及び比較回路の第２の動作例を説明するためのタイミングチャートである。
【図１０】本発明の信号処理装置の実施の形態における立ち上がりエッジ検出回路、立ち下がりエッジ検出回路及びフリップフロップ回路の第２の動作例を説明するためのタイミングチャートである。
【図１１】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の一例を示す回路図である。
【図１２】図１１に示す回路の動作を説明するためのタイミングチャートである。
【図１３】従来の信号処理装置の問題点を説明するための図である。
【図１４】従来の信号処理装置の問題点を説明するための図である。
【図１５】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の他の例を示す回路図である。
【図１６】図１５に示す回路の動作を説明するためのタイミングチャートである。
【図１７】従来のアナログ信号に基づきデジタル信号を生成するための信号処理装置の更に他の例を示す回路図である。
【符号の説明】
１０ 増幅回路
１１1〜１１5 基準電圧発生回路
１２1〜１２5 比較回路
１３1a〜１３5a 立ち上がりエッジ検出回路
１３1b〜１３5b 立ち下がりエッジ検出回路
１４ フリップフロップ回路
２０、３１ 遅延回路
２１、３０ インバータ
２２、３２ ２入力ＮＡＮＤゲート
４０、４１ ６入力ＮＡＮＤゲート
Ｒ1、Ｒ2 抵抗
Ｃ1、Ｃ2 コンデンサ
Claims (3)
- 外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧であって、隣り合う基準電圧同士の差は、該アナログ信号の振幅より小さいものを発生する基準電圧発生回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該アナログ信号と該比較回路に対応する基準電圧とを比較し、該アナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第２レベルから第１レベルに変化した場合に立ち上がり、第１レベルから第２レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、
とを備えた信号処理装置。 - 外部から入力されるアナログ信号に基づきデジタル信号を生成する信号処理装置であって、
ｎ種類（ｎは２以上の整数）の基準電圧を発生する基準電圧発生回路と、
該基準電圧発生回路で発生されたｎ種類の基準電圧の中の少なくとも１つとクロスするように該アナログ信号を増幅する増幅回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路であって、各比較回路は、該増幅回路から出力される増幅されたアナログ信号と該比較回路に対応する基準電圧とを比較し、該増幅されたアナログ信号の振幅が該基準電圧より大きい場合に第１レベルの信号を出力し、そうでない場合に第２レベルの信号を出力する比較回路と、
該ｎ個の比較回路の中の何れかが出力する信号が第１レベルから第２レベルに変化した場合に立ち上がり、第２レベルから第１レベルに変化した場合に立ち下がるデジタル信号を生成するデジタル信号生成手段、
とを備えた信号処理装置。 - 前記デジタル信号生成手段は、
前記ｎ個の比較回路の各々に対応するｎ個の第１検出回路であって、各第１検出回路は、該第１検出回路に対応する比較回路からの信号が第２レベルから第１レベルへ変化した場合に第１検出信号を出力する第１検出回路と、
該ｎ個の比較回路の各々に対応するｎ個の第２検出回路であって、各第２検出回路は、該第２検出回路に対応する比較回路からの信号が第１レベルから第２レベルへ変化した場合に第２検出信号を出力する第２検出回路と、
該ｎ個の第１検出回路の中の何れかの第１検出回路から第１検出信号が出力された場合にセットされ、該ｎ個の第２検出回路の中の何れかの第２検出回路から第２検出信号が出力された場合にリセットされるフリップフロップ手段、
とで構成され、該フリップフロップ手段からデジタル信号を出力する請求項１又は請求項２の何れかに記載された信号処理装置。
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