JP3092340B2 - Ｐｄｍ変換装置 - Google Patents
Ｐｄｍ変換装置Info
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- JP3092340B2 JP3092340B2 JP04218042A JP21804292A JP3092340B2 JP 3092340 B2 JP3092340 B2 JP 3092340B2 JP 04218042 A JP04218042 A JP 04218042A JP 21804292 A JP21804292 A JP 21804292A JP 3092340 B2 JP3092340 B2 JP 3092340B2
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をパルス
密度変調（ＰＤＭ）信号に変換する装置に関するもので
あり、本発明による装置の出力をディジタルフィルタに
入力することによりＡ／Ｄ変換器として応用できる。ま
た、本発明による装置の出力をフォトカプラを介して絶
縁し、その出力をＤ／Ａ変換し、Ｄ／Ａ変換された信号
をアナログフィルタに入力することにより、アナログ信
号の絶縁器としても応用できる。
密度変調（ＰＤＭ）信号に変換する装置に関するもので
あり、本発明による装置の出力をディジタルフィルタに
入力することによりＡ／Ｄ変換器として応用できる。ま
た、本発明による装置の出力をフォトカプラを介して絶
縁し、その出力をＤ／Ａ変換し、Ｄ／Ａ変換された信号
をアナログフィルタに入力することにより、アナログ信
号の絶縁器としても応用できる。
【０００２】
【従来の技術】図６は従来技術によるＰＤＭ変換装置の
ブロック図を示し、１は加算器、２は積分器、３は比較
器、４はサンプル・ホルダ、５は１ビットＤ／Ａ変換器
である。また、図７はＯＰアンプを用いた積分器２の構
成図であり、１１は抵抗（抵抗値Ｒ）、１２はコンデン
サ（容量Ｃ）、１３はＯＰアンプである。図６におい
て、アナログ信号Ｕ0 は加算器１を介して積分器２に入
力され、比較器３、サンプル・ホルダ４を経由してＰＤ
Ｍ信号に変換されて出力される。また出力されるＰＤＭ
信号の一部は１ビットＤ／Ａ変換器５によってアナログ
信号Ｕ0 ’に変換され、加算器１にアナログ信号Ｕ0 と
の差が調節器２に入力されるようにフィードバックされ
る。 アナログ信号Ｕ0 ，Ｕ0 ’はそれぞれ、抵抗１１
により、 ｉ1 ＝Ｕ0 ／Ｒ （１） ｉ2 ＝Ｕ0 ’／Ｒ （２） として、図７の如く加算器１で加算され（但し、Ｕ0 ’
は負の値である）、この和であるｉ3 は次式で表され、 ｉ3 ＝ｉ1 ＋ｉ2 ＝（Ｕ0 ＋Ｕ0 ’）／Ｒ （３） このｉ3 が積分器２に入力される。このｉ3 を積分する
と、
ブロック図を示し、１は加算器、２は積分器、３は比較
器、４はサンプル・ホルダ、５は１ビットＤ／Ａ変換器
である。また、図７はＯＰアンプを用いた積分器２の構
成図であり、１１は抵抗（抵抗値Ｒ）、１２はコンデン
サ（容量Ｃ）、１３はＯＰアンプである。図６におい
て、アナログ信号Ｕ0 は加算器１を介して積分器２に入
力され、比較器３、サンプル・ホルダ４を経由してＰＤ
Ｍ信号に変換されて出力される。また出力されるＰＤＭ
信号の一部は１ビットＤ／Ａ変換器５によってアナログ
信号Ｕ0 ’に変換され、加算器１にアナログ信号Ｕ0 と
の差が調節器２に入力されるようにフィードバックされ
る。 アナログ信号Ｕ0 ，Ｕ0 ’はそれぞれ、抵抗１１
により、 ｉ1 ＝Ｕ0 ／Ｒ （１） ｉ2 ＝Ｕ0 ’／Ｒ （２） として、図７の如く加算器１で加算され（但し、Ｕ0 ’
は負の値である）、この和であるｉ3 は次式で表され、 ｉ3 ＝ｉ1 ＋ｉ2 ＝（Ｕ0 ＋Ｕ0 ’）／Ｒ （３） このｉ3 が積分器２に入力される。このｉ3 を積分する
と、
【０００３】
【数１】
【０００４】なる積分器２からのアナログ信号Ｕが得ら
れる。比較器３ではこのアナログ信号Ｕをしきい値と比
較し、このしきい値を境に“０”と“１”の２値に変換
したのち、サンプル・ホルダ４へ出力する。サンプル・
ホルダ４は比較器３の出力をクロックによりサンプル・
ホールドすることでＰＤＭ信号を形成する。図８はサン
プル・ホルダ４より出力されるＰＤＭ信号波形図であ
る。図８（ａ）はアナログ信号Ｕ0 としての入力が０％
のときの波形図であり、この場合には出力はすべてゼロ
である。入力が２５％になると図８（ｂ）の如く４クロ
ック周期で１が１回のパターンで出力される波形図とな
る。入力が５０％になると図８（Ｃ）の如く１，０が交
互に出力される波形図となる。入力が７５％になると図
８（ｄ）に示すように４クロック周期で１が３回のパタ
ーンで出力される波形図となる。入力が１００％になる
と図８（ｅ）に示すようにすべて１が出力される波形図
となる。このように、ＰＤＭ信号の平均値はアナログ信
号Ｕ0 と一致するように変換される。
れる。比較器３ではこのアナログ信号Ｕをしきい値と比
較し、このしきい値を境に“０”と“１”の２値に変換
したのち、サンプル・ホルダ４へ出力する。サンプル・
ホルダ４は比較器３の出力をクロックによりサンプル・
ホールドすることでＰＤＭ信号を形成する。図８はサン
プル・ホルダ４より出力されるＰＤＭ信号波形図であ
る。図８（ａ）はアナログ信号Ｕ0 としての入力が０％
のときの波形図であり、この場合には出力はすべてゼロ
である。入力が２５％になると図８（ｂ）の如く４クロ
ック周期で１が１回のパターンで出力される波形図とな
る。入力が５０％になると図８（Ｃ）の如く１，０が交
互に出力される波形図となる。入力が７５％になると図
８（ｄ）に示すように４クロック周期で１が３回のパタ
ーンで出力される波形図となる。入力が１００％になる
と図８（ｅ）に示すようにすべて１が出力される波形図
となる。このように、ＰＤＭ信号の平均値はアナログ信
号Ｕ0 と一致するように変換される。
【０００５】
【発明が解決しようとする課題】図８に示したＰＤＭ信
号波形は積分器２が理想的なものの場合であり、実際に
用いられる積分器は安価なスルーレトの遅いものである
ため正常なＰＤＭ変換が行われない場合が生じる。例え
ば、図９はＰＤＭ信号波形であり、入力が５０％付近の
ときＰＤＭ変換装置の出力波形は、積分器が理想的なも
のであれば図９（ａ）に示すサンプル・ホルダのクロッ
クの１クロック分のパルス波形として出力される。しか
し、実際に用いられるようなスルーレートの遅いＯＰア
ンプを使用すると、図９（ｂ）に示す２クロックのパル
ス幅を持つ出力波形となる。
号波形は積分器２が理想的なものの場合であり、実際に
用いられる積分器は安価なスルーレトの遅いものである
ため正常なＰＤＭ変換が行われない場合が生じる。例え
ば、図９はＰＤＭ信号波形であり、入力が５０％付近の
ときＰＤＭ変換装置の出力波形は、積分器が理想的なも
のであれば図９（ａ）に示すサンプル・ホルダのクロッ
クの１クロック分のパルス波形として出力される。しか
し、実際に用いられるようなスルーレートの遅いＯＰア
ンプを使用すると、図９（ｂ）に示す２クロックのパル
ス幅を持つ出力波形となる。
【０００６】このことを図１０に示す積分器の出力波形
図を用いて説明する。積分器２が理想的なものであるな
らば積分器の出力は図１０（ａ）のように、Ｔ1 ，Ｔ2
間の立ち上がり電圧Ｖ1 と、Ｔ2 ，Ｔ3 間の立ち上がり
電圧Ｖ2 とは等しい。Ｔ2 においてしきい値をよぎらず
にＴ3 でしきい値をよぎる場合、入力が５０％付近なの
で、次のＴ4 では、Ｔ2 での電圧レベルａ点とほとんど
同じ電圧レベルｂ点まで下がる。立ち上がり電圧がしき
い値を２クロックかかってよぎっても立ち下がり電圧
は、１クロックでしきい値をよぎることができる。この
時のＰＤＭ変換装置の出力波形を図１０（ｂ）に示す。
図を用いて説明する。積分器２が理想的なものであるな
らば積分器の出力は図１０（ａ）のように、Ｔ1 ，Ｔ2
間の立ち上がり電圧Ｖ1 と、Ｔ2 ，Ｔ3 間の立ち上がり
電圧Ｖ2 とは等しい。Ｔ2 においてしきい値をよぎらず
にＴ3 でしきい値をよぎる場合、入力が５０％付近なの
で、次のＴ4 では、Ｔ2 での電圧レベルａ点とほとんど
同じ電圧レベルｂ点まで下がる。立ち上がり電圧がしき
い値を２クロックかかってよぎっても立ち下がり電圧
は、１クロックでしきい値をよぎることができる。この
時のＰＤＭ変換装置の出力波形を図１０（ｂ）に示す。
【０００７】しかし実際に積分器を構成するＯＰアンプ
はスルーレートが遅く、図１０（ｃ）に示す出力波形と
なる。図１０（ａ）と同様に、１クロックでしきい値を
越えずに２クロックかかる場合、Ｔ4 の立ち下がり電圧
の電圧レベルはｃ点とほぼ同じ電圧レベルまで戻ること
ができず、しきい値をよぎるのにＴ5 までかかる。これ
はＯＰアンプの入力信号の極性が反転したときＴ1 から
Ｔ2 までの立ち上がり電圧Ｖ1 とＴ2 からＴ3 までの立
ち上がり電圧Ｖ2 との大きさがＶ2 ＞Ｖ1 という関係
に、またＴ3 からＴ4 までの立ち下がり電圧Ｖ3 と、Ｔ
4 からＴ5 までの立ち下がり電圧Ｖ4 との大きさがＶ4
＞Ｖ3 という関係となる現象が起きるからである。図１
０（ｄ）はこの時のＰＤＭ変換装置の出力波形である。
はスルーレートが遅く、図１０（ｃ）に示す出力波形と
なる。図１０（ａ）と同様に、１クロックでしきい値を
越えずに２クロックかかる場合、Ｔ4 の立ち下がり電圧
の電圧レベルはｃ点とほぼ同じ電圧レベルまで戻ること
ができず、しきい値をよぎるのにＴ5 までかかる。これ
はＯＰアンプの入力信号の極性が反転したときＴ1 から
Ｔ2 までの立ち上がり電圧Ｖ1 とＴ2 からＴ3 までの立
ち上がり電圧Ｖ2 との大きさがＶ2 ＞Ｖ1 という関係
に、またＴ3 からＴ4 までの立ち下がり電圧Ｖ3 と、Ｔ
4 からＴ5 までの立ち下がり電圧Ｖ4 との大きさがＶ4
＞Ｖ3 という関係となる現象が起きるからである。図１
０（ｄ）はこの時のＰＤＭ変換装置の出力波形である。
【０００８】このように、従来の技術においては、スル
ーレートの遅いＯＰアンプをＰＤＭ変換装置に用いる
と、クロック周波数が高い場合には正常なＰＤＭ変換が
行われず、ディジタルフィルタを接続してＡ／Ｄ変換器
として使用すると出力リプルが大きくなる。本発明は上
記問題点に鑑みてなされ、高価な高速のＯＰアンプを用
いることなく、スルーレートの遅いＯＰアンプで構成し
た積分器を用いても正常な動作をするＰＤＭ変換装置の
提供を目的とする。
ーレートの遅いＯＰアンプをＰＤＭ変換装置に用いる
と、クロック周波数が高い場合には正常なＰＤＭ変換が
行われず、ディジタルフィルタを接続してＡ／Ｄ変換器
として使用すると出力リプルが大きくなる。本発明は上
記問題点に鑑みてなされ、高価な高速のＯＰアンプを用
いることなく、スルーレートの遅いＯＰアンプで構成し
た積分器を用いても正常な動作をするＰＤＭ変換装置の
提供を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
第１の発明は、従来の技術でＰＤＭ変換器に用いられて
いた積分器を比例積分器によって構成される調節器に換
え、調節器内でアナログ信号の補償を行うことを特徴と
する。第２の発明は、前記積分器に積分器の出力信号と
入力信号の極性に対応した定電圧を出力する定電圧素子
を加え、積分器の出力と前記定電圧素子との出力の和に
よってアナログ信号の補償を行うことを特徴とする。
第１の発明は、従来の技術でＰＤＭ変換器に用いられて
いた積分器を比例積分器によって構成される調節器に換
え、調節器内でアナログ信号の補償を行うことを特徴と
する。第２の発明は、前記積分器に積分器の出力信号と
入力信号の極性に対応した定電圧を出力する定電圧素子
を加え、積分器の出力と前記定電圧素子との出力の和に
よってアナログ信号の補償を行うことを特徴とする。
【００１０】第３の発明は、フィードバックされたアナ
ログ信号に比例定数を掛ける比例ゲインと、比例ゲイン
からの出力と積分器からの出力の差をとる第２の加算器
を設けたことを特徴とする。
ログ信号に比例定数を掛ける比例ゲインと、比例ゲイン
からの出力と積分器からの出力の差をとる第２の加算器
を設けたことを特徴とする。
【００１１】
【作用】第１の発明においては、比例積分器の比例項に
よって得られる補償電圧Ｖ0 ，Ｖ0 ’によってアナログ
信号の補償を行うことにより、積分器の特性に左右され
ることなく、アナログ信号のＰＤＭ変換を行う。第２の
発明においては、積分器の出力に定電圧素子から得られ
る補償電圧Ｖ0，Ｖ0 ’によってアナログ信号の補償を
行うことにより積分器の特性に左右されることなく、ア
ナログ信号のＰＤＭ変換を行う。
よって得られる補償電圧Ｖ0 ，Ｖ0 ’によってアナログ
信号の補償を行うことにより、積分器の特性に左右され
ることなく、アナログ信号のＰＤＭ変換を行う。第２の
発明においては、積分器の出力に定電圧素子から得られ
る補償電圧Ｖ0，Ｖ0 ’によってアナログ信号の補償を
行うことにより積分器の特性に左右されることなく、ア
ナログ信号のＰＤＭ変換を行う。
【００１２】第３の発明において、フィードバックされ
たアナログ信号に比例定数を掛けることによって得られ
る補償電圧Ｖ0 ，Ｖ0 ’を用いて、積分器からの出力の
差をとることにより、積分器の特性に左右されないアナ
ログ信号のＰＤＭ変換を行う。
たアナログ信号に比例定数を掛けることによって得られ
る補償電圧Ｖ0 ，Ｖ0 ’を用いて、積分器からの出力の
差をとることにより、積分器の特性に左右されないアナ
ログ信号のＰＤＭ変換を行う。
【００１３】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。図１は本発明によるＰＤＭ変換装置の第１の実施例
を示すブロック図であり、従来の技術に対して、図６に
示した従来技術によるＰＤＭ変換装置の積分器２が、調
節器７に代わった点で相違している。図３は第１の発明
による調節器７の構成を示したものであって、１１，１
４は抵抗、１２はコンデンサ、１３はＯＰアンプであ
る。第１の発明によれば、調節器７は、図７に示した積
分器に抵抗１４（抵抗値ｒ）を加えた比例積分器から構
成されている。比例積分器によって構成することによ
り、（３）式で示した入力に対し調節器７より出力され
るアナログ信号Ｕは、次式で与えられる。
る。図１は本発明によるＰＤＭ変換装置の第１の実施例
を示すブロック図であり、従来の技術に対して、図６に
示した従来技術によるＰＤＭ変換装置の積分器２が、調
節器７に代わった点で相違している。図３は第１の発明
による調節器７の構成を示したものであって、１１，１
４は抵抗、１２はコンデンサ、１３はＯＰアンプであ
る。第１の発明によれば、調節器７は、図７に示した積
分器に抵抗１４（抵抗値ｒ）を加えた比例積分器から構
成されている。比例積分器によって構成することによ
り、（３）式で示した入力に対し調節器７より出力され
るアナログ信号Ｕは、次式で与えられる。
【００１４】
【数２】
【００１５】次に、（５）式に示すアナログ信号Ｕによ
る補償作用について説明する。図１１は本発明による補
償作用の説明図であり、図１１（ａ）は、積分器から出
力されるアナログ信号を補償した波形図、図１１（ｂ）
は、補償したアナログ信号によって得られる出力波形図
である。（５）式で与えられた調節器７の出力のうち、 ｒ（Ｕ0 ＋Ｕ0 ’）／Ｒ が、図１１（ａ）に示した補償電圧Ｖ0 ，Ｖ0 ’に相当
する。この第１の発明によれば、この補償電圧Ｖ0 ，Ｖ
0 ’により積分器の出力が補償されるため、各クロック
毎にしきい値を境に“０”と“１”の２値に変換するこ
とができる。なお、補償電圧Ｖ0 ，Ｖ0 ’の値は抵抗１
４の抵抗値ｒを換えることにより変更することができ
る。
る補償作用について説明する。図１１は本発明による補
償作用の説明図であり、図１１（ａ）は、積分器から出
力されるアナログ信号を補償した波形図、図１１（ｂ）
は、補償したアナログ信号によって得られる出力波形図
である。（５）式で与えられた調節器７の出力のうち、 ｒ（Ｕ0 ＋Ｕ0 ’）／Ｒ が、図１１（ａ）に示した補償電圧Ｖ0 ，Ｖ0 ’に相当
する。この第１の発明によれば、この補償電圧Ｖ0 ，Ｖ
0 ’により積分器の出力が補償されるため、各クロック
毎にしきい値を境に“０”と“１”の２値に変換するこ
とができる。なお、補償電圧Ｖ0 ，Ｖ0 ’の値は抵抗１
４の抵抗値ｒを換えることにより変更することができ
る。
【００１６】図４は第２の発明による調節器７の構成を
示した図であり、図７に示した積分器に定電圧素子を加
えた構成となっている。図４（ａ）は定電圧素子にダイ
オード１５を、図４（ｂ）は定電圧素子にツェナーダイ
オード１６を用いて補償電圧を得ている。図４（ａ）、
図４（ｂ）において、それぞれの定電圧素子より発生す
る電圧ＶZ はｉ3 の極性に対応していて、調節器出力Ｕ
は、次式で与えられる。
示した図であり、図７に示した積分器に定電圧素子を加
えた構成となっている。図４（ａ）は定電圧素子にダイ
オード１５を、図４（ｂ）は定電圧素子にツェナーダイ
オード１６を用いて補償電圧を得ている。図４（ａ）、
図４（ｂ）において、それぞれの定電圧素子より発生す
る電圧ＶZ はｉ3 の極性に対応していて、調節器出力Ｕ
は、次式で与えられる。
【００１７】
【数３】
【００１８】この（６）式にて与えられる調節器出力Ｕ
は第１の発明と同様に図１１（ａ）の波形であり、図１
１（ａ）の補償電圧Ｖ0 ，Ｖ0 ’は（６）式の定数項Ｖ
Z で与えられ、定電圧素子を使用していることから、Ｖ
Z ＝Ｖ0 ＝Ｖ0 ’となる。したがって、第２の発明にお
いても、第１の発明と同様に補償電圧Ｖ0 ，Ｖ0 ’によ
り積分器の出力が補償される。
は第１の発明と同様に図１１（ａ）の波形であり、図１
１（ａ）の補償電圧Ｖ0 ，Ｖ0 ’は（６）式の定数項Ｖ
Z で与えられ、定電圧素子を使用していることから、Ｖ
Z ＝Ｖ0 ＝Ｖ0 ’となる。したがって、第２の発明にお
いても、第１の発明と同様に補償電圧Ｖ0 ，Ｖ0 ’によ
り積分器の出力が補償される。
【００１９】図２は本発明によるＰＤＭ変換装置の第２
の実施例による第３の発明を示したブロック図である。
図２において、図６に示した従来のＰＤＭ変換装置に対
し、比例ゲイン６と第２の加算器８が新たに加えられた
点で相違している。図２に示すブロック図の一部は、図
５に示す回路構成図と等価であり、実際には図５に示す
回路構成図により実施される。すなわち、図５は図２の
加算器１，第２の加算器８，積分器２，比例ゲイン６を
実施するための回路構成図である。図５において、サン
プル・ホルダ４より出力され、Ｄ／Ａ変換器５によって
変換されたアナログ信号Ｕ0 ’は抵抗１１と、コンデン
サ１７の並列回路へ導かれ、（１），（２）式により求
められるｉ1 ，ｉ2 と、
の実施例による第３の発明を示したブロック図である。
図２において、図６に示した従来のＰＤＭ変換装置に対
し、比例ゲイン６と第２の加算器８が新たに加えられた
点で相違している。図２に示すブロック図の一部は、図
５に示す回路構成図と等価であり、実際には図５に示す
回路構成図により実施される。すなわち、図５は図２の
加算器１，第２の加算器８，積分器２，比例ゲイン６を
実施するための回路構成図である。図５において、サン
プル・ホルダ４より出力され、Ｄ／Ａ変換器５によって
変換されたアナログ信号Ｕ0 ’は抵抗１１と、コンデン
サ１７の並列回路へ導かれ、（１），（２）式により求
められるｉ1 ，ｉ2 と、
【００２０】
【数４】
【００２１】により求められるｉ2 ’との和である、 ｉ4 ＝ｉ1 ＋ｉ2 ＋ｉ2 ’ （８） が積分器に入力される。この積分器出力Ｕは、次式にて
与えられる。
与えられる。
【００２２】
【数５】
【００２３】この（９）式における定数項Ｕ0 ’が図１
１（ａ）における補償電圧Ｖ0 ，Ｖ0’に相当する。但
し、（９）式では比例ゲインは“１”として与えられ
る。以上のように補償電圧を求め、これを積分器の出力
に加えアナログ信号波形を補償する。アナログ信号波形
が改善されると、積分器をスルーレートの遅いＯＰアン
プで構成した場合でも、Ａ／Ｄ変換後、図１１（ｂ）に
示すＰＤＭ出力波形を得る。
１（ａ）における補償電圧Ｖ0 ，Ｖ0’に相当する。但
し、（９）式では比例ゲインは“１”として与えられ
る。以上のように補償電圧を求め、これを積分器の出力
に加えアナログ信号波形を補償する。アナログ信号波形
が改善されると、積分器をスルーレートの遅いＯＰアン
プで構成した場合でも、Ａ／Ｄ変換後、図１１（ｂ）に
示すＰＤＭ出力波形を得る。
【００２４】
【発明の効果】本発明によると、積分器の出力信号に補
償電圧を加え補償を行うことにより、スルーレートの遅
いＯＰアンプを用いた積分器でも、正常なＰＤＭ変換を
行うことができ、ディジタルフィルタを接続することに
より本装置をＡ／Ｄ変換器として使用した場合でも、高
価な高速のＯＰアンプを使用する必要なくＡ／Ｄ変換器
としての出力リプルを抑え、装置全体のコストを抑える
ことができる。
償電圧を加え補償を行うことにより、スルーレートの遅
いＯＰアンプを用いた積分器でも、正常なＰＤＭ変換を
行うことができ、ディジタルフィルタを接続することに
より本装置をＡ／Ｄ変換器として使用した場合でも、高
価な高速のＯＰアンプを使用する必要なくＡ／Ｄ変換器
としての出力リプルを抑え、装置全体のコストを抑える
ことができる。
【図１】本発明の第１実施例によるＰＤＭ変換装置のブ
ロック図
ロック図
【図２】本発明の第２実施例によるＰＤＭ変換装置のブ
ロック図
ロック図
【図３】第１発明による調節器の構成図
【図４】第２発明による調節器の構成図
【図５】第３発明による積分器周辺の構成図
【図６】従来技術によるＰＤＭ変換装置の構成図
【図７】従来技術による積分器の構成図
【図８】ＰＤＭ信号波形比較図
【図９】ＰＤＭ信号波形比較図
【図１０】従来技術によるＰＤＭ変換の説明図
【図１１】本発明によるＰＤＭ変換の説明図
１ 加算器 ２ 積分器 ３ 比較器 ４ サンプル・ホルダ ５ １ビットＤ／Ａ変換器 ６ 比例ゲイン ７ 調節器 ８ 加算器 １１ 抵抗 １２ コンデンサ １３ ＯＰアンプ １４ 抵抗 １５ ダイオード １６ ツェナーダイオード １７ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−15715（ＪＰ，Ａ) 特開 平４−6917（ＪＰ，Ａ) 特開 昭58−94219（ＪＰ，Ａ) 実開 平３−110558（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 11/00
Claims (4)
- 【請求項１】アナログ入力信号を加算器を介して入力
し、この入力とこの入力を積分したものとの線形和を出
力する比例積分器により構成される調節器と、前記調節
器に接続され、前記調節器の出力を所定しきい値と比較
して２値信号を出力する比較器と、前記比較器に接続さ
れたサンプル・ホルダと、前記サンプル・ホルダから出
力されるＰＤＭ信号をアナログ信号に変換し、前記加算
器にフィードバックする１ビットＤ／Ａ変換器とから構
成することを特徴とするＰＤＭ変換装置。 - 【請求項２】アナログ入力信号を加算器を介して入力
し、積分器と入力信号の極性に対応した定電圧を出力す
る定電圧素子とで構成され、積分器出力と定電圧素子出
力の和を出力とする調節器と、前記調節器の出力を所定
しきい値と比較して２値信号を出力する比較器と、前記
比較器に接続されたサンプル・ホルダと、前記サンプル
・ホルダから出力されるＰＤＭ信号をアナログ信号に変
換し、前記加算器にフィードバックする１ビットＤ／Ａ
変換器とから構成することを特徴とするＰＤＭ変換装
置。 - 【請求項３】アナログ入力信号を第１の加算器を介して
入力する積分器と、前記積分器の出力を入力する第２の
加算器と、前記第２の加算器の出力を所定しきい値と比
較して２値信号を出力する比較器と、前記比較器に接続
されたサンプル・ホルダと、前記サンプル・ホルダから
出力されるＰＤＭ信号をアナログ信号に変換し、前記第
１および第２の加算器にフィードバックする１ビットＤ
／Ａ変換器と、前記１ビットＤ／Ａ変換器と第２の加算
器との間に挿入され、前記１ビットＤ／Ａ変換器により
変換されたアナログ信号に比例定数を掛ける比例ゲイン
とから構成することを特徴とするＰＤＭ変換装置。 - 【請求項４】アナログ入力信号を第１の加算器を介して
入力する積分器と、この積分器の出力を所定しきい値と
比較して２値信号を出力する比較器と、前記比較器に接
続されたサンプル・ホルダと、前記サンプル・ホルダか
ら出力されるＰＤＭ信号をアナログ信号に変換し、前記
第１の加算器にフィードバックする１ビットＤ／Ａ変換
器と、を備えたＰＤＭ変換装置において、前記加算器の
入力抵抗に対して並列にコンデンサを接続したことを特
徴とするＰＤＭ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218042A JP3092340B2 (ja) | 1992-08-18 | 1992-08-18 | Ｐｄｍ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218042A JP3092340B2 (ja) | 1992-08-18 | 1992-08-18 | Ｐｄｍ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669802A JPH0669802A (ja) | 1994-03-11 |
| JP3092340B2 true JP3092340B2 (ja) | 2000-09-25 |
Family
ID=16713741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04218042A Expired - Lifetime JP3092340B2 (ja) | 1992-08-18 | 1992-08-18 | Ｐｄｍ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092340B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4730242B2 (ja) * | 2006-07-27 | 2011-07-20 | トヨタ自動車株式会社 | 温度検出回路およびその補正方法 |
| JP4844292B2 (ja) * | 2006-08-28 | 2011-12-28 | トヨタ自動車株式会社 | 半導体モジュールの温度検出装置 |
-
1992
- 1992-08-18 JP JP04218042A patent/JP3092340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669802A (ja) | 1994-03-11 |
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