JPH10341161A - パルス密度変調器 - Google Patents
パルス密度変調器Info
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- JPH10341161A JPH10341161A JP15058897A JP15058897A JPH10341161A JP H10341161 A JPH10341161 A JP H10341161A JP 15058897 A JP15058897 A JP 15058897A JP 15058897 A JP15058897 A JP 15058897A JP H10341161 A JPH10341161 A JP H10341161A
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Abstract
(57)【要約】
【課題】 デジタル信号におけるロジック値 ”１”の
パルスの幅がデュ−ティサイクル５０％を越える場合で
あっても、ＰＤＭコ−トに比例した直流電圧を得ること
ができるようにするものである。 【解決手段】 パラレルのデジタ信号を受けてシリアル
のデジタル信号を出力するパルス密度変調手段２と、前
記デジタル信号のパルス幅を狭めて出力するパルス幅縮
小手段３とを備えた。
パルスの幅がデュ−ティサイクル５０％を越える場合で
あっても、ＰＤＭコ−トに比例した直流電圧を得ること
ができるようにするものである。 【解決手段】 パラレルのデジタ信号を受けてシリアル
のデジタル信号を出力するパルス密度変調手段２と、前
記デジタル信号のパルス幅を狭めて出力するパルス幅縮
小手段３とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、所定のビット数
で構成されたシリアルのデジタル信号を出力するパルス
密度変調器に関し、特に、デジタル信号におけるロジッ
ク値 ”１”であるパルスの幅を所定の幅に狭めて出力
できるようにしたパルス密度変調器に関する。
で構成されたシリアルのデジタル信号を出力するパルス
密度変調器に関し、特に、デジタル信号におけるロジッ
ク値 ”１”であるパルスの幅を所定の幅に狭めて出力
できるようにしたパルス密度変調器に関する。
【０００２】
【従来の技術】例えば、符号分割多重通信（ＣＤＭＡ）
方式を用いた無線電話では、増幅回路の利得制御や、Ａ
／Ｄ変換回路のオフセット電圧の制御等のアナログ回路
の各種の制御をするため、パルス密度変調器を用いて、
デジタル信号から制御用のアナログ量の直流電圧を発生
している。このようなパルス密度変調器はこの出願人の
出願による特開平９−８３３７９号公報に記載されてい
る。
方式を用いた無線電話では、増幅回路の利得制御や、Ａ
／Ｄ変換回路のオフセット電圧の制御等のアナログ回路
の各種の制御をするため、パルス密度変調器を用いて、
デジタル信号から制御用のアナログ量の直流電圧を発生
している。このようなパルス密度変調器はこの出願人の
出願による特開平９−８３３７９号公報に記載されてい
る。
【０００３】図６は、上記の公報に記載された従来のパ
ルス密度変調器１１の構成であり、このパルス密度変調
器１１は、図６にあるように、パルス密度変調回路（Ｐ
ＤＭ回路）１２とデュ−ティ調整回路１３を備えてお
り、デュ−ティ調整回路１３は図７にあるように、可変
抵抗１５とコンデンサ１６とで構成されるパルス遅延手
段である積分回路１７と、論理和回路１８とを有してい
る。なお、パルス密度変調器１１から出力されるシリア
ルのデジタル信号はＤ／Ａ変換回路１４によってアナロ
グ量の直流電圧に変換される。
ルス密度変調器１１の構成であり、このパルス密度変調
器１１は、図６にあるように、パルス密度変調回路（Ｐ
ＤＭ回路）１２とデュ−ティ調整回路１３を備えてお
り、デュ−ティ調整回路１３は図７にあるように、可変
抵抗１５とコンデンサ１６とで構成されるパルス遅延手
段である積分回路１７と、論理和回路１８とを有してい
る。なお、パルス密度変調器１１から出力されるシリア
ルのデジタル信号はＤ／Ａ変換回路１４によってアナロ
グ量の直流電圧に変換される。
【０００４】そして、このパルス密度変調器１１によれ
ば、パルス密度変調回路１２には、例えば８ビットで構
成されるパラレルのデジタル信号が入力され、２５６ビ
ットで構成されるシリアルのデジタル信号を出力する。
このシリアルのデジタル信号は、２５６通りあり、それ
ぞれのデジタル信号に含まれるロジック値 ”１”（パ
ルス）の数が異なり、これによって、いわゆるパルス密
度が異なるようになっている。このロジック値 ”１”
のパルスのデュ−ティサイクルは５０％に設定されてい
るが、パルスの立ち上がり時間等のために、実質的なパ
ルス幅が狭くなっている。
ば、パルス密度変調回路１２には、例えば８ビットで構
成されるパラレルのデジタル信号が入力され、２５６ビ
ットで構成されるシリアルのデジタル信号を出力する。
このシリアルのデジタル信号は、２５６通りあり、それ
ぞれのデジタル信号に含まれるロジック値 ”１”（パ
ルス）の数が異なり、これによって、いわゆるパルス密
度が異なるようになっている。このロジック値 ”１”
のパルスのデュ−ティサイクルは５０％に設定されてい
るが、パルスの立ち上がり時間等のために、実質的なパ
ルス幅が狭くなっている。
【０００５】そのため、シリアルのデジタル信号をＤ／
Ａ変換回路１４に入力する前に、デュ−ティ調整回路１
３によってシリアルのデジタル信号におけるロジック値
”１”であるパルスの幅を実質的に広く調整してい
る。そして、デュ−ティ調整回路１３からのデジタル信
号におけるロジック値 ”１”であるパルスの波形の面
積と、ロジック値 ”０”における面積とを同じにして
いる。そこで、このシリアルのデジタル信号をＤ／Ａ変
換器１４によってアナログ量の直流電圧に変換すれば、
パルス密度変調回路１２からのシリアルのデジタル信号
が表すパルス密度に比例した値の直流電圧が得られるよ
うになっている。
Ａ変換回路１４に入力する前に、デュ−ティ調整回路１
３によってシリアルのデジタル信号におけるロジック値
”１”であるパルスの幅を実質的に広く調整してい
る。そして、デュ−ティ調整回路１３からのデジタル信
号におけるロジック値 ”１”であるパルスの波形の面
積と、ロジック値 ”０”における面積とを同じにして
いる。そこで、このシリアルのデジタル信号をＤ／Ａ変
換器１４によってアナログ量の直流電圧に変換すれば、
パルス密度変調回路１２からのシリアルのデジタル信号
が表すパルス密度に比例した値の直流電圧が得られるよ
うになっている。
【０００６】
【発明が解決しようとする課題】上記のパルス密度変調
回路１２からＤ／Ａ変換回路１４に至る間には、緩衝増
幅回路あるいは切り替え回路（以下増幅回路等）が設け
られる場合があり、このような場合は、パルス密度変調
回路１２から出力されたパルスの極性が複数回反転され
てＤ／Ａ変換回路１４に与えられる。この場合、例え
ば、デジタル信号におけるロジック値 ”１”であるパ
ルスの幅がデュ−ティ調整回路１３によってますます広
くなり、いわゆるデュ−ティサイクルが５０％以上とな
ることがある。このように、パルスの幅が広くなったデ
ジタル信号をＤ／Ａ変換回路１４によってアナログ量の
直流電圧に変換したとき、パルス密度に比例した値の直
流電圧が得られないという問題がある。
回路１２からＤ／Ａ変換回路１４に至る間には、緩衝増
幅回路あるいは切り替え回路（以下増幅回路等）が設け
られる場合があり、このような場合は、パルス密度変調
回路１２から出力されたパルスの極性が複数回反転され
てＤ／Ａ変換回路１４に与えられる。この場合、例え
ば、デジタル信号におけるロジック値 ”１”であるパ
ルスの幅がデュ−ティ調整回路１３によってますます広
くなり、いわゆるデュ−ティサイクルが５０％以上とな
ることがある。このように、パルスの幅が広くなったデ
ジタル信号をＤ／Ａ変換回路１４によってアナログ量の
直流電圧に変換したとき、パルス密度に比例した値の直
流電圧が得られないという問題がある。
【０００７】この様子を、以下、図８乃至図１０を用い
て説明する。図８（ａ）は図６に示すパルス密度変調回
路１２ら出力されたデジタル信号の波形であり、ロジッ
ク値が ”１”、”０”、”１”で示している。ここ
で、一例として、ロジック値”１”を表すパルスの幅Ｔ
１は、例えばパルス密度変調回路１２とデュ−ティ調整
回路１３との間に設けられた図示しない増幅回路等によ
って広くなり、その結果、ロジック値 ”０”の幅Ｔ０
と等しくなり（即ち、Ｔ０＝Ｔ１＝Ｔ／２）、デュ−テ
ィサイクルが５０％となった場合について説明する。な
お、図８においては、ロジック値 ”１”であるパルス
の波形では、立ち上がり時間等は無視し示している。こ
のデジタル信号はデュ−ティ調整回路１３を構成する論
理和回路１８の一方の入力端に入力される。一方、この
デジタル信号は、図７に示す積分回路１７を経て論理和
回路１８の他方の入力端にも入力されるが、積分回路１
７の出力端、即ち、論理和回路１８の他方の入力端での
波形は、図８（ｂ）に示すように、図８（ａ）の波形に
対して時間ΔＴだけ遅延している。
て説明する。図８（ａ）は図６に示すパルス密度変調回
路１２ら出力されたデジタル信号の波形であり、ロジッ
ク値が ”１”、”０”、”１”で示している。ここ
で、一例として、ロジック値”１”を表すパルスの幅Ｔ
１は、例えばパルス密度変調回路１２とデュ−ティ調整
回路１３との間に設けられた図示しない増幅回路等によ
って広くなり、その結果、ロジック値 ”０”の幅Ｔ０
と等しくなり（即ち、Ｔ０＝Ｔ１＝Ｔ／２）、デュ−テ
ィサイクルが５０％となった場合について説明する。な
お、図８においては、ロジック値 ”１”であるパルス
の波形では、立ち上がり時間等は無視し示している。こ
のデジタル信号はデュ−ティ調整回路１３を構成する論
理和回路１８の一方の入力端に入力される。一方、この
デジタル信号は、図７に示す積分回路１７を経て論理和
回路１８の他方の入力端にも入力されるが、積分回路１
７の出力端、即ち、論理和回路１８の他方の入力端での
波形は、図８（ｂ）に示すように、図８（ａ）の波形に
対して時間ΔＴだけ遅延している。
【０００８】そのため、デュ−ティ調整回路１３の論理
和回路１８から出力されるデジタル信号は、図８（ｃ）
に示すように、ロジック値 ”１”であるパルスが、論
理和回路１８の一方の入力端に入力されるパルスの立ち
上がり時刻で立ち上がり、論理和回路１８の他方の入力
端に入力されるパルスの立ち下がり時刻で立ち下がるパ
ルスとなる。従って、論理和回路１８から出力されるデ
ジタル信号におけるロジック値 ”１”のパルス幅は、
ロジック値 ”０”の幅よりも２ΔＴだけ広いものとな
る。このように、ロジック値 ”１”のパルス幅がロジ
ック値 ”０”の幅よりも広くなる現象は、積分回路１
７による遅延効果によるものである。従って、パルス密
度変調回路１２から出力されるデジタル信号におけるロ
ジック値”１”のパルス幅Ｔ１がＴ１＞Ｔ／２−ΔＴの
ときには、デュ−ティ調整回路１３から出力されるデジ
タル信号におけるロジック値 ”１”であるパルス幅が
ロジック値 ”０”の幅よりも広くなる。即ち、デュ−
ティサイクルが５０％を越えてますます大きくなること
となる。
和回路１８から出力されるデジタル信号は、図８（ｃ）
に示すように、ロジック値 ”１”であるパルスが、論
理和回路１８の一方の入力端に入力されるパルスの立ち
上がり時刻で立ち上がり、論理和回路１８の他方の入力
端に入力されるパルスの立ち下がり時刻で立ち下がるパ
ルスとなる。従って、論理和回路１８から出力されるデ
ジタル信号におけるロジック値 ”１”のパルス幅は、
ロジック値 ”０”の幅よりも２ΔＴだけ広いものとな
る。このように、ロジック値 ”１”のパルス幅がロジ
ック値 ”０”の幅よりも広くなる現象は、積分回路１
７による遅延効果によるものである。従って、パルス密
度変調回路１２から出力されるデジタル信号におけるロ
ジック値”１”のパルス幅Ｔ１がＴ１＞Ｔ／２−ΔＴの
ときには、デュ−ティ調整回路１３から出力されるデジ
タル信号におけるロジック値 ”１”であるパルス幅が
ロジック値 ”０”の幅よりも広くなる。即ち、デュ−
ティサイクルが５０％を越えてますます大きくなること
となる。
【０００９】従って、このように、ロジック値 ”１”
であるパルス幅がロジック値 ”０”の幅よりも広くな
ったデジタル信号をＤ／Ａ変換回路１４によってアナロ
グ量の直流電圧に変換する場合においては、図９のカ−
ブＡに示すように、ロジック値 ”１”が一つ増加する
毎に増加する直流電圧の増分が、ロジック値 ”１”で
あるパルスの数が１２８個（ＰＤＭコ−ド１２８とす
る）まではＥ／２５６よりも大きい電圧Ｅ２となり、ま
た、ロジック値 ”１”であるパルスの数が１２９個
（ＰＤＭコ−ド１２９という）以上ではＥ／２５６より
も小さいＥ１となる。このことによって、ＰＤＭコ−ド
に対する直流電圧の変化は、図１０のカ−ブＢに示すよ
うに直線的ではなく、ＰＤＭコ−ド１２８まではＰＤＭ
コ−ド１とＰＤＭコ−ド２５６とのそれぞれにおける直
流電圧Ｅ／２５６とＥとを結ぶ直線Ｃよりも傾斜が急峻
となり、また、ＰＤＭコ−ド１２９以上では傾斜が緩や
かになっている。
であるパルス幅がロジック値 ”０”の幅よりも広くな
ったデジタル信号をＤ／Ａ変換回路１４によってアナロ
グ量の直流電圧に変換する場合においては、図９のカ−
ブＡに示すように、ロジック値 ”１”が一つ増加する
毎に増加する直流電圧の増分が、ロジック値 ”１”で
あるパルスの数が１２８個（ＰＤＭコ−ド１２８とす
る）まではＥ／２５６よりも大きい電圧Ｅ２となり、ま
た、ロジック値 ”１”であるパルスの数が１２９個
（ＰＤＭコ−ド１２９という）以上ではＥ／２５６より
も小さいＥ１となる。このことによって、ＰＤＭコ−ド
に対する直流電圧の変化は、図１０のカ−ブＢに示すよ
うに直線的ではなく、ＰＤＭコ−ド１２８まではＰＤＭ
コ−ド１とＰＤＭコ−ド２５６とのそれぞれにおける直
流電圧Ｅ／２５６とＥとを結ぶ直線Ｃよりも傾斜が急峻
となり、また、ＰＤＭコ−ド１２９以上では傾斜が緩や
かになっている。
【００１０】このため、ＰＤＭコ−ド、従って、デジタ
ル信号が表すパルス密度に対応した正確なアナログ量の
直流電圧が得られず、この直流電圧を用いてＡＧＣ制御
をしようとした場合に、正確な制御ができないという問
題が発生していた。そこで、本発明のパルス密度変調器
は、上記の問題を解決し、デジタル信号におけるロジッ
ク値 ”１”のパルスの幅がデュ−ティサイクル５０％
を越える場合であっても、ＰＤＭコ−トに比例した直流
電圧を得ることができるようにするものである。
ル信号が表すパルス密度に対応した正確なアナログ量の
直流電圧が得られず、この直流電圧を用いてＡＧＣ制御
をしようとした場合に、正確な制御ができないという問
題が発生していた。そこで、本発明のパルス密度変調器
は、上記の問題を解決し、デジタル信号におけるロジッ
ク値 ”１”のパルスの幅がデュ−ティサイクル５０％
を越える場合であっても、ＰＤＭコ−トに比例した直流
電圧を得ることができるようにするものである。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、本発明のパルス密度変調器は、パラレルのデジタ信
号を受けてシリアルのデジタル信号を出力するパルス密
度変調手段と、前記デジタル信号のパルス幅を狭めて出
力するパルス幅縮小手段とを備えた。
め、本発明のパルス密度変調器は、パラレルのデジタ信
号を受けてシリアルのデジタル信号を出力するパルス密
度変調手段と、前記デジタル信号のパルス幅を狭めて出
力するパルス幅縮小手段とを備えた。
【００１２】また、本発明のパルス密度変調器は、前記
パルス幅縮小手段は、前記パルスを入力するとともに前
記パルスを遅延させて遅延パルスを出力するパルス遅延
手段と、前記パルスと前記遅延パルスとの論理積で成る
補正パルスを出力する論理積回路とを備えた。
パルス幅縮小手段は、前記パルスを入力するとともに前
記パルスを遅延させて遅延パルスを出力するパルス遅延
手段と、前記パルスと前記遅延パルスとの論理積で成る
補正パルスを出力する論理積回路とを備えた。
【００１３】また、本発明のパルス密度変調器は、前記
パルス遅延手段は、抵抗とコンデンサとで成る積分回路
で構成した。
パルス遅延手段は、抵抗とコンデンサとで成る積分回路
で構成した。
【００１４】また、本発明のパルス密度変調器は、前記
抵抗を可変抵抗とし、前記遅延パルスの遅延時間を変え
られるようにした。
抵抗を可変抵抗とし、前記遅延パルスの遅延時間を変え
られるようにした。
【００１５】
【発明の実施の形態】本発明のパルス密度変調器の実施
の形態を図１乃至図５に基づいて説明する。まず、図１
および図２に従って本発明のパルス密度変調器の構成を
説明する。ここで、図１は本発明のパルス密度変調器の
構成を示し、図２は、図１のパルス密度変調器における
パルス幅縮小手段の具体回路を示す。図１において、パ
ルス密度変調器１は、パルス密度変調回路（ＰＤＭ回
路）２とパルス幅縮小手段３から構成されており、この
パルス幅縮小手段３の出力がＤ／Ａ変換回路４に入力さ
れるようになっている。なお、パルス密度変調回路２と
パルス幅縮小手段との間には増幅回路５が設けられてい
る。
の形態を図１乃至図５に基づいて説明する。まず、図１
および図２に従って本発明のパルス密度変調器の構成を
説明する。ここで、図１は本発明のパルス密度変調器の
構成を示し、図２は、図１のパルス密度変調器における
パルス幅縮小手段の具体回路を示す。図１において、パ
ルス密度変調器１は、パルス密度変調回路（ＰＤＭ回
路）２とパルス幅縮小手段３から構成されており、この
パルス幅縮小手段３の出力がＤ／Ａ変換回路４に入力さ
れるようになっている。なお、パルス密度変調回路２と
パルス幅縮小手段との間には増幅回路５が設けられてい
る。
【００１６】パルス密度変調回路２には、例えば図示し
ない携帯電話機等におけるマイクロコンピュ−タから、
ＡＧＣ制御等のための８ビットで構成されるパラレルの
デジタル信号が入力され、このパルス変調回路２は、入
力されたパラレルのデジタル信号に基づいて２５６ビッ
トで構成されるシリアルのデジタル信号を出力する。こ
のシリアルのデジタル信号は、２５６通りあり、それぞ
れのデジタル信号に含まれるロジック値 ”１”（パル
ス）の数が異なっている。これによって、いわゆるパル
ス密度が異なるようになっている。即ち、２５６ビット
中のロジック値”１”のビット数が増加するに従って、
パルス密度が高くなるような２５６通りのデジタル信号
が出力される。なおここで、２５６ビットのうちでロジ
ック値”１”のビット数であるパルスの数に対応してＰ
ＤＭコ−ドＮＯ（ナンバ−）．を付与し、例えば、ロジ
ック値 ”１”が１ビットの場合をＰＤＭコ−ド１とい
うことにする。
ない携帯電話機等におけるマイクロコンピュ−タから、
ＡＧＣ制御等のための８ビットで構成されるパラレルの
デジタル信号が入力され、このパルス変調回路２は、入
力されたパラレルのデジタル信号に基づいて２５６ビッ
トで構成されるシリアルのデジタル信号を出力する。こ
のシリアルのデジタル信号は、２５６通りあり、それぞ
れのデジタル信号に含まれるロジック値 ”１”（パル
ス）の数が異なっている。これによって、いわゆるパル
ス密度が異なるようになっている。即ち、２５６ビット
中のロジック値”１”のビット数が増加するに従って、
パルス密度が高くなるような２５６通りのデジタル信号
が出力される。なおここで、２５６ビットのうちでロジ
ック値”１”のビット数であるパルスの数に対応してＰ
ＤＭコ−ドＮＯ（ナンバ−）．を付与し、例えば、ロジ
ック値 ”１”が１ビットの場合をＰＤＭコ−ド１とい
うことにする。
【００１７】パルス幅縮小手段３は、図２に示すよう
に、可変抵抗６とコンデンサ７とから構成されるパルス
遅延手段である積分回路８と、論理積回路（ＡＮＤ回
路）９とから構成されている。そして、パルス幅縮小手
段３の入力端子１０は論理積回路９の一方の入力端に接
続されるとともに、積分回路８を構成する可変抵抗６の
一端に接続されている。また、論理積回路９の他方の入
力端は、積分回路８の出力端となる可変抵抗６の他端に
接続されるとともに積分回路８を構成するコンデンサ７
によって接地されている。従って、積分回路８は、パル
ス密度変調回路２から論理積回路９の一方の入力端に入
力されるシリアルのデジタル信号を遅延させて、この論
理積回路９の他方の入力端に入力する遅延手段となって
いる。
に、可変抵抗６とコンデンサ７とから構成されるパルス
遅延手段である積分回路８と、論理積回路（ＡＮＤ回
路）９とから構成されている。そして、パルス幅縮小手
段３の入力端子１０は論理積回路９の一方の入力端に接
続されるとともに、積分回路８を構成する可変抵抗６の
一端に接続されている。また、論理積回路９の他方の入
力端は、積分回路８の出力端となる可変抵抗６の他端に
接続されるとともに積分回路８を構成するコンデンサ７
によって接地されている。従って、積分回路８は、パル
ス密度変調回路２から論理積回路９の一方の入力端に入
力されるシリアルのデジタル信号を遅延させて、この論
理積回路９の他方の入力端に入力する遅延手段となって
いる。
【００１８】次に、図３に従ってこのパルス幅縮小手段
３の動作を説明する。図３（ａ）は、パルス密度変調回
路２からパルス幅縮小手段３の論理積回路９の一方の入
力端に入力されたシリアルのデジタル信号の波形を示
す。ここでは、一例としてシリアルのデジタル信号を、
ロジック値が ”１”、”０”、”１”の３ビット分で
示している。そして、このデジタル信号におけるロジッ
ク値 ”１”であるパルスの幅は、例えば、パルス密度
変調器１内のパルス密度変調回路２とパルス幅縮小手段
３との間に設けられた増幅回路５等によってデュ−ティ
サイクルが５０％以上に拡大されている。即ち、ロジッ
ク値 ”１”の幅ｔ１はロジック値 ”０”の幅ｔ０よ
りもΔｔだけ広くなっているものとする。
３の動作を説明する。図３（ａ）は、パルス密度変調回
路２からパルス幅縮小手段３の論理積回路９の一方の入
力端に入力されたシリアルのデジタル信号の波形を示
す。ここでは、一例としてシリアルのデジタル信号を、
ロジック値が ”１”、”０”、”１”の３ビット分で
示している。そして、このデジタル信号におけるロジッ
ク値 ”１”であるパルスの幅は、例えば、パルス密度
変調器１内のパルス密度変調回路２とパルス幅縮小手段
３との間に設けられた増幅回路５等によってデュ−ティ
サイクルが５０％以上に拡大されている。即ち、ロジッ
ク値 ”１”の幅ｔ１はロジック値 ”０”の幅ｔ０よ
りもΔｔだけ広くなっているものとする。
【００１９】このデジタル信号は積分回路８を介して論
理積回路９の他方の入力端にも入力されるが、積分回路
８の出力端、即ち、論理積回路９の他方の入力端におけ
る波形は、積分回路８によって図３（ｂ）に示されるよ
うに、図３（ａ）に示す波形よりも時間Δｔだけ遅延し
たものとなる。この遅延時間Δｔは、論理積回路９の一
方の入力端に入力される図３（ａ）に示すデジタル信号
におけるロジック値”１”の時間ｔ１とロジック値 ”
０”の時間ｔ０との差になるように積分回路７の可変抵
抗５によって設定されている。
理積回路９の他方の入力端にも入力されるが、積分回路
８の出力端、即ち、論理積回路９の他方の入力端におけ
る波形は、積分回路８によって図３（ｂ）に示されるよ
うに、図３（ａ）に示す波形よりも時間Δｔだけ遅延し
たものとなる。この遅延時間Δｔは、論理積回路９の一
方の入力端に入力される図３（ａ）に示すデジタル信号
におけるロジック値”１”の時間ｔ１とロジック値 ”
０”の時間ｔ０との差になるように積分回路７の可変抵
抗５によって設定されている。
【００２０】この結果、図３（ａ）、（ｂ）に示す波形
のデジタル信号が入力された論理積回路９の出力波形
は、図（ｃ）に示すように、（ａ）、（ｂ）に示す波形
のデジタル信号におけるデジタル値 ”１”であるパル
スがともに ”１”である時間だけハイレベルとなるよ
うなデジタル信号が出力される。従って、パルス幅縮小
手段３から出力されるデジタル信号は、そのロジック値
”１”の立ち上がりが、パルス幅縮小手段３に入力さ
れるデジタル信号におけるロジック値 ”１”のパルス
の立ち上がり時刻よりもΔｔだけ遅れたものとなる。従
って、ロジック値”１”であるパルスの幅は、ロジック
値 ”０”の幅と同じｔ／２に等しくなるように補正さ
れ、この結果、右上がり斜線で示したロジック値 ”
１”における面積と、右下がり斜線で示したロジック値
”０”の面積とが等しくなる。
のデジタル信号が入力された論理積回路９の出力波形
は、図（ｃ）に示すように、（ａ）、（ｂ）に示す波形
のデジタル信号におけるデジタル値 ”１”であるパル
スがともに ”１”である時間だけハイレベルとなるよ
うなデジタル信号が出力される。従って、パルス幅縮小
手段３から出力されるデジタル信号は、そのロジック値
”１”の立ち上がりが、パルス幅縮小手段３に入力さ
れるデジタル信号におけるロジック値 ”１”のパルス
の立ち上がり時刻よりもΔｔだけ遅れたものとなる。従
って、ロジック値”１”であるパルスの幅は、ロジック
値 ”０”の幅と同じｔ／２に等しくなるように補正さ
れ、この結果、右上がり斜線で示したロジック値 ”
１”における面積と、右下がり斜線で示したロジック値
”０”の面積とが等しくなる。
【００２１】従って、ロジック値 ”１”であるパルス
１個に対応するアナログ量である直流電圧の増分は、図
４のカ−ブＤに示すように、ＰＤＭコ−ドが１から２５
６まで常に一定なＥ／２５６となる。なお、カ−ブＦ
は、比較のために従来の増分を示すものである。ここ
で、Ｅはパルスの波高値である。従ってまた、ＰＤＭコ
−ドに対応するアナログ量の直流電圧の変化は、図５の
カ−ブＧに示すように、ＰＤＭコ−ドの増加とともに直
線的に増加するようになり、直流電圧は、ＰＤＭコ−ド
が１の場合はＥ／２５６、１２８の場合はＥ／２、２５
６の場合はＥとなる。
１個に対応するアナログ量である直流電圧の増分は、図
４のカ−ブＤに示すように、ＰＤＭコ−ドが１から２５
６まで常に一定なＥ／２５６となる。なお、カ−ブＦ
は、比較のために従来の増分を示すものである。ここ
で、Ｅはパルスの波高値である。従ってまた、ＰＤＭコ
−ドに対応するアナログ量の直流電圧の変化は、図５の
カ−ブＧに示すように、ＰＤＭコ−ドの増加とともに直
線的に増加するようになり、直流電圧は、ＰＤＭコ−ド
が１の場合はＥ／２５６、１２８の場合はＥ／２、２５
６の場合はＥとなる。
【００２２】このため、デジタル信号に対応する正確な
アナログ量である直流電圧が得られ、これによって正確
なＡＧＣ等の制御が可能となる。
アナログ量である直流電圧が得られ、これによって正確
なＡＧＣ等の制御が可能となる。
【００２３】
【発明の効果】以上のように、本発明のパルス密度変調
器は、パラレルのデジタ信号を受けてシリアルのデジタ
ル信号を出力するパルス密度変調手段と、前記デジタル
信号のパルス幅を狭めて出力するパルス幅縮小手段とを
備えたので、Ｄ／Ａ変換回路の入力される前に、デジタ
ル信号におけるロジック値 ”１”であるパルスの幅が
補正されて、ロジック値 ”０”の幅と等しくされ、こ
れによって、Ｄ／Ａ変換回路でアナログ量の直流電圧に
変換しても、ＰＤＭコ−ドの比例した直流電圧が得られ
る。これによって、携帯電話機等におけるＡＧＣ制御を
正確なものとすることができる。
器は、パラレルのデジタ信号を受けてシリアルのデジタ
ル信号を出力するパルス密度変調手段と、前記デジタル
信号のパルス幅を狭めて出力するパルス幅縮小手段とを
備えたので、Ｄ／Ａ変換回路の入力される前に、デジタ
ル信号におけるロジック値 ”１”であるパルスの幅が
補正されて、ロジック値 ”０”の幅と等しくされ、こ
れによって、Ｄ／Ａ変換回路でアナログ量の直流電圧に
変換しても、ＰＤＭコ−ドの比例した直流電圧が得られ
る。これによって、携帯電話機等におけるＡＧＣ制御を
正確なものとすることができる。
【００２４】また、本発明のパルス密度変調器は、前記
パルス幅縮小手段を、前記パルスを入力するとともに前
記パルスを遅延させて遅延パルスを出力するパルス遅延
手段と、前記パルスと前記遅延パルスとの論理積で成る
補正パルスを出力する論理積回路とを備えて構成したの
で、デジタル信号におけるロジック値 ”１”であるパ
ルスのみの幅を簡単に狭くできる。
パルス幅縮小手段を、前記パルスを入力するとともに前
記パルスを遅延させて遅延パルスを出力するパルス遅延
手段と、前記パルスと前記遅延パルスとの論理積で成る
補正パルスを出力する論理積回路とを備えて構成したの
で、デジタル信号におけるロジック値 ”１”であるパ
ルスのみの幅を簡単に狭くできる。
【００２５】また、本発明のパルス密度変調器は、前記
パルス遅延手段は、抵抗とコンデンサとで成る積分回路
で構成したので、パルスを簡単に遅延できる。
パルス遅延手段は、抵抗とコンデンサとで成る積分回路
で構成したので、パルスを簡単に遅延できる。
【００２６】また、本発明のパルス密度変調器は、前記
抵抗を可変抵抗とし、前記遅延パルスの遅延時間を変え
られるようにしたので、デジタル信号におけるロジック
値”１”であるパルス幅が変わってもその幅に対応して
遅延時間の調整ができ、常にデュ−ティサイクルを５０
％に設定できる。
抵抗を可変抵抗とし、前記遅延パルスの遅延時間を変え
られるようにしたので、デジタル信号におけるロジック
値”１”であるパルス幅が変わってもその幅に対応して
遅延時間の調整ができ、常にデュ−ティサイクルを５０
％に設定できる。
【図１】本発明のパルス密度変調器を示す回路図であ
る。
る。
【図２】本発明のパルス密度変調器に使用するパルス幅
縮小手段の回路図である。
縮小手段の回路図である。
【図３】本発明のパルス密度変調器の動作を説明するタ
イミングチャ−トである。
イミングチャ−トである。
【図４】本発明のパルス密度変調器におけるＰＤＭコ−
ドと直流電圧の増分との関係を示すグラフである。
ドと直流電圧の増分との関係を示すグラフである。
【図５】本発明のルス密度変調器におけるＰＤＭコ−ド
と直流電圧との関係を示すグラフである。
と直流電圧との関係を示すグラフである。
【図６】従来のパルス密度変調器を示す回路図である
【図７】従来のパルス密度変調器に使用するデュ−ティ
調整手段の回路図である。
調整手段の回路図である。
【図８】従来のパルス密度変調器の動作を説明するタイ
ミングチャ−トである。
ミングチャ−トである。
【図９】従来のパルス密度変調器におけるＰＤＭコ−ド
と直流電圧の増分との関係を示すグラフである。
と直流電圧の増分との関係を示すグラフである。
【図１０】従来のルス密度変調器におけるＰＤＭコ−ド
と直流電圧との関係を示すグラフである。
と直流電圧との関係を示すグラフである。
１ パルス密度変調器 ２ パルス密度変調回路 ３ パルス幅縮小手段 ４ Ｄ／Ａ変換回路 ５ 増幅回路 ６ 可変抵抗 ７ コンデンサ ８ 積分回路 ９ 論理積回路 １０ 入力端子
Claims (4)
- 【請求項１】 パラレルのデジタ信号を受けてシリアル
のデジタル信号を出力するパルス密度変調手段と、前記
デジタル信号のパルス幅を狭めて出力するパルス幅縮小
手段とを備えたことを特徴とするパルス密度変調器。 - 【請求項２】 前記パルス幅縮小手段は、前記パルスを
入力するとともに前記パルスを遅延させて遅延パルスを
出力するパルス遅延手段と、前記パルスと前記遅延パル
スとの論理積で成る補正パルスを出力する論理積回路と
を備えたことを特徴とする請求項１記載のパルス密度変
調器。 - 【請求項３】 前記パルス遅延手段は、抵抗とコンデン
サとで成る積分回路で構成したことを特徴とする請求項
２記載のパルス密度変調器。 - 【請求項４】 前記抵抗を可変抵抗とし、前記遅延パル
スの遅延時間を変えられるようにしたことを特徴とする
請求項３記載のパルス密度変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15058897A JPH10341161A (ja) | 1997-06-09 | 1997-06-09 | パルス密度変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15058897A JPH10341161A (ja) | 1997-06-09 | 1997-06-09 | パルス密度変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341161A true JPH10341161A (ja) | 1998-12-22 |
Family
ID=15500177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15058897A Pending JPH10341161A (ja) | 1997-06-09 | 1997-06-09 | パルス密度変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111629591A (zh) * | 2017-11-27 | 2020-09-04 | 资速集团股份公司 | 杂草灭活设备 |
-
1997
- 1997-06-09 JP JP15058897A patent/JPH10341161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111629591A (zh) * | 2017-11-27 | 2020-09-04 | 资速集团股份公司 | 杂草灭活设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030403 |