JPS6291022A - Ａ／ｄ変換器用クロック整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明（・ま、広い周波数範囲内にある周波数を持っ
た入来クロック信号から取出されたサンプリング用クロ
ック信号のデユーティサイクルを制御するための回路に
関するもので゛ある。

〔発明の背景〕

クロック信号に応答する装置では、しばしば、動作が各
クロックサイクルの２つの位相の双方、即ち、クロック
信号が比較的負（低）の時及び比較的正（高）の時の両
方で生じることが要求される。このような方式の一例は
アナログ・デジタル（Ａ／Ｄ　）変換器である。一般に
、Ａ／Ｄ変換器では、未知のアナログ入力電圧が各クロ
ンクサイクルの一方の位相（サンプリング位相、即ち、
サンプリング期間）中に、サンプリングされる。次に、
このサンプリングされた信号は各クロックサイクルの第
２の位相（変換位相、即ち、変換期間）中に基準電圧と
比較され、デジタル信号に変換される。

この変換位相期間中には、他の多くの（「）１ウスキー
ピング」）タスクも実行されねばならない。

このようなハウスキーピングタスクには、例えば、装置
が次のサンプリング位相に応答できるように準備するこ
とも含まれる。

従来の回路においては、普通は、矩形あるいは正弦波形
のクロック信号がＡ／Ｄ変換器に加えられている。この
クロック信号の周波数はスペクトル中のどの点にあって
もよいが、変換期間（処理又はハウスキービニフグ期間
）Ｔｃに対するサンプリング期間Ｔｓの比率（ｄ一定で
ある。この一定比率は、例え・′ハ、サンプリング期間
Ｔｓが変換期間Ｔｃに等しく、かつ、変換器のクロック
入力に直接加えられる対称クロック信号を用いれば得ら
れる。さらに、互いて異なる長さを持ち、期間ＴｃとＴ
ｓを表わし、Ａ／Ｄ変換器で用いられる信号を得るため
に、上記クロック信号をクロックスキューイング手段に
加える方法も知られている。通常、このようなりロツク
スギューイ／グ手段は、単一の与えられた周波数つクロ
ック信号に応動するとされている。

このような装置に加えられる入力クロック信号の周波ｇ
！１．ｆは、普通は、ユーザが選択するもので、広範囲
にわたるものである。この出願の発明者は、未知の入力
電圧をサンプリングするためにＡ／Ｄ変換器にＴｓ／Ｔ
ｃが一定のクロックは号を加えても、クロック信号周波
数スペクトルの大部分における最良の結果をＩＭること
が出来ないことを見出した。

発明者（ｄ、高いクロック周波数では、各サイクル中で
種々の機能を果すために利用可能な時間（Ｔ−〕／ｆ）
が短くなってしまい、この短くなった時間では、ある必
要な機能を重大なエラーを伴うことなく実行するには不
充分であることを見出した。

更に発明者は、クロック周波数が低いと、それ（（対応
して上記時間が長くなり、無関係な・クルレスや雑音パ
ルスによって装置が彫金を受けることも発見した。また
、上述したクロックスキューイング手段は、ある特定の
クロック信号周波数で動作するようにされているという
ことにも注目した。

上述した問題点を第２図を参照して説明する。

第２図の曲線ＡとＢ　を憶、周波数ｆを持ち、１つのサ
イクル中のサンプリング期間と変換期間の各々がｖ２ｆ
に等しいような対称波形（矩形）のプンプリング信号で
代表的なＡ／Ｄ変換器を動作させた時のエラーのレベル
を示す。これに対し、第２図の曲線Ｃは同じＡ／Ｄ変換
器を、この発明に従って、第３図の曲線区間Ａ、Ｂ及び
Ｃによって規定されている非対称サンプリング期間（Ｔ
ｓ）で動作させた場合のエラーレベルを示す。

ＴｓがＴｃと実質的に等しい対称クロック信号を用いる
と、変換器を低りロンク周波数及′高クロックＡ 周波数で動作させようとすると、厳しい制限が加わって
し１う。その中のいくつかのものを次に説明する。

Ａ／Ｄ変換器は普通は比較器を含んでおり、その入力に
サンプリング位相中に未知の入力電圧が加えられる。発
明者は、低クロツク周波数では、入力電圧の振幅が大き
く変化しても良いようにサンプリング期間が充分長い場
合には、通常はサンプリングに先立ってトグル点に駆動
される比較器が飽和状態へ１駆動され、ついで、飽和状
態から出るように駆動される傾向があることを見出した
。比較器は、特に、この比較器が数段のカスケード接読
段からなるものである場合、これらのすべての変化に追
随することは不可能な場合がある。その・、浩果、対称
的な動作を得ようとすると、第２図の曲線Ａで示すよう
に、低い周波数におけるエラーレベルが増大してしまう
。このために、この発明を実施した回路では、第３図の
曲線部分Ａに示すように、低周波数、ＯＨ２からＦＢ□
まで、におけるサンプリング期間を一定の値Ｔｇ□に制
限する。この値Ｔ、３□は、測定されている未知の入力
電圧の偉を正確に検出あるいは捕捉するに必要な最少時
間ＴｓＭより原端に長くはない。

以上に述べたことと共に、発明者は、中間クロック周波
数及び高クロック周波数の範囲・ておいて、変換期間中
に多数のかつ多種の機能が遂行されている場合に、Ａ／
Ｄ変換器に対称形又は矩形のサンプリング信号（この場
合、サンプリング期間と変換期間が等しい）を供給する
と、第２図の曲線Ｂに示すように、周波数の関数として
誤応答が生ずることを発見した。

更に、発明者は、変換期間Ｔｃがある最低値ＴｃＭ以下
になると、エラーレベルが比較的急角度で増大すること
も発見した。更に、発明者は、サンプリング期間Ｔｓを
制御しつつある最低値ＴｓＭ以下に短縮しても、エラー
のレベルはそれほど急には増大しないことも発見した。

この発明は、（１）　Ａ／Ｄ変換器の動作は非対称クロ
ック信号を加えて、サンプリング期間を短かくして変換
期間を長くすることによって改善できるという認識に立
って、（２）非対称信号を生成するクロック整形回路と
、（３）このクロック整形回路を使用した非対称のサン
プリング及び変換期間をもったＡ／Ｄ変換器とを用いる
点にある。

〔発明の概要〕

この発明によるクロック整形回路は、入来クロック信号
の周波数に応答して出力にＴｓ／（Ｔｓ＋Ｔｃ）で表わ
されるテ゛ニーティサイクルを持った非対称す／プリン
グクロック信号ＣＬＳを発生するクロックスキューイン
グ手段を備えており、上記のデユーティサイクルは入来
クロック信号の周波数が高くなると小さくなるものであ
る。サンプリングクロック信号ＣＬＳのＴｓに関してデ
ユーティサイクルが減少するので、これに対応する変換
信号又は基準４Ｍ　号０ＬＲのデユーティサイクルが入
力クロック信号周波数の上昇に伴い増大する。

特に、この発明を実施した回路は、入来クロック信号Ｃ
Ｌ１の周波数ｆに応答して非対称なサンプリングクロッ
ク信号（ＣＬＳ）を発生するクロックスキューイング手
段を含んでおり、この非対称サンプリングクロック信号
ＣＬＳの各サイクルは、（ａ）第１の屈折点周波数Ｆ′
８□以下の入来クロック信号ＣＬｒの全周波数に対して
、ｌ／（２・ＦＢ□）よりも小さす一定値Ｔｓ□を持ち
、（ｂ）Ｆ８□以上のＣＬ工の周波数に対してはｖ２ｆ
からある予め選択された値を差引いた形で変化するよう
なサンプリング期間Ｔｓを含、んでいる。

この発明を実施しだＡ／Ｄ変換器には、同じく、入来ク
ロック信号の周波数に応答して、ＦＢ□よりも高い第２
の屈折点周波数ＦＢ２以上の周波数において、Ｔｃをほ
ぼＴｃＭと等しくかつＴｓ＝Ｔ−ＴｃＭに維持する傾向
のあるサンプリング及び変換クロック信号を生成するク
ロックスキューイング手段を備えている。例えば、この
発明の回路を備えたＡ／Ｄ変換器を、第３図に示す曲線
部Ａ、Ｂ及びＣに従って変化するサンプリング期間Ｔｓ
（但し、’ｒｏ＝’ｒ−’ｒＳ）で動作させたところ、
第２図の■線Ｃで示されるような良好な動作が得られた
。

〔詳刑な説明〕

以下の説明りでおいて、入来クロック信号ＣＬ１は第５
図に示すように対称的なものとし、第４図に示すように
、クロック整形回路に加えられて、種々の信号のうち、
サンプリング期間の長さを決める非対称信号サンプリン
グクロック信号ＣＬ８を生成する。ＣＬｌが高レベルあ
るいは相対的に正のレベルをとる期間をＴＨとし、ＣＬ
工が低レベルあるいは１目対的に負のレベルにある期間
をＴＬとして示す。

ＣＬｌの１サイクルの期間Ｔば１／ｒで、これはＴ　Ｈ
＋Ｔｃに等しい。ここで、ｆは入〈クロック信号ＣＬ　
Ｉの周波数である。ＣＬＳ（ＣＬｌから取出したもの）
が高レベル又は相対的に正のレベルにある期間はＴｓ（
即ち、信号サンプリング期間）として示されている。Ｃ
ＬＳが低レベル又は相対的に負のレベルにある時間ばＴ
ｃ（即ち、信号変換期間）として示す。

ＣＬＳの１サイクルの期間ＴはＣＬｌの期間に等しい。

従って、以下の説明全体を通じて、Ｔ−Ｔｓ＋Ｔｃであ
る。ＣＬ８のテ゛ニーティサイクル（Ｄ）は全クロック
期間（Ｔ）　Ｋ対する正の期間（Ｔｓ）の比として任意
に決められる。この発明を実施したＡ／Ｄ変換器回路で
ば、Ｔｓは通常、ｌ、／（２ｒ）よりも小さくされ、従
って、デユーティサイクルは５０％よりも小さい。

以下の詳荊な説明において、最初に、Ａ／Ｄ変換器中に
形成された一般的な比較器の動作を論じ、そのいくつか
の問題点を検討して、その動作を改善するために必要な
条件を考えてみる。

第１Ａ図はＡ／Ｄ変換器の比較器部分の一部を示す。

この回路は、クロック信号ＣＬ　　と−面玉によってり
一ンオン及びオフされて、振幅”ＲＥＦの基準ＩＥ圧源
９をキャパシタＣ１の「入力」（即ち電Ｋ　ｘ）側に選
択的に結合するように働く相補型伝送ゲートＴＧＩを備
えている。クロック信号ＣＬ８と■Ｔによってターンオ
ン及びオフされる相補型伝送り°−トＴＧ３が、サンプ
リングされるべき入力信号”ＩＮの信号源１１をキャパ
シタＣ１の入力側に選択的に結合するために用いられて
いる。Ｃ１の出力側（即ち、電極Ｙ）は回路点１におい
てインバータエ１０１の入力に接続されている。インバ
ーターＩＯＩは相補導電形の２個の絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）　ｐＨとＮＩＬを有し、こ
れらのｒＧＦＥＴはソース電極がそれぞれｖＤＤとアー
スに、ゲート型部がインバータ入力回路点コ−に、そし
て、ドレン電卓がインバータ出力回路点２に接続されて
いる。

回路へ１と２との間には伝送ゲートＴＧ２□が接続さｎ
ている。ＴＧ２□が開７））れる（イネーブルされる）
と、インバータＩ　１０１の入力と出力が低インピーダ
ンス電路によって接続されて、同電位となる。ついで、
インバータＨＯＩはその「トグル」点に駆動されるが、
この状態を、ここでは、インバータＩ　１０１が「自励
ゼロ化される」と呼ぶ。インバータエ１０１の出力はキ
ャパシタＣ２を介してインバー　タ■コ−ｏ２の入力に
接続されている。インバータＩ　１０２はｌｌ０Ｉと酊
じ型の相補インバータを形成するように相互接扮されだ
相補ＩＧＦＥＴ　Ｐ２１とＮ２１とで構成されている。

、ｌ１０２の入力（回路点３）と出力（回路点４）との
間には伝送グー）　ＴＧ２２が接続されている。ＴＧ２
１とＴＧ２２はクロック信号ＣＬＲと■Ｔとにより、同
時に開かれ、あるいは同時に閉じる。同じバイアス条件
下で、Ｐｌｌのソース・ドレン間インピーダンス（Ｚ、
□、）カＮ１１のソース・ドレン間インピーダンス（Ｚ
Ｎ□□）に等しい場合は、ｌｌ０１の入出力回路点１及
び２ば、各サイクルの自動ゼロ部分期間中、ｖ９．／２
て、［駆動される。同ン間インピーダンス（ＺＮ、□）
に等しい等しい場合は、Ｉ　１０２の入力回路点３と出
力回路点４ば、各サイクルの自動ゼロ部分期間中、ｖＤ
Ｄ／２に駆動される。

回路点４の出力は、この回路点４とインバータエ１０３
の入力との間接続された伝送グー）　ＴＧ２３と備えた
ラツチュ０４に供給される。インバータＸ　１０３の出
力はインバータ１１０４の入力とデコーダ／エンコーダ
１０６の入力とに結合されている。インバータエ１０４
の出力はデコーダ／エンコーダ１０６の他方の入力に結
合されており、更に、伝送ゲートＴＧ２４を通じてイン
バータＩ　１０３の入力に結合されている。第１Ａ図の
回路において、ＣＬＲ信号が低の時ＴＧ２３がターンオ
ンされ、ＣＬＲが高の時ターンオフされる。ＴＧ２４は
ＣＬＲが低でターンオンされ、高の時ターンオフされる
。

サンプリング期間と変換期間に実行されるべき種々の機
能を明らかにする第１Ａ図の比較器の１つの動作モード
を第１Ｂ図の波形を参考にして説明する。

１）各変換期間中、サンプリング期間の開始に先立って
、例えば、時間ＴＡからＴｃまでの間で、ＣＬＲが高（
萌；−が低）で、ＣＬ８が低（可が高）の間は伝送ゲー
トＴＧＩ　、　Ｔｅ２１及びＴｅ２２がオンで、Ｔｅ３
がオフとなる。その結果、インバータエ１０１と１１０
２は自動ゼロ化され、インバータ１１０１とＩＩ○２が
対称であれば、回路点１〜４はＶｆ）ｎ／２又はこれに
近い値に１駆動される。この期間中、ＴＧｌがターンオ
ンされているので、基準電圧源９から基準電圧ｖＲＥＦ
がキャパシタＣ１の入力端子Ｘに供給され、従って、キ
ャパシタＣ１はｖＲＥＦの値まで充電される。

２）時間ｔｏで、ＣＬＲが低（てＴが高）になって、伝
送ゲートＴＧ１、Ｔｅ２１及び’Ｉ’Ｇ２２をターンオ
フする。

ＣＬＳは依然として低であるから、Ｔｅ３もオフのまま
である。

３）ｔｏからち□までの期間Ｔｂｌの間、ＣＬ、とＣＬ
　Ｒは低を維持する。この期間Ｔｂ□は、Ｔｅ３のター
ンオンの）ｉＶＣＴＧｌのターンオフを確実知行うに充
分な長さに選択される。このようにすると、■や、と端
子Ｘとの間の電気接続がＶ工、とＸとの接続が行われる
前に遮断されるので、Ｖゎ、とｖ１Ｎト。短絡が防止で
きる。

４）　時間も□で、ＣＬＳは高（−己；”が低）となっ
てサンプリング期間（Ｔｓ）が始まる。サンプリングさ
れるべき入力電圧（ｖｌＮ）が開いた伝送グー１−　Ｔ
ｅ３を通して０１の入力に供給される。Ｖ工、がＣ１に
蓄積されているｖＲＥＦ　よりも正の時は回路点ｌに正
の７４、圧差（”ＩＮ　　”ＲＥＦ　）が生じ、これが
インバータ１１０１で増幅反転され、更に、インバータ
１１０２によって増幅され反転されて、１１０２の出力
（回路点４）に「高」の電圧が発生する。Ｃ１に蓄積さ
れているｖＲＰ、Ｆが”ＩＮよりも正の時は、負の電圧
差が回路点１に現われ、これが工１０１により増幅反転
され、１１０２ＶＣよって更に増幅反転されて、工１０
２の出力（回路点４）に「低」の電圧が現われる。

各クロックサイクルのサンプリング位相期間中（即ち、
時間もよとも２の間）は、ＣＬＲは低で、伝送ゲートＴ
ＧＩ　ＸＴｅ２１及びＴｅ２２は閉じている。

５）　時間ｔ２でＣＬｓ　：は低となってサンプリング
期間が終了する。Ｔｅ３がターンオフされて、ＶＩＮと
端子Ｘ間の接続が断たれる。時間ｔからｔ３まで（即ち
、時間ｔ、に続く期間Ｔｂ２の間）、ＣＬＲは低のま５
なので、ＴＧＩ　、Ｔｅ２１及びＴｅ２２はオフのま＼
である。

６）　この期間Ｔｂ２は、ＴＧｌがターンオンされて”
ＲＥＦと０１との間が接続される前にＴｅ３がターンオ
フとなってｖＩＮとＣ１の間の接続が断たれるに充分な
長さに選択されている。こうすることによって、ｖＲ□
とｖＩＮとの間の短絡を防止できる。更に、期間Ｔｂ２
中、サンプリング位相に回路点１に生成された差電圧（
即ち、”ＩＮ　”ＲＥＦ又は”ＲＥＦ　”ＩＮ　）はイ
ンバーターＩＯＩ、１１０２及びラッチ１０４中のイン
バータｒ　１０３と１１０４　（これらのインバータは
ＩＩ○１と１１０２　と同じタイプのものとすることが
できる）によって増幅されている。期間Ｔｂ２の間、う
：フチ１０４の伝送ゲートＴＧ２３はターンオンされ（
Ｔｅ２４はオフ）、従って、回路点４の信号は伝送ゲー
トＴＧ２３を介してランチ１０４のインバーター１０３
の入力に結合される。インバーター　１０３は差信号を
更に増幅反転してインバータエ１０４に供給し、インバ
ータＩ　１０４は供給された差信号を更に増幅反転する
。

このようにして、Ｉ　１０１、Ｉ　１０２．１１０３．
１１０４の各出力に生成される信号は、ここで論理「１
」と規定するＶＤＤと、論理「０」と規定するアース電
位とのいずれか一方に向けて駆動され続ける。Ｔｂ２の
終了点、即ち、時間ｔ３において、Ｔｅ２３はターンオ
フされ、Ｔｅ２４がターンオンされて、インバーター　
１０４の出力の増幅された信号がＩ　１０３の入力へ再
生的に帰還され、サンプリングされた信号清報はランチ
されてランチ１０４に記憶される。

７）　時間もで、ＣＬＲは高となるが、ＣＬ８は既に低
となっている。ＣＬＲが高になると、ＴＧｌ、Ｔｅ２１
、Ｔｅ２２及びＴｅ２４はターンオンされ、Ｔｅ２３は
ターンオフされ゛、又、、　Ｔｅ３は既にオフ状態にあ
る。ＴＧＩがオンになると、ｖＲＦ、、がキャパシタＣ
１の端子Ｘ　９て結合される。Ｔｅ２１とＴｅ２２がタ
ーンオンされると、インバータｌｌ０ＩとＩ　１０２が
自動ゼロ化され、回路点１．２．３及び４ｔｄＶＤｏ／
２又はそれに近い値となる１、これとは無関係に、ラッ
チされている情報（即チ、ラッチ１０４の出力）がデコ
ーダ／エンコーダ１０６　ｉて供給される。ラッチ及び
テ゛コード／エンコード機能を遂行するための時間を、
ここでは、Ｔ９トする。ラッチがそのフル論理レベルに
到達することを可能にし、かつ、信号情報をデコーダ／
エンコーダ１０６を通して廼埋して出力Ｂに評価さｆ″
した信号を生成するのに要する時間Ｔ９ば、信号をサン
プリングする又は基準電圧をサンプリングするだけのた
めに必要とする時間よりも長い場合がしｊばし、げある
。

発明者１は、信号ｔ７ｆ報の匙理中シて、制御卸出来な
い信号エラーが生じることを防止するためには、Ｔｑ（
ｄある最低値Ｔ９Ｍよりも小さくなってはならないこと
を見出した。

その結果として、次のことが結論される。

Ａ、各サンプリング期間（Ｔｓ）中（ｄ、入力信号（Ｖ
ＩＮ）をサンプリングし、”ＩＮを比較器の入力に加え
て差信号を得、この差信号をインバータＩ　１０１、ｌ
１０２．１１０３及び工１０４によって増嘉するための
時間が必要である。発明者は、エラーをほとんど又は全
く生じさせることなく入力信号を正確にサンプリングす
るためには、ある最少時間’ｓ　Ｍが必要であることを
知った。

Ｂ、′！また、各変換期間（Ｔｃ）中は、（ａ）　Ｖ、
、、をサンプリングしてキャパシタＣ１の入力に加ｉ、
（ｂ）インバータエ１０１とＩ　１０２とを自動ゼロ［
ヒし、（Ｃ）伝送ゲ−トＴＧ３がターンオンされる＠　
Ｋ　ＴＣｚｌをオフ（・ζし、（ｄｌＴＧｌがターンオ
ンされる前にＴｅ３をターンオフすると共に、差信号を
増幅し、（ｅ）ランチ１０４に供給された情報をラッチ
中で再生的に帰還させ、ランチ出力をフル論理「ｌ」又
は論理「０」レベルに、駆動し、（ｆ）ラッチ１０４−
で生成された情報をデコーダ／エンコーダ１０６に供給
して情報を少くとも最少時間Ｔｑ＋Ａの間処理（即ち、
デコー）′／エンコード）するための時間が必要となる
。

発明者は、（菫かなエラー又は全くエラーなしで、サン
プリングされた入力信号を意味のあるデータに変換する
には、ある最低限の時間（ＴｃＭ）が必要であることを
見出した。この時間ＴｃＭＶｒｃは、期間Ｔ□、４期間
Ｔ　ｑ　Ｍ及び期間Ｔｂ□、Ｔｓ．が含まれる。ここで
、ＴｒｌＡＩ″ｉ基準信号をエラーを１輩かしか又は全
く伴うことなくサンプリングするだめに要する最少時間
である。〔低周波数で（かつ、ＴｒＭ中に自動ゼロ化が
行われない場合）、基準は号を正確にサンプリングしか
つそのサンプルを比較器入力に供給す已に必要なこの最
少時間”ｒＭは、入力信号全正確にサンプリングしてそ
のサンプルを比較型入カンこ供給するのに要する最低時
間Ｔｇヶと等しいと考えることができる。高い周波数で
は（特に、基準電圧のサンプリング中に、自動ゼロ化及
び他のハウスキーピングが行われる場合には）、もはや
、ＴｒＭをＴｓＭに等しいと見ることはできず、事実、
、　　ＴｓＭよりも長くなるであろう。〕次に、７９Ｍ
は信号を適正シて調整処理するのに必要な最少時間で、
この調整処理（では比較された信号をフル論理レベルま
で増幅すること、その信号をラッチすること及び比較さ
れた信号をデコードすることが含すれるｏＴｂｌとＴｂ
２については、前述した通りである。

第１Ａ図の回路を更に解析してみると、すでに幾つか（
４述へたが、この回路の広周波数恥囲（でわたる動作に
関して、いくつかの問題のあることがわかった。サンプ
リング期間Ｔ中にＩ　１０１の入力；てＶ１Ｎが加えら
れると、その前に自動ゼロ化されてトグル点にセットさ
れている工１０１と１１０２がす早く応答して増幅を行
う。工１０３とＩ　１０４も同様にす早く応答して増幅
を行う。従って、サンプリング期間中、”ＲＥＦ’より
大さなあるいは小さなＶＩＮ　Ｋ対して、■□。□、１
１０２　）　　１１０３及、１１０４は飽和点に向けて
７動され、あるいは飽和状態に、駆動される。そこで、
もしＶＩＮがサンプリング期間中に別の値に変ると、１
１０１．１１０２、Ｉ］、０３及びＩ　１０４は逆方向
に駆動され、サンプリング期間中、飽和状態から出なけ
れＩＬ″ｆならないＳ合がある。従って、Ｔｓが充分な
幅を有し、従って、比較器入力における信号が大きく変
化すると、比較器は飽和状態に駆動されまた飽和状態か
ら駆動されることになる。比較器は、特にそれが数段の
カスゲート段で構成されている場合は、このような変化
に追随できない場合がある。第２図の曲線Ａは、低い周
波数（４−おいてサンプルパルス幅が大きくなりすぎる
場合、それによって生ずる可能性のあるエラーのレベル
を表わしている。このために、低い周波数においては、
サンプリング期間は、測定中の未知の入力電圧の値を正
確に検出あるい（ｄ捕捉するだめに必要な最少限の時よ
りあまり長くなってはならない。

この発明を実施したある１つのＡ／Ｄ変換器では、その
比較器部と他の回路部分とに加えられたＣＬ８とＣＬ８
（ＣよってＴｓが、ＯＨｚから約１２．８ＭＨｚの第１
の屈折点Ｆ’　Ｂ　１までの低周波範囲全体を通して、
３３ナノ秒という固定した値Ｔｓ□に設定された。第２
図の曲線Ｃの低周波数範囲の部分に示すように、低い周
波数における潜在的エラー源が大幅に減少した。３３ナ
ノ秒というＴｓ□は（０〜１２．８ＭＨｚの周波数範囲
内において）、全ての条件下でｖｌＮを適切にサンプリ
ングするに充分な時間的余裕を与えるように選択された
ものである。この３３ナノ秒というのは、いくらか１空
え目な設定であり、サンプルの精度にそれ程の影響を与
えることなり、５０％までは、減縮可能である。従って
、低い円、波数（即ち、１／（ＴｓＭ十ＴｃＭ）よりか
なり低い入来クロック信号（ＣＬ工）の周波数）では、
第４図の回路で作られ第１図の回路に供給されるサンプ
リング期間（Ｔｓ）はある値の時間Ｔ９□に限定され、
このＴ９□は、サンプリング中のｖｌＮの正確な読取り
をＵｍ実にするための充分な余裕を与えるべく、Ｔ４よ
りも（過度に長すぎてはならないが、）相当長くされて
いる。低い周波数におけるＴｓＯ幅を制限することによ
り、比較器回路の過度のスルーイング（ａｌｅｗｉｎｇ
　）を防止しつ＼、適切なＶエエ、のサンプリングを行
うことができる。これにより、低い周波数における応答
性が改善される。即ち、低い周波数において、低いエラ
ーレベルで応答スる。

対称的なＣＬ８クロック信号を供給されだＡ／Ｄ変換器
の中間（即ち、ＦＢ□とＦＢ２０間）周波数応答特性と
高（即ち、２８２以上）周波数応答特性を第２図の曲線
Ｂで示す。これから明らかなように、装置のエラーレベ
ルはクロック周波ｍ　カ／（７８Ｍ　＋ＴｃＭ）を超え
ると急激に増大する。発明者は前述した第１Ａ図の回路
の分析結果に基ついて、高い周波数ニオイでハ、データ
を正確にサンプリングシテ変換するだめに必要な最少限
の時間は最早適用できず、基準電圧をサンプリングし、
得られたデータを調整処理するためには入力信号をサン
プリングするに要する時間よりも多くの時間を必要とす
ることを見出した。

さらに、実験と分析に基づいて、比較された信号の調整
処理に割当てられた時間（Ｔ　）がＴ　ｑ　Ｍより りも短くなると、得られるデータ出力のエラーレベルは
急激かつ急勾配で増大することもわかった。

Ｔ９がＴ　ｑ　Ｍよりも短い時に辱られる結果と対、照
的に、サンプリング時間Ｔｓを制御しつつＴｓＭ以下に
した時及び基準電圧のサンプリングの時間を′ＰｒＭよ
り僅かに短くした時は、計測結果のエラーは可制御的に
増大することもわかった。エラーレベルヲ可制御にして
動作させる場合には、エラーレベルがある所定レベル以
下である限り、この変換器は使用可能でありかつ有効で
ある。従ってＦ′８．と第２の屈折点周波数ＦＢ２の間
の中間周波数範囲内では、この発明を実施したある１つ
のＡ／Ｄ変換器の比較器部とその他の回路に加えられる
ＣＬ、と薯Ｔ信号は、Ｔｓを（１／２ｆ）−ＴＤＡに等
しい値とし、Ｔｃを（ｌ／２ｆ）十Ｔ、Ａとするように
された。ここで、ＴＤＡは一定の時間で、例えば、７９
Ｍの２分の１である。

Ｔｃに対してＴｓを短くするにつれて、Ｔｃ中で信号を
適正に調整処理するために用いることのできる時間が出
来る。

発明者は更に、高周波数においては、変換期間ＴｃがＴ
ｃＭ以下にならない時に、最低エラーレベルが得られる
ことも発見した。従って、高周波数範囲では、Ａ／Ｄ変
換器は、ＴｃがＴｃＭに等しく、ＴｓがＴ　−ＴＣＭに
等しくなるように変化するクロック信号ＣＬＳで動作さ
せた。

要約すると、第３図の曲線部ＡＸ　Ｂ及びＣに示すよう
な周波数の関数として幅が変化する丈ンプリングパルス
でもってＡ／Ｄ変換器を動作させると、第２図の曲線Ｃ
で表わされる応答特性が得られた。

最良の結果（即ち、第２図の曲線Ｃで表わされるような
任意の与えられた周波数においてエラーが最少になるこ
と）は、第３図の曲線部ＡＸ　Ｂ及びＣに合致する３屈
折点クロックパルス方式を用いれば得られることば明ら
かである。

チューティサイクルが周波数の関数である異る率で変わ
るサンプリングパルス幅を生成するためのクロック信号
発生用クロック整形回路の簡略化巳たブロック回路図が
第４図である。以下に詳述するように、第４図の回路は
、第３図に示す複数の曲線部に必要なパルス幅を持った
非対称なサンプリング、変換信号を選択的に生成するだ
めに用いることができる。しかし、第４図の回路は、他
の所望の及び／又は選ばれたパルス幅を得るように変更
可能である。第４図の回路は、信号源３１から供給され
る入来クロック信号ＣＬ工を受ける入力端子４１を持つ
。クロック信号ＣＬ工は、その周波数ｆが例えばＯＨｚ
から５０ＭＨｚ以上まで変化し得る矩形波とすることが
できる。入来クロック信号（ｃｒ、１）の周波数（ｆ）
は、普通は回路のユーザによって選定される。アナログ
・デジタル変換の技術分野では周知のように、クロック
周波数はナイキスト規準を満足するためには、通常、サ
ンプリングされる未知の入力電圧の最高周波数成分の少
くとも２倍でなければならない。

第４図の回路は、３つの異る時間遅延を生成するために
３つのグループ（ＤＩ、Ｄ２及びＤ３　）に分割された
カスケード接続されたコ、３個のインバータ（工１〜工
１３）を含んでいる。第４図のインバータは全て同一集
積回路上に形成することが好ましい。

第４図のクロック整形回路をＡ／Ｄ変換器の一部として
形成する時は、インバータが温度、処理及び電圧変動の
関数としてＡ／Ｄ変換器回路の他の部分に追随できるよ
うに、Ａ／Ｄ変換器を構成する回路と同一のＩＣ上に形
成することが好ましい。説明の便宜上、以下の説明中で
は第４図中の全てのインバータは同一のもので、各イン
バータが３ナノ秒の伝播遅延（てＤ）を持つものとする
。Ａ／Ｄ変換器の構成素子が、例えば第１図中のインバ
ータエ１０１や工１０２のような相補型ＭＯ３（０ＭＯ
３）装置で構成されている場合は、第４図のインバータ
も同様にＭＯＳ型のインバータであることが好ましい。

第４図を参照すると、第１と第２のインバータ（ＩＩ、
Ｉ２）　　が第１の遅延回路網Ｄ１を形成している。第
２のインバータ段２の出力から第１の遅延信号出力ｆＡ
が取出されている。出力ｆＡはＡＮＤゲートＧ１によっ
てクロンク入力ＣＬ１でＡＮＤ９３理され、第１の非対
称出力ＣＬＡを発生する。ＣＬｌを遅延した信号ｆＡで
ＡＮＤすると、ＣＬ工倍信号＠緑部から６ナノ秒（即ち
、２で、）が除去されて、第５Ａ図〜第５Ｅ図に示すよ
うな非対称な信号ＣＬＡが生成される。

信号ＣＬＡはガ□−（ｌ／ｚｒ　）−２で、の期間「高
」で、Ｔ、□＝（ｌ、Ｑｒ　）　＋２で、の期間「低」
となる矩形波信号である。ここで、ＴＤ　ｉ”ｌ：　ｌ
インバータ段の云播遅魅に等しい。て、が３ナノ秒の場
合は、ＣＬＡの正向きのパルスの、福はＣＬｌの正向き
のパルス幅から６ナノ秒を差引いたものである。ここで
、６ナノ秒はＤＩの全伝播遅延時間を表わし、この遅延
時間はインバータエ１とＩ２の遅延時間の和である。

遅延回路網Ｄ２を形成するようにグループ分けされたカ
スケード接続インバータ段３〜Ｉ９によりｆＡから７伝
播遅延の後に、第９のインバータエ９の出力に第２の遅
延信号ｆＢが生成される。ｆＢは信号ＣＬ□及びｆＡに
対し位相がずれており、その前縁ばｆＡ倍信号遷移部に
対し、７伝播遅唾（１つのインバータが呈する伝播遅延
７つ分、例えば２１ナノ秒）遅れている。

第２の遅延信号ｆＢから、遅延回路網Ｄ３と形成するよ
うに組合わされたカスケード接続インバータ段ユ０〜１
１３　Ｋよシ与えられる４伝播遅延時間後に、１３番目
のインバータＩ１３の出力に、第３の遅延出力信号ｆ。

が生成される。

出力ｆＢとｆ。はＯＲゲートＧ２によってＯＲ処理され
て、出力ＣＬＢが生成される。出力ＣＬＢはＡＮＤグー
）Ｇ３によって信号ＣＬＡとＡＮＤ処理されて、第３図
の曲線部ＡＸ　Ｂ及びＣで示されるような周波数の関数
として変化する正方向のパルス＠Ｔｓを有するサンプリ
ングクロック信号ＣＬ８が生成される。ＣＬ８Ｌ号が初
歩的なインバータ手段によってＣＬ８から敢出される。

信号ＣＬＲは１）　　ＣＬ工と、ＣＬＳパルスが正にな
る時よりＴ、□前に生ずる遅延ＣＬ、信号とを組合わせ
、２）ＣＬ８と、ＣＬＳが負になる時から時間Ｔｂ２だ
け後に生じるＣＬ８の遅延された形のものとを組合わせ
ることによって作られる。これらの信号が、インバータ
と論理ゲートを組合わせた回路に供給されて、ＣＬ８が
正になる時よりも時間Ｔｂ□だけ早く負になり、ＣＬＳ
が負になった後時間Ｔｂ２で正（Ｃなるクロック信号Ｃ
ＬＲが生成される。インバータによってＣＬ　　からＣ
ＬＲが生成される。ＣＬ８及びその他のクロック信号は
、第１Ａ図にその一部を示したＡ／Ｄ変換器の比較器部
その他の回路に供給される。

第５Ａ図及び第５Ｂ図に示すようにＦＢ□よりも低い低
周波数では、遅延回路網Ｄ２とＤ３の出力に生成された
出力ｆＢとｆｏは、ＣＬＡクロック信号の後縁から一部
を除去して、１１伝播遅延（即ち、遅延回路網Ｄ２とＤ
３の遅延量の和）分の一定の幅を持ったサンプリングパ
ルスＴｓを生成する。即ち、ＣＬＢ（これはｆＢとｆ。

とのＯＲ処理により跨られたもの）をＣＬＡでＡＮＤす
ると、ＣＬ工の各サイクルの１１云播遅延に相当する時
間「高」となるサンプリングクロック信号ＣＬＳが生成
される。

ＣＬ　　の第１の屈折点Ｐ　（但し、ＦＢ□は約１２．
８Ｉ　　　　　　　　　　　　　　　　　　ＢＩＭＨｚ
とする）以下の全周波数に対してと同様、第５Ａ図に示
すようＫ　ＣＬｌの周波数が約８．３３ＭＨｚである時
、あるいは、第５Ｂ図に示すように、約１１．１ＭＨｚ
である時、Ｔｓの幅は工３から１１３まで（即ち、遅延
回路網Ｄ２とＤ３）の１１個のインバータ分の云播延量
に等しい。各伝播遅延量を３ナノ秒とすると、ＣＬ８ク
ロック信号のＴｓは第１の屈折点周波数Ｆ′８□以下の
全周波数において一定、この場合３３ナノ秒、となる。

このＣＬＳがＡ／Ｄ変換器に加えられると、その「高」
期間がサンプリングパルス＠（Ｔｓ）即ちサンプリング
期間を決定し、各クロックサイクルの残りの部分（Ｔｃ
＝Ｔ−Ｔｇ□）が信号変換用として用いられる。

Ｐ　からＦ′Ｂ２までの中間の周波数範囲では、すンプ
リングパルス幅Ｔｓは３３ナノ秒よシ矩かい。この範囲
では、ＣＬ８はＣＬＡと等しく、とのＣＬＡはＣＬｌ−
２で。に等しい。ＣＬ８の正方向部分（即ちＴｓ）は、
（’Ｌ／２ｆ　）　−２７，と表わすことができ、その
負方向期間（即ち、Ｔｃ）は、従って、（１／ｚｆ）　
＋　２で、に等しい。中間周波数範囲では、遅延信号ｆ
Ｂとｆ。がＯＲ処理されると、ＣＬＡ−を包含する（ブ
ラケットする）正向きのクロック信号ＣＬ　Ｂが生成さ
れる。従って、ＣＬ８を作るためにＣＬＡがＣＬＢとＡ
ＮＤされると、ＣＬＳはＣＬＡと等しくなる。このこと
を、第５Ｃ図及び第５Ｄ図に示す。これらの図において
、ＣＬｌの周波数はそれぞれ１６　、６ＭＨｚと２０　
、８ＭＨｚとする。

いずれの嚇合も、Ｔｓは（１／２ｆ）　−２τ、に等し
く、！。は（１／２ｆ）＋２で、に等しい。

第４図の回路において、痴がｆ。とＯＲされて、ＣＬＢ
が作られ、そのＣＬＢがＣＬＡ（！：ＡＮＤされてＣＬ
８が生成される時、第２の屈折点ＦＢ２が２５ＭＨｚ以
上の点に形成される。Ｆ　以上では、ＴｃＫ対するＴｓ
Ｏ比が、第３図の曲線部Ｃに従って、周波数の増加に伴
い急激に低下する。これにより、Ｔｃは可能な限り長く
、ＴｃＭにほぼ等しく、かつ、ＴｓはＴ−ＴｃＭに等し
く維持される。従って、得られたクロック信号をＡ／Ｄ
変換器に供給した場合、Ｆ′Ｂ２より高い周波数では、
各サイクル中、利用可能な時間の大部分がサンプリング
されたデータの変換用となる。

第５Ｅ図に示すように、Ｆ′８．より高い周波数では、
出力ｆ。とｆＢは正方向のＣＬＡクロック信号の＠縁部
を除去して第３図の曲線部Ｃに合致するＴｓを持ったク
ロック信号ＣＬＳを生成する。

第４図の回路で生成された信号ＣＬＳ、η；、ＣＬＲ及
びＣＬＲは、第１Ａ図に一部を示した比較器とその関連
回路に供給されることにより、周波数の関数としてのサ
ンプリング時間Ｔｓが第３図の曲線部Ａ１Ｂ及びＣに従
うことになり、その結果として、第２図の曲線Ｃが示す
ように、広い周波数範囲にわたって装置のエラーが最小
に抑えられる。

第４図に示すクロック整形回路では、入来クロック信号
（ＣＬ工）から取出された種々の遅延信号が生成されて
いる。これらの種々の遅延信号及びＣＬ工は論理組合せ
されて、周波数帯が異なるとデデューテイサイクルも異
なるような幾つかの信号が生　′成される。これらの論
理組合せの中のいくつかのものを詳述したが、遅延＠（
Ｄｉ　、Ｄ２　、Ｄ３　）に沿った点から他の遅延信号
（夕］ｊえば、Ｉ５の出力において１０を、エフの出力
において録）を取出して別の遅延出力及び／又はＣＬｌ
と組合せて、第３図に示す曲線とは異なるサンプリング
曲線を尋るようにしてもよいことは明らかである。さら
に、遅延素子の数を増減するのもこの発明の範囲内であ
る。

この発明の特徴は、いくつかの数値を例にとって、第４
図の回路（でよって生（戊されたクロック信号のあるも
のを第１Ａ図に一部を示すような型式のＡ／Ｄ変換器に
供給して得られた結果を吟味することによって最も良く
評価できよう。−例として、Ｔ４が１５ナノ秒で、Ｔｃ
Ｍが２７ナノ秒、従って、ＴｓＭ＋ＴｃＭ＝”ナノ秒で
あるとする。低周波数では、充分な時間があり、最小サ
ンプリング及び変換期間は、エラーを小さく抑えるため
に、かなりな余裕で増減できる。従って、低い周波数で
は、ＴｃがＴｓと等しいかそれより大きい限り、一定の
サンプリング期間Ｔｓとして３３ナノ秒を選定するのが
合理的である。従って、第４図の回路では、第３図の曲
線部Ａに示すようして、Ｔｓは第１のす折点周波数Ｆ′
３□である１２．８ＭＨｚ以下の全周波数に対して３３
ナノ秒の一定したパルス＠Ｔ、３□となるように設定さ
れている。各サイクルの残りの時間は信号変換（であて
られる。変換時間Ｔｃは明確な形では示されていないが
、Ｔ−Ｔｓに等しい。但し、Ｔば１／ｆであり、ｆはＣ
Ｔ、工の周波数である。

ＦＢ□より高＜　’Ｂ２より低い中間の周波数範囲では
、サンプリング及び変換に利用でさる時間：ｌマ短くな
る。この中間周波数範囲内で、変換期間ＴｃがＴｓより
もある一定の時間だけ長いことが望ましいし、−例とし
て、Ｔ　ｑ　Ｍが１２ナノ秒で、Ｔｃがで、よりもこの
Ｔ９Ｍ分の１２ナノ秒だけ長いことが望まれるとする。

これは第４図の回路により実現可能である。即ち、第４
図の回路はＣＬ　Ｉに応答して、ＦＢ□とＦ′Ｂ２の間
のＣＬ８信号を発生し、その結果、Ｔｓ＝（１７２ｆ）
−２で。、Ｔｃ＝　（１／２ｆ）　＋　２で９、（但し
、て、ば３ナノ秒）となる。

第５Ｃ図及び第５Ｄ図に示すような中間周波数範囲では
２、Ｔｓ（即ち、ＣＬＳの正向きの部分）とＴｃ（即ち
、ＣＬｓの負向きの部分）の値は、Ｔ９Ｍを１２ナノ秒
として、第４図の回路によって得られる。

ＣＬ、の周波数（ｆｏ、１）が１６．６ＭＨｚの時、１
サイクルの期間Ｔば６０ナノ秒に等しく、この期間は次
のように分割される（第５Ｃ図）。′ｒ８−２４ナノ秒
、ＴＣ＝３６ナノ秒。Ｔ　ｑ　Ｍが１２ナノ秒の時は、
基準電圧Ｖつ、をサンプリングしかつ他のハウスキーピ
ングを行うだめの残りの変換期間は２４ナノ秒となる。

ＣＬ工の周波数が約２０　、８ＭＨｚの時は、Ｔは４８
ナノ秒（第５Ｄ図及び第３図）となり、これは次のよう
に分けられる。Ｔｓが１８ナノ秒（即ち、６τＤ）、Ｔ
Ｃが３０ナノ秒（即ち、１０’７．）。Ｔ　ｑ　Ｍが１
２ナノ秒とすると、変換期間の残り（・ま１８ナノ秒で
ある。

このように、中間周波数範囲では、ＴｃばＴｓよシュ２
ナフ秒長くされる。この１２ナノ秒はＴ　ｑ　Ｍの長さ
である。この差を維持することにより、テ゛−夕のサン
プリングとそれに続くデータ変換に充分な時間をあて＼
、良好な動作を行わせることかでさる。

高い周波数における動作は、ＴｃＭが２７ナノ秒である
ことを想起すれ（―′、より良く理解できよう。

ＣＬ工の周波数が’Ｂ２よりも高い場合は、変換期間Ｔ
ｃをＴｃＭにほぼ等しく保つことによりエラーレベルを
最小にすることが出来た。即ち、Ｆ′Ｂ２より高い周波
数では、’ｃＭは比較的一定Ｖこ維持され、一方、Ｔｓ
、４はサンプリング期間（Ｔｓ）が（１／２　ｆ　）−
ＴｃＭとなるように減少させられる。

第３図の曲線部Ｃに従うサンプリング期間Ｔｓ（従って
、ＣＬ８）を生成するためには、信号ｆＢとｆ。

のみをグー）Ｇ２でＯＲ処理してＣＬＢを作ればよく、
このＣＬＢはＣＬＡとＡＮＤされて所要のＣＬ８が得ら
れる。第５Ｅ図には、Ｆ′８．より高い２７ＭＦＩｚの
周波数において、第４図の回路により生成される典型的
な波形が示されているが、この２’７ＭＨｚでは、ＣＬ
ＢばＣＬＡの前縁を１云播遅延量（即ち、３ナノ秒）だ
け切断、即ち、短くするようＫ　ｅ＋％き、それによっ
て、Ｔｓが９ナノ秒、ＴｃがＴＱＭに等しい２７ナノ秒
となっている。２’７ＭＨｚより高い周波数では、ＴＣ
ｊｉ　２７ナノ秒（即ち、ＴｃＭ）に比較的一定に保持
され、それに対応して、Ｔｓはそれ以上意味のある信号
を提供できなくなる程短くなるまで、周波数の増加に伴
い減少する。

前述したように、第４図の回路の高周波動作は、Ｔｓが
第３図の曲線部Ｃで限定される率よりもゆっくりと減少
するように変更することが出来る。例えば、Ｔｓは第３
図に示す曲線りや他の、例えば曲線ＣとＤの中間にある
曲線Ｅのような曲線に従って変化するようにしてもよい
。パルス幅は、第４図に示すように、遅延回路網の種々
の点から出力、例えばｆＤやｆＰｌ、、を取出し、これ
らの出力をｆＢＪ？Ｆｆ。

とｏＲｚ理して、所望のサンプリング期間及び変換期間
を与えるだめに必要なＣＬ８を作ることにより制（財）
できる。

例、ｔば、再び中間周波数範囲の動作について考えると
、第４図の回路を、１９Ｍを１２ナノ秒に保持して、Ｔ
とＴ　　Ｔｑ　　とが互いに等しくかつサイクルの残り
の時間を分けあうように動作させることが出来る。この
動作モードでは、Ｔｓは第３図の曲線部りに沿って変化
する。この曲線部りは曲線部Ｂの延長である。第３図の
曲線部ＢとＤに沿った動作は信号ｆ、とｆ３とを信号ｆ
Ｂとｆ。とでＯＲ処理して、Ｆ′８□以上の周波数に対
するＣＬＳとして信号ＣＬＡを作ることにより達成でき
る。

このために、２５ＭＨｚを超える周波数範囲に対するＴ
ｓとＴｃの変化は、Ｔｓ−（１７２ｆ　）−２で、及び
Ｔｃ＝（１／２ｆ　）　＋　２τ、という関係から計算
するか、あるいは、第３図の曲線部Ｂ及びＤから求めら
れる。

いくつかの典型的な結果を次の表て示す。

表 表に示した結果は、第４図の回路の動作と第３図の曲線
部ＢとＤの対応性を示している。このように、装置を実
質的にＣＬＳとして再生された信号ＣＬＡで動作させる
ことにより、Ｔｓを（１７２ｆ　）　−２で。

の形で変化させ、最短期間Ｔ　ｑ　Ｍを保持し、かつ、
信号サンプリング期間及び基準電圧サンプリング期間（
Ｔｃ−１９Ｍ）をＣＬｌの周波数がＦＢ□を超えるとそ
れに比例して短くすることが確実に行える。

要約すると、Ａ／Ｄ変換器の最良の結果ばＡ／Ｄ変換器
を第３図に示すような曲線に従うサンプリングパルスで
動作させることにより得られた。即ち、（ａ）　　低い
周波数の範囲、即ちＯＨｚからＦＢ□までは、Ｔｓを一
定の期間Ｔｓ□（例えば、３３ナノ秒）とし、Ｔｃを（
１／ｆ　）　　Ｔｓ１とする。

（ｂ）　　Ｆ１３１と　８２の間の中間周波数範囲では
、サンプリング期間Ｔｓを（ｌ／２）−２′″Ｃ９に、
Ｔｃを（ｖ２　ｆ　）＋　２　ＴＤＫする。

（Ｑ）　　高周波数範囲ではＴｃをほぼＴｃＭに等しく
保持し、Ｔｓは従って減少する。但し、高周波数範囲で
は、Ｔｓが第３図の曲線部分ＣとＤの間にある曲線に沿
うように、ＴｓとＴｃとを制御することにより、動作範
囲を広げることができる。

【図面の簡単な説明】

第１Ａ図と第１Ｂ図はこの発明に従って動作するり変換
器の比較器回路部分とそれに供給される非対称クロック
信号の波形とを示す図、第２図は典型的なＡ／Ｄ変換器
が対称サンプリングパルス及び非対称サンプリングパル
スに応答して呈するエラ一応答特性を周波数の関数とし
て示す図、第３図は第２図の曲線Ｃで示される良好な結
果を得るだめに第１図のＡ／Ｄ変換器に加えられるサン
プリングパルス幅Ｔｓの変化を周波数の関数として示す
図、第４図はこの発明によるクロック整形回路の概略回
路図、第５Ａ図乃至第５Ｅ図は、それぞれ、異なる周波
数において第４図の回路の種々の点に生成される信号の
波形図である。 ’ｌＩ許出頭人　　　　アールシーニー　コーポレーシ
ョン化　理　人　　　清　　水　　　　哲　　ほか２名
１３３ｕｅｃ （＃、ｆｉｌＪ川ｈ　働１用、　・６　・１１．１ＮＨ
２＜　ｒ＆ｌ　’　１２．８ＭＨ２ｆｌＶＩＩｌａｉｔ
ｌｌ：　　ｔＣＬ工・　ｉ−１６，６ｉ１Ｈ２＞　ＦＢ
。 才５Ｃ口

Claims (2)

【特許請求の範囲】
1. （１）周波数ｆと周期Ｔ＝１／ｆとを有する入来クロッ
   ク信号に応答するＡ／Ｄ変換器であつて、 上記入来クロック信号のサイクルに応答して、サンプリ
   ングクロック信号のサイクルであつて、各サイクルがサ
   ンプリング期間Ｔ＿ｓと変換期間Ｔ＿ｃとを含んでいる
   ものを供給するクロックスキューイング手段と；上記サ
   ンプリングクロック信号の各サイクル中に応答し、各サ
   ンプリング期間中に入力信号をサンプリングし、続く変
   換期間中にサンプルをデジタルデータに変換するための
   変換手段であつて、上記入力信号を正確にサンプルする
   ためには最少サンプリング期間Ｔ＿ｓ＿Ｍを必要とし、
   かつ、サンプルを意味をなすデータに変換するためには
   最少変換期間Ｔ＿ｃ＿Ｍを必要とするような変換手段と
   を備え、上記入来クロック信号の周波数ｆが、この入来
   クロック信号の周期Ｔ＝１／ｆがＴ＿ｓ＿Ｍ＋Ｔ＿ｃ＿
   Ｍよりも短くなるような範囲内にあり、 更に、上記クロックスキューイング手段は上記入来クロ
   ック信号の周波数に応答して、この周波数がｆ＝１／（
   Ｔ＿ｓ＿Ｍ＋Ｔ＿ｃ＿Ｍ）である第１の屈折点周波数Ｆ
   ＿Ｂ＿１より高いが第２の屈折点周波数Ｆ＿Ｂ＿２より
   も低い時、形成されたサンプリングクロック信号を変換
   期間Ｔ＿ｃが５０％より大きくサンプリング期間Ｔ＿ｓ
   が５０％より小さい非対称形にするものであることを特
   徴とするＡ／Ｄ変換器。
2. （２）周波数ｆと１サイクルの周期Ｔ＝１／ｆとを有し
   かつ相対的に正の第１の部分Ｔ＿１と相対的に負の第２
   の部分Ｔ＿２とを有する供給された入来クロック信号と
   同じ周波数ｆを有する非対称サンプリングクロック信号
   を生成する回路であつて、上記入来クロック信号の上記
   第１と第２の部分のレベルに応答して、各サイクル中に
   期間Ｔ＿ｓを含むような上記サンプリングクロック信号
   を出力に生成するクロックスキューイング手段を備えて
   おり、 上記周波数ｆは最低周波数端から第１の屈折点周波数Ｆ
   ＿Ｂ＿１を通つて最高周波数端まで広がる範囲内にあり
   、 上記サンプリングクロック信号の各サイクル中、上記ク
   ロックスキューイング手段は、 （ａ）上記入来クロック信号の周波数が上記第１の屈折
   点周波数Ｆ＿Ｂ＿１より低い時は、上記期間Ｔ＿ｓを一
   定の幅Ｔ＿ｓ＿１に設定し、 （ｂ）上記入来クロック信号の周波数が上記第１の屈折
   点周波数Ｆ＿Ｂ＿１よりも高い時は、上記期間Ｔ＿ｓを
   １／２ｆから予め選定された一定時間Ｔ＿ｘを差引いた
   幅に設定し、それによつてＴ＿ｓを１／２ｆよりも短く
   するように働く、 非対称サンプリングクロック信号発生回路。