JPH0343810B2

JPH0343810B2 -

Info

Publication number: JPH0343810B2
Application number: JP61233128A
Authority: JP
Inventors: Goodon Furanshisu Deinguooru Andoryuu
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1985-10-01
Filing date: 1986-09-29
Publication date: 1991-07-03
Also published as: HK105694A; GB2181315B; KR910001052B1; GB8623541D0; KR870004577A; DE3633310A1; DE3633310C2; US4633222A; GB2181315A; JPS6291022A

Description

【発明の詳細な説明】

〔発明の利用分野〕この発明は、広い周波数範囲内にある周波数を
持つた入来クロツク信号から取出されたサンプリ
ング用クロツク信号のデユーテイサイクルを制御
するための回路に関するものである。〔発明の背景〕クロツク信号の応答する装置では、しばしば、
動作が各クロツクサイクルの２つの位相の双方、
即ち、クロツク信号が相対的に（低レベル）の時
及び相対的に（高レベル）の時の両方で生ずるこ
とが要求される。このような方式の一例はアナロ
グ・デジタル（Ａ／Ｄ）変換器である。一般に、
Ａ／Ｄ変換器では、未知のアナログ入力電圧が各
クロツクサイクルの一方の位相（サンプリング位
相、即ち、サンプリング期間）中にサンプリング
される。次に、このサンプリングされた信号は各
クロツクサイクルの第２の位相（変換位相、即
ち、変換期間）中に基準電圧と比較され、デジタ
ル信号に変換される。この変換位相期間中には、
他の多くの（「ハウスキーピング」）タスクも実行
されねばならない。このようなハウスキーピング
タスタには、例えば、装置が次のサンプリング位
相に応答できるように準備することも含まれる。従来の回路においては、普通は、短形あるいは
正弦波形のクロツク信号がＡ／Ｄ変換器に加えら
れている。このクロツク信号の周波数はスペクト
ル中のどの点にあつてもよいが、変換期間（処理
又はハウスキーピング期間）T_Cに対するサンプ
リング期間T_Sの比率は一定である。この一定比
率は、例えば、サンプリング期間T_Sが変換期間
T_Cに等しく、かつ、変換器のクロツク入力に直
接加えられる対称クロツク信号を用いれば得られ
る。さらに、互いに異なる長さを持ち、期間T_C
とT_Sを表わし、Ａ／Ｄ変換器で用いられる信号
を得るために、上記クロツク信号をクロツクスキ
ユーイング手段に加える方法も知られている。通
常、このようなクロツクスキユーイング手段は、
単一の与えられた周波数のクロツク信号に応動す
るとされている。この明細書中で、クロツク信号およびサンプリ
ング信号等について、「対称」というのはそのデ
ユーテイサイクルが50％である状態を指し、たと
えば、対称信号とはこれら信号の１サイクルにお
いてそのサンプリング期間と残余の期間（Ａ／Ｄ
変換器では変換期間に相当）の時間幅が等しい形
の信号であり、「非対称」とは上記デユーテイサ
イクルが50％でない状態、たとえばサンブリング
期間と残余の期間の時間幅が等しくなに形の信号
を指して言う場合に使用する。このような装置に加えられる入力クロツク信号
の周波数ｆは、普通は、ユーザが選択するもの
で、広範囲にわたるものである。この出願の発明
者は、未知の入力電圧をサンプリングするために
Ａ／Ｄ変換器にT_S／T_Cが一定のクロツク信号を
加えても、クロツク信号周波数スペクトルの大部
分における最良の結果を得ることが出来ないこと
を見出した。発明者は、高いクロツク周波数で
は、各サイクル中で種々の機能を果すために利用
可能な時間（Ｔ＝１／ｆ）が短くなつてしまい、
この短くなつた時間では、ある必要な機能を重大
なエラーを伴うことなく実行するには不充分であ
ることを見出した。更に発明者は、クロツク周波
数が低いと、それに対応して上記利用可能な時間
が長くなり、無関係なパルスや雑音パルスによつ
て装置が影響を受けることも発見した。また、上
述したクロツクスキユーイング手段は、ある特定
のクロツク信号周波数で動作するようにされてい
るということにも注目した。上述した問題点を第２図を参照して説明する。
第２図の曲線ＡとＢは、周波数ｆを持ち、１つの
サイクル中のサンプリング期間と変換期間の各々
が１／2fに等しいような対称波形（短形）のサン
プリング信号で代表的なＡ／Ｄ変換器を動作させ
た時のエラーのレベルを示す。これに対し、第２
図の曲線Ｃは同じＡ／Ｄ変換器を、この発明に従
つて、第３図の曲線区間Ａ、Ｂ及びＣによつて規
定されている非対称サンプリング期間（T_S）で
動作させた場合のエラーレベルを示す。 T_SがT_Cと実質的に等しい対称クロツク信号を
用いると、変換器を低クロツク周波数及び高クロ
ツク周波数で動作させようとすると、厳しい制限
が加わつてしまう。その中にいくつかのものを次
に説明する。Ａ／Ｄ変換器は普通は比較器を含んでおり、そ
の入力にサンプリング位相中に未知の入力電圧が
加えられる。発明者は、低クロツク周波数では、
入力電圧の振幅が大きく変化しても良いようにサ
ンプリング期間が充分長い場合には、通常はサン
プリングに先立つてトグル点に駆動される比較器
が飽和状態へ駆動され、ついで、飽和状態から出
るように駆動される傾向があることを見出した。
比較器は、特に、この比較器が数段のカスケード
接続段からなるものである場合、これらのすべて
の変化に追随することは不可能な場合がある。そ
の結果、対称的な動作を得ようとすると、第２図
の曲線Ａで示すように、低い周波数におけるエラ
ーレベルが増大してしまう。このために、この発
明を実施した回路では、第３図の曲線部分Ａに示
すように、低周波数、ＯHzからF_B1まで、におけ
るサンプリング期間を一定の値T_S1に制限する。
この値T_S1は、測定されている未知の入力電圧の
値を正確に検出あるいは捕捉するに必要な最少時
間T_SMより極端に長くはない。以上に述べたことと共に、発明者は、中間クロ
ツク周波数及び高クロツク周波数の範囲におい
て、変換期間中に多数のかつ多種の機能が遂行さ
れている場合に、Ａ／Ｄ変換器に対称形又は短形
のサンプリング信号（この場合、サンプリング期
間と変換期間が等しい）を供給すると、第２図の
曲線Ｂに示すように、周波数の関数として誤応答
が生ずることを発見した。更に、発明者は、変換期間T_Cがある最低値T_CM
以下になると、エラーレベルが比較的急角度で増
大することも発見した。更に、発明者は、サンプ
リング期間T_Sを制御しつつある最低値T_SM以下に
短縮しても、エラーのレベルはそれほど急には増
大しないことも発見した。この発明は(1)Ａ／Ｄ変換器の動作は非対称クロ
ツク信号を加えて、サンプリング期間を短かくし
て変換期間を長くすることによつて改善できると
いう認識に立つて、(2)非対称信号を生成するクロ
ツク整形回路と、(3)このクロツク整形回路を使用
した非対称のサンプリング及び変換期間をもつた
Ａ／Ｄ変換器とを用いる点にある。〔発明の概要〕この発明によるクロツク整形回路は、入来クロ
ツク信号の周波数に応答して出力にT_S／（T_S＋
T_C）で表わされるデユーテイサイクルを持つた
非対称サンプリングクロツク信号CL_Sを発生する
クロツクスキユーイング手段を備えており、上記
のデユーテイサイクルは入来クロツク信号の周波
数が高くなると小さくなるものである。サンプリ
ングクロツク信号CL_SのT_Sに関してデユーテイサ
イクルが減少するので、これに対応する変換信号
又は基準信号CL_Rのデユーテイサイクルが入力ク
ロツク信号周波数の上昇に伴ない増大する。特に、この発明を実施した回路は、入来クロツ
ク信号CL_Iの周波数ｆに応答して非対称なサンプ
リングクロツク信号（CL_S）を発生するクロツク
スキユーイング手段を含んでおり、この非対称サ
ンプリングクロツク信号CL_Sの各サイクルは、(a)
第１の区分点周波数F_B1以下の入来クロツク信号
CL_Iの全周波数に対して、１／（２・F_B1）より
も小さな一定値T_S1を持ち、(b)F_B1以上のCL_Iの周
波数に対しては１／2fからある予め選択された値
を差引いた形で変化するようなサンプリング期間
T_Sを含んでいる。この発明を実施したＡ／Ｄ変換器には、同じ
く、入来クロツク信号の周波数に応答して、F_B1
よりも高い第２の区分点周波数F_B2以上の周波数
において、T_CをほぼT_SMと等しくかつT_S＝Ｔ−
T_CMに維持する傾向のあるサンプリング及び変換
クロツク信号を生成するクロツクスキユーイング
手段を備えている。例えば、この発明の回路を備
えたＡ／Ｄ変換器を、第３図に示す曲線部Ａ、Ｂ
及びＣに従つて変化するサンプリング期間T_S（但
し、T_C＝TT_S）で動作させたところ、第２図の
曲線Ｃで示されるように良好な動作が得られた。〔詳細な説明〕以下の説明において、入来クロツク信号CL_Iは
第５図に示すように対称的なものとし、第４図に
示すように、クロツク整形回路に加えられて、
種々の信号のうち、サンプリング期間の長さを決
める非対称信号サンプリングクロツク信号CL_Sを
生成する。CL_Iが高レベルあるいは相対的に正の
レベルをとる期間をT_Hとし、CL_Iが低レベルある
いは相対的に負のレベルにある期間をT_Lとして
示す。CL_Iの１サイクルの期間Ｔは１／ｆで、こ
れはT_H＋T_Lに等しい。ここで、ｆは入来クロツ
ク信号CL_Iの周波数である。CL_S（CL_Iから取出し
たもの）が高レベル又は相対的に正のレベルにあ
る期間はT_S（即ち、信号サンプリング期間）とし
て示されている。CL_Sが低レベル又は相対的に負
のレベルにある時間はT_C（即ち、信号変換期間）
として示す。CL_Sの１サイクルの期間ＴはCL_Iの
期間に等しい。従つて、以下の説明全体を通じ
て、Ｔ＝T_S＋T_Cである。CL_Sのデユーテイサイ
クル(D)は全クロツク期間(T)に対する正の期間
（T_S）の比として任意に決められる。この発明を
実施したＡ／Ｄ変換器回路では、T_Sは通常、
１／（2f）よりも小さくされ、従つて、デユーテ
イサイクルは50％よりも小さい。以下の詳細な説明において、最初に、Ａ／Ｄ変
換器中に形成された一般的な比較器の動作を論
じ、そのいくつかの問題点を検討して、その動作
を改善するために必要な条件を考えてみる。第１Ａ図はＡ／Ｄ変換器の比較器部分の一部を
示す。この回路は、クロツク信号CL_Rと_Rによ
つてターンオン及びオフされて、振幅V_REFの基準
電圧源９をキヤパシタＣ１の「入力」（即ち電極
Ｘ）側に選択的に結合するように働く相補型伝送
ゲートTG１を備えている。クロツク信号CL_Sと
CL_Sによつてターンオン及びオフされる相補型伝
送ゲートTG３が、サンプリングされるべき入力
信号V_INの信号源１１をキヤパシタＣ１の入力側
に選択的に結合するために用いられている。Ｃ１
の出力側（即ち、電極Ｙ）は回路点１においてイ
バータＩ１０１の入力に接続されている。インバ
ータＩ１０１は相補導電形の２個の絶縁ゲート電
界効果トランジスタ（IGFET）Ｐ１１とＮ１１
を有し、これらのIGFETはソース電極がそれぞ
れV_DDとアースに、ゲート電極がインバータ入力
回路点１に、そして、ドレン電極がインバータ出
力回路点２に接続されている。回路点１と２との
間には伝送ゲートTG₂₁が接続されている。TG₂₁
が開かれる（イネーブルされる）と、インバータ
Ｉ１０１の入力と出力が低インピーダンス電路に
よつて接続されて、同電位となる。ついで、イン
バータＩ１０１はその「トグル」点に駆動される
が、この状態を、ここでは、インバータＩ１０１
が「自動ゼロ化される」と呼ぶ。インバータＩ１
０１の出力はキヤパシタＣ２を介してインバータ
Ｉ１０１の入力に接続されている。インバータＩ
１０２はＩ１０１と同じ型の相補インバータを形
成するように相互接続された相補IGFET Ｐ２１
とＮ２１とで構成されている。Ｉ１０２の入力
（回路点３）と出力（回路点４）との間には伝送
ゲートTG２２が接続されている。TG２１とTG
２２はクロツク信号CL_Rと_Rとにより、同時に
開かれ、あるいは同時に閉じる。同じバイアス条
件下で、Ｐ１１のソース・ドレン間インピーダン
ス（Z_P11）がＮ１１のソース・ドレン間インピー
ダンス（Z_N11）に等しい場合は、Ｉ１０１の入出
力回路点１及び２は、各サイクルの自動ゼロ部分
期間中、V_DD／２に駆動される。同様に、同じバ
イアス条件に対して、Ｐ２１のソース・ドレン間
インピーダンス（Z_P21）がＮ２１のソース・ドレ
ン間インピーダンス（Z_N21）に等しい場合は、Ｉ
１０２の入力回路点３と出力回路点４は、各サイ
クルの自動ゼロ部分期間中、V_DD／２に駆動され
る。回路点４の出力は、この回路点４とインバータ
Ｉ１０３の入力との間に接続された伝送ゲート
TG２３を備えたラツチ１０４に供給される。イ
ンバータＩ１０３の出力はインバータＩ１０４の
入力とデコーダ／エンコーダ１０６の入力とに結
合されている。インバータＩ１０４の出力はデコ
ーダ／エンコーダ１０６の他方の入力に結合され
ており、更に、伝送ゲートTG２４を通じてイン
バータＩ１０３の入力に結合されている。第１Ａ
図の回路において、CL_R信号が低の時TG２３が
ターンオンされ、CL_Rが高の時ターンオフされ
る。TG２４は_Rが低でターンオンされ、高の
時ターンオフされる。サンプリング期間と変換期間に実行されるべき
種々の機能を明らかにする第１Ａ図の比較器の１
つの動作モードを第１Ｂ図の波形を参考にして説
明する。 (1) 各変換期間中、サンプリング期間の開始に先
立つて、例えば、時間T_AからT_Oまでの間で、
CL_Rが高（_Rが低）で、CL_Sが低（_Sが高）
の間は伝送ゲートTG１，TG２１及びTG２２
がオンで、TG３がオフとなる。その結果、イ
ンバータＩ１０１とＩ１０２は自動ゼロ化さ
れ、インバータＩ１０１とＩ１０２が対称であ
れば、回路点１〜４はV_DD／２又はこれに近い
値に駆動される。この期間中、TG１がターン
オンされているので、基準電圧源９から基準電
圧V_REFがキヤパシタＣ１の入力端子Ｘに供給さ
れ、従つて、キヤパシタＣ１はV_REFの値めで充
電される。 (2) 時間t_Oで、CL_Rが低（_Rが高）になつて、
伝送ゲートTG１，TG２１及びTG２２をター
ンオフする。CL_Sは依然として低であるから、
TG３もオフのままである。 (3) t_Oからt₁までの期間T_b1の間、CL_SとCL_Rは低
を維持する。この期間T_b1は、TG３のターン
オンの前にTG１のターンオフを確実に行うに
充分な長さに選択される。このようにすると、
V_REFと端子Ｘとの間の電気接続がV_INとＸとの
接続が行われる前に遮断されるので、V_REFと
V_INとの短縮が防止できる。 (4) 時間t₁で、CL_Sは高（_Sが低）となつてサ
ンプリング期間（T_S）が始まる。サンプリン
グされるべき入力電圧（V_1N）が開いた伝送ゲ
ートTG３を通してＣ１の入力に供給される。
V_INがＣ１に蓄積されている。V_REFよりも正の
時は回路点１に正の電圧差（V_IN−V_REF）が生
じ、これがインバータＩ１０１で増幅反転さ
れ、更に、インバータＩ１０２によつて増幅さ
れ反転されて、Ｉ１０２の出力（回路点４）に
「高」の電圧が発生する。Ｃ１に蓄積されてい
るV_REFがV_INよりも正の時は、負の電圧差（V_IN
−V_REF）が回路点１に現われ、これがＩ１０１
により増幅反転され、Ｉ１０２によつて更に増
幅反転されて、Ｉ１０２の出力（回路点４）に
「低」の電圧が現われる。各クロツクサイクル
のサンプリング位相期間中（即ち、時間t₁とt₂
の間）は、CL_Rは低で、伝送ゲートTG１，TG
２１及びTG２２は閉じている。 (5) 時間t₂でCL_Sは低となつてサンプリング期間
が終了する。TG３がターンオフされて、V_1N
と端子Ｘ間の接続が断たれる。時間t₂からt₃ま
で（即ち、時間t₂に続く期間T_b2の間）、CL_Rは
低のまゝなので、TG１，TG２１及びTG２２
はオフのまゝである。 (6) この期間T_b2は、TG１がターンオンされて
V_REFとＣ１との間が接続される前にTG３がタ
ーンオフとなつてV_INとＣ１との間の接続が断
たれるに充分な長さに選択されている。こうす
ることによつて、V_REFとV_INとの間に短絡を防
止できる。更に、期間中T_b2中、サンプリング
位相に回路点１に生成された差電圧（即ち、
V_IN−V_REF又はV_REF−V_IN）はインバータＩ１０
１，Ｉ１０２及びラツチ１０４中のインバータ
Ｉ１０３とＩ１０４（これらのインバータはＩ
１０１とＩ１０２と同じタイプのものとするこ
とができる）によつて増幅されている。期間
T_b2の間、ラツチ１０４の伝送ゲートTG２３
はターンオンされ（TG２４はオフ）、従つて、
回路点４の信号は伝送ゲートTG２３を介して
ラツチ１０４のインバータＩ１０３の入力に結
合される。インバータＩ１０３は差信号を更に
増幅反転してインバータＩ１０４に供給し、イ
ンバータＩ１０４は供給された差信号を更に増
幅反転する。このようにして、Ｉ１０１，Ｉ１
０２，Ｉ１０３，Ｉ１０４の各出力に生成され
る信号は、ここで論理「１」と規定するV_DD
と、論理「０」と規定するアース電位とのいず
れか一方に向けて駆動され続ける。T_b2の終了
点、即ち、時間t₃において、TG２３はターン
オフされ、TG２４がターンオンされて、イン
バータＩ１０４の出力の増幅された信号がＩ１
０３の入力へ再生的に帰還され、サンプリング
された信号情報はラツチされてラツチ１０４な
記憶される。 (7) 時間t₃で、CL_Rは高となるが、CL_Sは既に低
となつている。CL_Rが高になると、TG１，TG
２１，TG２２及びTG２４はターンオンされ、
TG２３はターンオフされ、又、TG３は既に
オフ状態にある。TG１がオンになると、V_REF
がキヤパシタＣ１の端子Ｘに結合される。TG
２１とTG２２がターンオフされると、インバ
ータＩ１０１とＩ１０２が自動ゼロ化され、回
路点１，２，３及び４はV_DD／２又はそれに近
い値となる。これとは無関係に、ラツチされて
いる情報（即ち、ラツチ１０４の出力）がデコ
ーダ／エンコーダ１０６に供給される。ラツチ
及びデコード／エンコード機能を遂行するため
の時間を、ここでは、T_qとする。ラツチがそ
のフル論理レベルに到達することを可能にし、
かつ、信号情報をデコーダ／エンコーダ１０６
を通して処理して出力Ｂに評価された信号を生
成するのに要する時間T_qは、信号をサンプリ
ングする又は基準電圧をサンプリングするだけ
のために必要とする時間よりも長い場合がしば
しばある。発明者は、信号情報の処理中に、制御出来ない
信号エラーが生じることを防止するためには、
T_qはある最低値T_qMよりも小さくなつてはならな
いことを見出した。その結果として、次のかことが結論される。Ａ各サンプリング期間（T_S）中は、入力信号
（V_1N）をサンプリングし、V_1Nを比較器の入力
に加えて差信号を得、この差信号をインバータ
Ｉ１０１，Ｉ１０２，Ｉ１０３及びＩ１０４に
よつて増幅するための時間が必要である。発明
者は、エラーをほとんど又は全く生じさせるこ
となく入力信号を正確にサンプリングするため
には、ある最少時間T_SMが必要であることを知
つた。Ｂまた、各変換期間（T_C）中は(a)V_REFをサン
プリングしてキヤパシタＣ１の入力に加え、(d)
インバータＩ１０１とＩ１０２とを自動ゼロ化
し、(c)伝送ゲートTG３がターンオンされる前
にTG１をオフにし、(d)TG１がターンオンさ
れる前にTG３をターンオフすると共に、差信
号を増幅し、(e)ラツチ１０４に供給された情報
をラツチ中で再生的に帰還させ、ラツチ出力を
フル論理「１」又は論理「０」レベルに駆動
し、(f)ラツチ１０４で生成された情報をデコー
ダ／エンコーダ１０６に供給して情報を少くと
も最少時間T_qMの間処理（即ち、デコード／エ
ンコード）するための時間が必要となる。発明者は、僅かなエラー又は全くエラーなし
で、サンプリングされた入力信号を意味のあるデータ
に変換するには、ある最低限の時間（T_cM）が必
要であることを見出した。この時間T_cMには、期
間T_rM期間T_qM及び期間T_b1、T_b2が含まれる。こ
こで、T_rMは基準信号をエラーを僅かしか又は全
く伴うことなくサンプリングするために要する最
小時間である。〔低周波数で（かつ、T_rM中に自
動ゼロ化が行われない場合）、基準信号を正確に
サンプリングしかつそのサンプルを比較器入力に
供給するに必要なこの最小時間T_rMは、入力信号
を正確にサンプリングしてそのサンプルを比較器
入力に供給するのに要する最低時間T_sMと等しい
と考えることができる。高い周波数では（特に、
基準電圧のサンプリング中に、自動ゼロ化及び他
のハウスキーピングが行われる場合には）、もは
や、T_rMをT_sMに等しいと見ることはできず、事
実、T_sMよりも長くなるであろう。〕次に、T_qMは
信号を適正に調整処理するのに必要な最少時間
で、この調整処理には比較された信号をフル論理
レベルまで増幅すること、その信号をラツチする
こと及び比較された信号をデコードすることが含
まれる。T_b1とT_b2については、前述した通りで
ある。第１Ａ図の回路を更に解析してみると、すでに
幾つかは述べたが、この回路の広周波数範囲にわ
たる動作に関して、いくつかの問題のあることが
わかつた。サンプリング期間T_S中にＩ１０１の
入力にV_INが加えられると、その前に自動ゼロ化
されてトグル点にセツトされているＩ１０１とＩ
１０２がす早く応答して増幅を行う。Ｉ１０３と
Ｉ１０４も同様にす早く応答して増幅を行う。従
つて、サンプリング期間中、V_REFより大きなある
いは小さなV_INに対して、I₁₀₁，Ｉ１０２，Ｉ１
０３及、Ｉ１０４は飽和点に向けて駆動され、あ
るいは飽和状態に駆動される。そこで、もしV_IN
がサンプリング期間中に別の値に変ると、Ｉ１０
１，Ｉ１０２，Ｉ１０３及びＩ１０４は逆方向に
駆動され、サンプリング期間中、飽和状態から出
なければならない場合がある。従つて、T_Sが充
分な幅を有し、従つて、比較器入力における信号
が大きく変化すると、比較器は飽和状態に駆動さ
れまた飽和状態から駆動されることになる。比較
器は、特にそれが数段のカスケード段で構成され
ている場合は、このような変化に追随できない場
合がある。第２図の曲線Ａは、低い周波数におい
てサンプルパルス幅が大きくなりすぎる場合、そ
れによつて生ずる可能性のあるエラーのレベルを
表わしている。このために、低い周波数において
は、サンプリング期間は、測定中の未知の入力電
圧の値を正確に検出あるいは捕捉するために必要
な最少限の時よりあまり長くなつてはならない。この発明を実施したある１つのＡ／Ｄ変換器で
は、その比較器部と他の回路部分とに加えられた
CL_Sと_SによつてT_Sが、０Hzから約12.8MHzの
第１の屈折点F_B1までの低周波範囲全体を通して、
33ナノ秒という固定した値T_s1に設定された。第
２図の曲線Ｃの低周波数範囲の部分に示すよう
に、低い周波数における潜在的エラー源が大幅に
減少した。33ナノ秒というT_s1は（０〜12.8MHz
の周波数範囲内において）、全ての条件下でV_IN
を適切にサンプリングするに充分な時間的余裕を
与えるように選択されたものである。この33ナノ
秒というのは、いくらか控え目な設定であり、サ
ンプリングの精度にそれ程の影響を与えることな
く、50％までは、減縮可能である。従つて、低い
周波数（即ち、１／（T_sM＋T_cM）よりかなり低
い入来クロツク信号（CL_I）周波数）では、第４
図の回路で作られ第１図の回路に供給されるサン
プリング期間（T_S）はある値の時間T_s1に限定さ
れ、このT_s1は、サンプリング中のV_INの正確な
読取りを確実にするための充分な余裕を与えるべ
く、T_sMよりも（過度に長すぎではならないが、）
相当長くされている。低い周波数におけるT_Sの
幅を制限することにより、比較器回路の過度のス
ルーイング（slewing）を防止しつゝ、適切な
V_INのサンプリングを行うことができる。これに
より、低い周波数における応答性が改善される。
即ち、低い周波数において、低いエラーレベルで
応答する。対称的なCL_Sクロツク信号を供給されたＡ／Ｄ
変換器の中間（即ち、F_B1とF_B2の間）周波数応答
特性と高（即ち、F_B2以上）周波数応答特性を第
２図の曲線Ｂで示す。これから明らかように、装
置のエラーレベルはクロツク周波数が１／（T_sM
＋T_cM）を超えると急激に増大する。発明者は前
述した第１Ａ図の回路の分析結果に基づいて、高
い周波数においては、データを正確にサンプリン
グして変換するために必要な最少限の時間は最早
適用できず、基準電圧をサンプリングし、得られ
たデータを調整処理するためには入力信号をサン
プリングするに要する時間よりも多くの時間を必
要とすることを見出した。さらに、実験と分析に基づいて、比較された信
号の調整処理に割当てられた時間（T_q）がT_qMよ
りも短くなると、得られるデータ出力のエラーレ
ベルは急激かつ急勾配で増大することもわかつ
た。T_qがT_qMよりも短い時に得られる結果と対照
的に、サンプリング時間T_Sを制御しつつT_sM以下
にした時及び基準電圧のサンプリングの時間を
T_rMより僅かに短くした時は、計測結果のエラー
は可制御的に増大することもわかつた。エラーレ
ベルを可制御にして動作させる場合には、エラー
レベルがある所定レベル以下である限り、この変
換器は使用可能でありかつ有効である。従つて
F_B1と第２の区分点周波数F_B2の間の中間周波数範
囲内では、この発明を実施したある１つのＡ／Ｄ
変換器の比較器部とその他の回路に加えられる
CL_Sと_S信号は、T_Sを（１／2f）−T_DAに等しい
値とし、T_Cを（１／2f）＋T_DAとするようにされ
た。ここで、T_DAは一定の時間で、例えば、T_qM
の２分の１である。T_Cに対してT_Sを短くするに
つれて、T_C中で信号を適正に調整処理するため
に用いることのできる時間が出来る。発明者は更に、高周波数においては、変換期間
T_CがTcM以下にならない時に、最低エラーレベ
ルが得られることも発見した。従つて、高周波数
範囲では、Ａ／Ｄ変換器は、T_CがT_cMに等しく、
T_SがＴ−T_cMに等しくなるように変化するクロツ
ク信号CL_Sで動作させた。要約すると、第３図の曲線部Ａ，Ｂ及びＣに示
すような周波数の関数として幅が変化するサンプ
リングパルスでもつてＡ／Ｄ変換器を動作させる
と、第２図の曲線Ｃで表わされる応答特性が得ら
れた。最良の結果（即ち、第２図の曲線Ｃで表わ
されるような任意の与えられた周波数においてエ
ラーが最少になること）は、第３図の曲線部Ａ，
Ｂ及びＣに合致する３区分点クロツクパルス方式
を用いれば得られることは明らかである。デユーテイサイクルが周波数の関数である異る
率で変わるサンプリングパルス幅を生成するため
のクロツク信号発生用クロツク整形回路の簡略化
したブロツク回路図が第４図である。以下に詳述
するように、第４図の回路は、第３図に示す複数
の曲線部に必要なパルス幅を持つた非対称なサン
プリング、変換信号を選択的に生成するために用
いることができる。しかし、第４図の回路は、他
の所望の及び／又は選ばれたパルス幅を得るよう
に変更可能である。第４図の回路は、信号源３１
から供給される入来クロツク信号CL_Iを受ける入
力端子４１を持つ。クロツク信号CL_Iは、その周
波数ｆが例えば０Hzから50MHz以上まで変化い得
る矩形波とすることができる。入来クロツク信号
（CL_I）の周波数ｆは、普通は回路のユーザによ
つて選定される。アナログ・デジタル変換の技術
分野では周知のように、クロツク周波数はナイキ
スト規準を満足するためには、通常、サンプリン
グされる未知の入力電圧の最高周波数成分の少く
とも２倍ではければならない。第４図の回路は、３つの異る時間遅延を生成す
るために３つのグループ（Ｄ１，Ｄ２及びＤ３）
に分割されたカスケード接続された13個のインバ
ータＩ１〜Ｉ１３を含んでいる。第４図のインバ
ータは全て同一集積回路上に形成することが好ま
しい。第４図のクロツク整形回路をＡ／Ｄ変換器
の一部として形成する時は、インバータが温度、
処理及び電圧変動の関数としてＡ／Ｄ変換器回路
の他の部分に追随できるように、Ａ／Ｄ変換器を
構成する回路と同一のIC上に形成することが好
ましい。説明の便宜上、以下の説明中では第４図
中の全てのインバータは同一のもので、各インバ
ータ３ナノ秒の伝播遅延（τ_D）を持つものとす
る。Ａ／Ｄ変換器の構成素子が、例えば第１図中
のインバータＩ１０１やＩ１０２のような相補型
MOS（CMOS）装置で構成されている場合は、第
４図のインバータも同様にMOS型のインバータ
であることが好ましい。第４図を参照すると、第１と第２のインバータ
Ｉ１，Ｉ２が第１の遅延回路網Ｄ１を形成してい
る。第２のインバータＩ２の出力から第１の遅延
信号出力f_Aが取出されている。出力f_AはANDゲ
ートＧ１によつてクロツク入力CL_IでAND処理
され、第１の非対称出力CL_Aを発生する。CL_Iを
遅延した信号f_AでANDすると、CL_I信号の前縁部
から６ナノ秒（即ち、2τ_D）が除去されて、第５
Ａ図〜第５Ｅ図に示すような非対称な信号CL_Aが
生成される。信号CL_AはT_H1＝（１／2f）−2τ_Dの期
間「高」で、T_L1＝（１／2f）＋2τ_Dの期間「低」と
なる矩形波信号である。ここで、τ_Dは１インバー
タ段の伝播遅延に等しい。τ_Dが３ナノ秒の場合
は、CL_Aの正向きのパルスの幅はCL_Iの正向きの
パルス幅から６ナノ秒を差引いたものである。こ
こで、６ナノ秒はＤ１の全伝播遅延時間を表わ
し、この遅延時間はインバータＩ１とＩ２の遅延
時間の和である。遅延回路網Ｄ２を形成するようにグループ分け
されたカスケード接続インバータＩ３〜Ｉ９によ
りf_Aから７伝播遅延の後に、第９のインバータＩ
９の出力に第２遅延信号f_Bが生成される。f_Bは信
号CL₁及びf_Aに対し位相がずれており、その前縁
はf_A信号の遷移部に対し、７伝播遅延（１つのイ
ンバータが呈する伝播遅延７つ分、例えば21ナノ
秒）遅れている。第２の遅延信号f_Bから、遅延回路網Ｄ３を形成
するように組合わされたカスケード接続インバー
タＩ１０〜Ｉ１３により与えられる４伝播遅延時
間後に、13番目のインバータＩ１３の出力に、第
３の遅延出力信号f_Cが生成される。出力f_Bとf_CはORゲートＧ２によつてOR処理さ
れて、出力CL_Bが生成される。出力CL_BはANDゲ
ートＧ３によつて信号CL_AとAND処理されて、
第３図の曲線部Ａ，Ｂ及びＣで示されるような周
波数の関数として変化する正方向のパルス幅T_S
を有するサンプリングクロツク信号CL_Sが生成さ
れる。_S信号が初歩的なインバータ手段によつ
てCL_Sから取出される。信号CL_Rは(1)CL_Iと、CL_S
パルスが正になる時よりT_b1前に生ずる遅延CL_I
信号とを組合わせ、(2)CL_Sと、CL_Sが負になる時
から時間T_b2だけ後に生じるCL_Sの遅延された形
のものとを組合わせることによつて作られる。こ
れらの信号が、インバータと論理ゲートを組合わ
せた回路に供給されて、CL_Sが正になる時よりも
時間T_b1だけ早く負になり、CL_Sが負になつた後
時間T_b2で正になるクロツク信号CL_Rが生成され
る。インバータによつてCL_Rから_Rが生成され
る。CL_S及びその他のクロツク信号は、第１Ａ図
にその一部を示したＡ／Ｄ変換器の比較器部その
他の回路に供給される。第５Ａ図及び第５Ｂ図に示すようにF_B1よりも
低い低周波数では、遅延回路網Ｄ２とＤ３の出力
に生成された出力f_BとｆＣは、CL_Aクロツク信号
の後縁から一部を除去して、11伝播遅延（即ち、
遅延回路網Ｄ２とＤ３の遅延量の和）分の一定の
幅を持つたサンプリングパルスT_Sを生成する。
即ち、CL_B（これはf_Bとf_CとのOR処理により得ら
れたもの）をCL_AでANDすると、CL_Iと各サイク
ルの11伝播遅延に相当する時間「高」となるサン
プリングクロツク信号CL_Sが生成される。 CL_Iの第１の区分点F_B1（但し、F_B1は約12.8MHz
とする）以下の全周波数に対してと同様、第５Ａ
図に示すようにCL_Iの周波数が約8.3MHzである
時、あるいは、第５Ｂ図に示すように、約11.1M
Hzである時、T_Sの幅はＩ３からＩ１３まで（即
ち、遅延回路網Ｄ２とＤ３）の11個のインバータ
分の伝播延量に等しい。各伝播遅延量を３ナノ秒
とすると、CL_Sクロツク号のT_Sは第１の区分点周
波数F_B1以下の全周波数において一定、この場合
33ナノ秒、となる。このCL_SがＡ／Ｄ変換器に加
えられると、その「高」期間がサンプリングパル
ス幅（T_S）即ちサンプリング期間を決定し、各
クロツクサイクルの残りの部分（T_C＝Ｔ−T_s1）
が信号変換用として用いられる。 F_B1からF_B2までの中間の周波数範囲では、サン
プリングパルス幅T_Sは33ナノ秒より短かい。こ
の範囲では、CL_SはCL_Aと等しく、このCL_AはCL_I
−2τ_Dに等しい。CL_Sの正方向部分（即ちT_S）は、
（１／2f）−2τ_Dと表わすことができ、その負方向
期間（即ち、T_C）は、従つて、（１／2f）＋2τ_Dに
等しい。中間周波数範囲では、遅延信号f_Bとf_Cが
OR処理されると、CL_Aを包含する（ブラケツト
する）正向きのクロツク信号CL_Bが生成される。
従つて、CL_Sを作るためにCL_AがCL_BとANDされ
ると、CL_SはCL_Aと等しくなる。このことを、第
５Ｃ図及び第５Ｄ図に示す。これらの図におい
て、CL_Iの周波数はそれぞれ16.6MHzと20.8MHz
とする。いずれの場合も、T_Sは（１／2f）−2τ_Dに
等しく、T_Cは（１／2f）＋2τ_Dに等しい。第４図の回路において、f_Bがf_CとORされてCL_B
が作られ、そのCL_BがCL_AとANDされてCL_Sが生
成される時、第２の区分点F_B2が25MHz以上の点
に形成される。F_B2以上では、T_Cに対するT_Sの比
が、第３図の曲線部Ｃに従つて、周波数の増加に
伴い急激に低下する。これにより、T_Cは可能な
限り長く、T_cMにほぼ等しく、かつ、T_SはＴ−
T_cMに等しく維持される。従つて、得られたクロ
ツク信号をＡ／Ｄ変換器に供給した場合、F_B2よ
り高い周波数では、各サイクル中、利用可能な時
間の大部分がサンプリングされたデータの変換用
となる。第５Ｅ図に示すように、F_B2より高い周
波数では、出力f_Cとf_Bは正方向のCL_Aクロツク信
号の前縁部を除去して第３図の曲線部Ｃに合致す
るT_Sを持つクロツク信号CL_Sを生成する。第４図の回路で生成された信号CL_S、_S、
CL_R及び_Rは、第１Ａ図に一部を示した比較器
とその関連回路に供給されることにより、周波数
の関数としてのサンプリング時間T_Sが第３図の
曲線部Ａ，Ｂ及びＣに伴うことになり、その結果
として、第２図の曲線Ｃが示すように、広い周波
数範囲にわたつて装置のエラーが最小に抑えられ
る。第４図に示すクロツク整形回路では、入来クロ
ツク信号（CL_I）から取出された種々の遅延信号
が生成されている。これらの種々の遅延信号及び
CL_Iは論理組合せされて、周波数帯が異なるとデ
デユーテイサイクルも異なるような幾つかの信号
が生成される。これらの論理組合せの中のいくつ
かのものを詳述したが、遅延線Ｄ１，Ｄ２，Ｄ３
に沿つた点から他の遅延信号（例えば、Ｉ５の出
力においてf_Dを、Ｉ７の出力においてf_E）を取出
して別の遅延出力及び／又はCL_Iと組合せて、第
３図に示す曲線とは異なるサンプリング曲線を得
るようにしてもよいことは明らかである。さら
に、遅延素子の数を増減するのもこの発明の範囲
内である。この発明の特徴は、いくつかの数値を例にとつ
て、第４図の回路によつて生成されたクロツク信
号のあるものを第１Ａ図に一部を示すような型式
のＡ／Ｄ変換器に供給して得られた結果を吟味す
ることによつて最も良く評価できよう。一例とし
て、T_sMが15ナノ秒で、T_cMが27ナノ秒、従つて、
T_sM＋T_cM＝42ナノ秒であるとする。低周波数で
は、充分な時間があり、最小サンプリング及び変
換期間は、エラーを小さく抑えるために、かなり
な余裕で増減できる。従つて、低い周波数では、
T_CがT_Sと等しいかそれより大きい限り、一定の
サンプリング期間T_Sとして33ナノ秒を選定する
のが合理的である。従つて、第４図の回路では、
第３図の曲線部Ａに示すように、T_Sは第１の区
分点周波数F_B1である12.8MHz以下の全周波数に
対して33ナノ秒の一定したパルス幅T_s1となるよ
うに設定されている。各サイクルの残りの時間は
信号変換にあてられる。変換時間T_Cは明確な形
では示されていないが、Ｔ−T_Sに等しい。但し、
Ｔは１／ｆであり、ｆはCL_Iの周波数である。 F_B1より高くF_B2より低い中間の周波数範囲で
は、サンプリング及び変換に利用できる時間は短
くなる。この中間周波数範囲内で、変換期間T_C
がT_Sよりもある一定の時間だけ長いことが望ま
しいし、一例として、T_qMが12ナノ秒で、T_Cが
T_SよりもこのT_qM分の12ナノ秒だけ長いことが望
まれるとする。これは第４図の回路により実現可
能である。即ち、第４図の回路はCL_Iに応答し
て、F_B1とF_B2の間のCL_S信号を発生し、その結
果、T_S＝（１／2f）−2τ_D、T_C＝（１／2f）＋2τ_D、
（但し、τ_Dは３ナノ秒）となる。第５Ｃ図及び第５Ｄ図に示すような中間周波数
範囲では、T_S（即ち、CL_Sの正向きの部分）とT_C
（即ち、CL_Sの負向きの部分）の値は、T_qMを12ナ
ノ秒として、第４図の回路によつて得られる。 CL_Iの周波数（f_CLI）が16.6MHzの時、１サイク
ルの期間Ｔは60ナノ秒に等しく、この期間は次の
ように分割される（第５Ｃ図）。T_S＝24ナノ秒、
T_C＝36ナノ秒。T_qMが12ナノ秒の時は、基準電圧
V_REFをサンプリングしかつ他のハウスキーピング
を行うための残りの変換期間は24ナノ秒となる。 CL_Iの周波数が約20.8MHzの時は、Ｔは48ナノ
秒（第５Ｄ図及び第３図）となり、これは次のよ
うに分けられる。T_Sが18ナノ秒（即ち、6τ_D）、
T_Cが30ナノ秒（即ち、10τ_D）。T_qMが12ナノ秒と
すると、変換期間の残りは18ナノ秒である。このように、中間周波数範囲では、T_CはT_Sよ
り12ナノ秒長くされる。この12ナノ秒はT_qMの長
さである。この差を維持することにより、データ
のサンプリングとそれに続くデータ変換に充分な
時間をあてゝ、良好な動作を行わせることができ
る。高い周波数における動作は、T_cMが27ナノ秒で
あることを想起すれば、より良く理解できよう。 CL_Iの周波数がF_B2よりも高い場合は、変換期
間T_CをTcMにほぼ等しく保つことによりエラー
レベルを最小にすることが出来た。即ち、F_B2よ
り高い周波数では、T_cMは比較的一定に維持さ
れ、一方、T_sMはサンプリング期間（T_S）が
（１／2f）−T_cMとなるように減少させられる。第３図の曲線部Ｃに従うサンプリング期間T_S
（従つて、CL_S）を生成するためには、信号f_Bとf_C
のみをゲートでＧ２でOR処理してCL_Bを作れば
よく、このCL_BはCL_AとANDされて所要のCL_Sが
得られる。第５Ｅ図には、F_B2より高い27MHzの
周波数において、第４図の回路により生成される
典型的な波形が示されているが、この27MHzで
は、CL_BはCL_Aの前縁を１伝播遅延量（即ち、３
ナノ秒）だけ切断し、即ち、短くするように働
き、それによつて、T_Sが９ナノ秒、T_CがTcMに
等しい27ナノ秒となつている。27MHzにより高い
周波数では、T_Cは24ナノ秒（即ち、T_cM）に比較
的一定に保持され、それに対応して、T_Sはそれ
以上意味のある信号を提供できなくなる程短くな
るまで、周波数の増加に伴い減少する。前述したように、第４図の回路の高周波動作
は、T_Sが第３図の曲線部Ｃで限定される率より
もゆつくりと減少するように変更することが出来
る。例えば、T_Sは第３図に示す曲線Ｄや他の、
例えば曲線ＣとＤの中間にある曲線Ｅのような曲
線に従つて変化するようにしてもよい。パルス幅
は、第４図に示すように、遅延回路網の種々の点
から出力、例えばf_Dやf_E、を取出し、これらの出
力をf_Bやf_CとOR処理して、所望のサンプリング
期間及び変換期間を与えるために必要なCL_Sを作
ることにより制御できる。例えば、再び中間周波数範囲の動作について考
えると、第４図の回路を、T_qMを12ナノ秒に保持
して、T_SとT_C−T_qMとが互いに等しくかつサイ
クルの残りの時間を分けあうように動作させるこ
とが出来る。この動作モードでは、T_Sは第３図
の曲線部Ｄに沿つて変化する。この曲線部Ｄは曲
線部Ｂの延長である。第３図の曲線部ＢとＤに沿
つた動作は信号f_Dとf_Eとを信号f_Bとf_CとでOR処理
して、F_B1以上の周波数に対するCL_Sとして信号
CL_Aを作ることにより達成できる。このために、25MHzを超える周波数範囲に対す
るT_SとT_Cの変化は、T_S＝（１／2f）−2τ_D及びT_C＝
（１／2f）＋2τ_Dという関係から計算するか、ある
いは、第３図の曲線部Ｂ及びＤから求められる。
いくつかの典型的な結果を次の表に示す。

【表】表に示した結果は、第４図の回路の動作と第３
図の曲線部ＢとＤの対応性を示している。このよ
うに、装置を実質的にCL_Sとして再生された信号
CL_Aで動作させることにより、T_Sを（１／2f）−
2τ_Dの形で変化させ、最短期間T_qMを保持し、か
つ、信号サンプリング期間及び基準電圧サンプリ
ング期間（T_C−T_qM）をCL_Iの周波数がF_B1を超え
るとそれに比例して短くすることが確実に行え
る。要約すると、Ａ／Ｄ変換器の最良の結果はＡ／
Ｄ変換器を第３図に示すような曲線に従うサンプ
リングパルスで動作させることにより得られた。
即ち、 (a) 低い周波数の範囲、即ち０HzからF_B1までは、
T_Sを一定の期間T_s1（例えば、33ナノ秒）とし、
TCを（１／ｆ）−T_s1とする。 (b) F_B1とF_B2の間の中間周波数範囲では、サンプ
リング期間T_Sを（１／２）−2τ_Dに、T_Cを
（１／2f）＋2τ_Dにする。 (c) 高周波数範囲ではT_CをほぼT_cMに等しく保持
し、T_Sは従つて減少する。但し、高周波数範
囲では、T_Sが第３図の曲線部分ＣとＤの間に
ある曲線に沿うように、T_SとT_Cとを制御する
ことにより、動作範囲を広げることができる。

【図面の簡単な説明】

第１Ａ図と第１Ｂ図はこの発明に従つて動作す
るＡ／Ｄ変換器の比較器回路部分とそれに供給さ
れる非対称クロツク信号の波形とを示す図、第２
図は典型的なＡ／Ｄ変換器が対称サンプリングパ
ルス及び非対称サンプリングパルスに応答して呈
するエラー応答特性を周波数の関数として示す
図、第３図は第２図の曲線Ｃで示される良好な結
果を得るために第１図のＡ／Ｄ変換器に加えられ
るルサンプリングパルス幅T_Sの変化を周波数の
関数として示す図、第４図はこの発明によるクロ
ツク整形回路の概略回路図、第５Ａ図乃至第５Ｅ
図は、それぞれ、異なる周波数において第４図の
回路の種々の点に生成される信号の波形図であ
る。Ｄ１〜Ｄ３……遅延回路網、Ｇ１〜Ｇ３……ゲ
ート｝クロツクスキユーイング手段。

Claims

【特許請求の範囲】１周波数ｆと１サイクルの周期Ｔ＝１／ｆを有
する入力クロツク信号に応動して、Ａ／Ｄ変換器
で使用される出力クロツク信号を発生する作用を
し、その出力クロツク信号が、上記の変換器でサ
ンプリング動作が行なわれるサンプリング期間
T_Sを設定するための繰返し生ずる相対的に高レ
ベルの部分と相対的に低レベルの部分のうちの一
方のレベルの部分と、上記の変換器で変換動作が
行なわれる変換期間T_Cを設定するための繰返し
生ずる上記相対的に高レベルの部分と相対的に低
レベルの部分のうちの他方のレベルの部分とを呈
するものであるような、Ａ／Ｄ変換器用のクロツ
ク整形回路であつて：上記入力クロツク信号に応じて、この入力クロ
ツク信号にそれぞれ相異なる遅延を与えて得られ
る複数の相異なる遅延信号を生成する遅延手段
と；複数の論理ゲームを含み、上記入力クロツク信
号の上記相異なる遅延信号の種々のものに応動し
て、 (a) 上記入力クロツク信号の周波数ｆが第１の区
分点周波数F_B1よりも低い第１の周波数範囲内
にあるときは、上記繰返しサンプリング期間
T_Sの幅が一定の幅T_S1に一致し、 (b) 上記入力クロツク信号の周波数ｆが上記第１
の周波数範囲に隣接してそれよりも高い第２の
周波数範囲F_B1−F_B2内にあるときは、上記繰返
しサンプリング期間T_Sの幅が上記周期Ｔから
予め定められた第１の一定期間T_Xを差引いた
幅に一致する、ように上記の出力クロツク信号を形成する手段；とを具備して成るＡ／Ｄ変換器用クロツク整形回
路。２上記入力クロツク信号の周波数ｆが上記第２
の周波数範囲に隣接しそれよりも高い第３の周波
数範囲内にあるときは、上記繰返しサンプリング
期間T_Sの幅が上記周期Ｔから予め定められた第
２の一定期間T_CMを差引いた幅に一致するよう
に、上記出力クロツク信号が形成される、特許請
求の範囲１項に記載のＡ／Ｄ変換器用クロツク整
形回路。