JP3986214B2 - レシーバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はレシーバ回路に関し、特に、複数のＬＳＩチップ間や1 つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うためのレシーバ回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、より一層の高精度で高速の信号伝送が可能なレシーバ回路の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示すブロック図である。図１において、参照符号１０１は差動ドライバ、１０２は信号伝送路（ケーブル）、そして、１０３は差動レシーバ（レシーバ回路）を示している。
図１に示されるように、例えば、ボード間や匡体間（例えば、サーバと主記憶装置との間）の高速信号伝送では一般に差動の信号伝送が行われている。ここで、例えば、差動ドライバ１０１は信号の送信側であるサーバ（主記憶装置）に設けられ、また、レシーバ回路１０３は信号の受信側である主記憶装置（サーバ）に設けられている。なお、差動信号（相補信号）による信号伝送は、ボード間や匡体間だけでなく、例えば、チップ内の素子や回路ブロック間等においても利用される。
【０００３】
図２は図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
ＬＳＩやボード間、或いは、匡体間でデータ信号を伝送する場合、伝送路（ケーブル１０２）等による伝送距離が比較的長かったり、伝送路の導体幅が狭い場合等には、表皮効果その他の高周波損失により符号間に干渉が生じて、信号データの『０』，『１』を正確に判別することが難しくなって高速の信号伝送が困難になる。すなわち、例えば、図１に示すような信号伝送システムにおいて、送信側の差動ドライバ１０１から受信側の差動レシーバ１０３に対して、ケーブル１０２を介してデータ”１０１００１０１１…”を伝送したとき、受信側（差動レシーバ１０３）に送られた信号データの波形は図２に示すような歪んだものとなって本来差動信号の電圧値が交差するはずの個所（ＥＰ）で交差が生じないために、通常の差動増幅器を用いた差動レシーバ（１０３）では、送られてきたデータを”１００００１１１１…”として誤って判定してしまう。
【０００４】
【発明が解決しようとする課題】
前述したように、高速伝送された差動信号を受信するために通常の差動増幅器を用いると、符号間干渉により信号データの『０』，『１』を正確に判別することができずに誤判定が生じる危険がある。
この問題を解決する手法として、ＰＲＤ（Partial Response Detection）を利用することが提案されている。
【０００５】
図３は従来のレシーバ回路の一例を概略的に示すブロック回路図であり、図４は図３のレシーバ回路の問題を説明するための図である。
図３に示されるように、レシーバ回路は、容量ネットワークおよび判定回路（ラッチ２０）を備えて構成されている。容量ネットワークは、スイッチ１０〜１５および容量１６〜１９で構成され、レシーバ回路（１０３）の一方の入力（信号）Ｖ+ は、容量１６と，直列接続されたスイッチ１０および容量１７とを介してラッチ２０の一方の入力に接続され、同様に、レシーバ回路の他方の入力Ｖ- は、容量１９と，直列接続されたスイッチ１３および容量１８とを介してラッチ２０の他方の入力に接続されておいる。
【０００６】
スイッチ１０と容量１７との接続ノード、および、スイッチ１３と容量１８との接続ノードには、それぞれスイッチ１１および１２を介して参照電圧Ｖref が印加されるようになっており、また、ラッチ２０の各入力にはそれぞれスイッチ１４および１５を介してプリチャージ電圧Ｖprが印加されるようになっている。そして、この容量ネットワーク部（１０〜１９）により差動信号に含まれる符号間干渉成分の推定動作および信号判定動作を交互に行ってデータの判定を行うようになっている。
【０００７】
すなわち、符号間干渉成分の推定動作は、図４におけるクロックＣＬＫの立ち下がりタイミングｔｆにおいて、スイッチ１１，１２およびスイッチ１４，１５をオンとし、スイッチ１０，１３をオフとして前ビットタイムでの電圧を容量に蓄積する。一方、信号判定動作は、図４におけるクロックＣＬＫの立ち上がりタイミングｔｒにおいて、スイッチ１１，１２およびスイッチ１４，１５をオフとし、スイッチ１０，１３をオンとして容量に蓄積された前ビットタイムでの電圧値の一部を現ビットタイムの判定のときに信号値から差し引くことで、すなわち、前ビットの信号電圧を蓄積した容量１７および１８を、入力線と判定回路を接続する結合容量１６および１９に対して並列に接続することで行う。そして、このＰＲＤを利用したレシーバ回路により、符号間干渉の影響を低減して信号データを正しく判定するようになっている。なお、レシーバ回路としては、図３に示したものに限定されず他の様々なものを使用することができる。
【０００８】
しかしながら、上述のＰＲＤを利用したレシーバ回路は、符号間干渉の差し引きを正しく行うことができるのは前ビットの信号値を蓄積したタイミングのビットタイム（Ｔ）だけ後の時点だけであり、それ以後は信号電圧の変化に伴いラッチ２０（判定回路）の信号値は変化してしまう。すなわち、判定回路は、正しいタイミングに合わせて極めて高速に動作させなければならず、判定回路の動作タイミングに対する余裕度が小さいことになる。
【０００９】
本発明は、上述した従来のレシーバ回路が有する課題に鑑み、判定回路に大きなタイミングの余裕を与えることで、より一層高精度で高速の信号伝送が可能なレシーバ回路の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明によれば、入力信号が供給される入力線と、該入力線に接続され、多相の周期的クロックにより前記入力信号を順次取り込んで保持する複数のサンプル／ホールド回路と、該各サンプル／ホールド回路の出力を判定する複数の判定回路と、を備え、該各判定回路は、前記各サンプル／ホールド回路の出力を、該各サンプル／ホールド回路のホールド出力が有効な期間を前記入力信号のビットタイムよりも長くして、当該サンプル／ホールド回路に前後して動作するサンプル／ホールド回路の有効出力のオーバーラップ期間にも当該サンプル／ホールド回路の出力を判定することを特徴とするレシーバ回路が提供される。
【００１１】
図５は本発明に係るレシーバ回路の原理構成を示すブロック回路図であり、図６は図５のレシーバ回路における動作を説明するためのタイミング図である。図５において、参照符号１，２は入力線、３−１〜３−ｎはサンプル／ホールド回路、そして、４−１〜４−ｎは判定回路（ラッチ）を示している。なお、入力線としては、相補（２本）である必要はなく、シングルエンド（１本）の入力線として構成することもできる。
【００１２】
本発明のレシーバ回路は、容量およびスイッチを用いたサンプル／ホールド回路３−１〜３−ｎを用いるが、サンプル／ホールド回路には様々な方式があり、以下に示す各実施例では、信号線（Ｖ+,Ｖ-)からの電圧をトランジスタスイッチを介して容量に接続した形を例にして説明する。
まず、トランジスタスイッチは、クロックφが高レベルＨの期間に導通するものと仮定する。この導通期間において、容量は信号電圧により充電される。ここで、スイッチのオン抵抗とサンプル容量の積が、クロックφが高レベルＨの期間の長さＴｓより十分小さければサンプル容量の電圧は信号電圧をほぼ忠実にフォローすることになる。
【００１３】
次に、スイッチをオフにすると、サンプル容量の電圧は、スイッチがオフになった時点の信号値をホールドする。ここで、ホールドされた信号が有効な期間をＴｈとすると、ＴｓとＴｈの和はクロックφ（φｋ）の周期Ｔｐに等しくなる。ここで、複数のサンプルホールド回路３−１〜３−ｎを多相のクロックφ１〜φｎで動作させると、動作が連続する２つのサンプル／ホールド回路３−ｋおよび３−(k+1) の間では動作クロックは時間的にビットタイムＴだけずれている。従って、もし各サンプル／ホールド回路の出力の有効期間ＴｈがビットタイムＴより長ければ、隣り合うサンプル／ホールド回路（３−ｋ，３−(k+1))間において、有効期間にオーバーラップ期間Ｔopが生じる。このオーバーラップ期間Ｔopは、２つのサンプル／ホールド回路（３−ｋ，３−(k+1))の出力が一定であり、この期間だけのタイミングマージンが生じることになる。
【００１４】
このように、本発明のレシーバ回路は、多相クロックを用いてサンプル／ホールド回路のクロック周期Ｔｐを長くし、サンプル期間Ｔｓを短くすることにより、オーバーラップ期間Ｔopを長くすることで、その分判定回路の動作に時間をかけることができる。すなわち、判定回路のタイミングマージンを大きくとることが可能になる。さらに、本発明に係るのＰＲＤを適用したレシーバ回路は、多相クロックで駆動されるサンプル／ホールド回路の有効出力期間をオーバーラップさせることにより、このオーバーラップ期間の分だけ判定回路の動作時間を長くすることができ、タイミングマージンが大きくなり、結果として高速動作を実現することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るレシーバ回路の各実施例を図面を参照して詳述する。
図７は本発明に係るレシーバ回路の第１実施例を示すブロック回路図であり、また、図８は図７のレシーバ回路の動作を説明するためのタイミング図である。図７において、参照符号１および２は信号線、３１および３２はサンプル／ホールド回路、そして、４１および４２は判定回路（ラッチ）を示している。
【００１６】
図７に示されるように、本第1 実施例のレシーバ回路は、2 つのサンプル／ホールド回路３１，３２、および、2 つの判定回路４１，４２を備えている。各サンプル／ホールド回路３１および３２は、それぞれ容量３１１，３１２および３２１，３２２、並びに、スイッチ３１３，３１４および３２３，３２４を備え、それぞれ容量３１１，３１２；３２１，３２２にスイッチ３１３，３１４；３２３，３２４を介して信号線１および２に伝えられた信号を導入するようになっている。
【００１７】
スイッチ３１３および３１４はクロックφ１により動作し、クロックφ１が高レベルＨの期間は導通し、それ以外の期間は切れるようになっている。また、スイッチ３２３および３２４はクロックφ２により動作し、クロックφ２が高レベルＨの期間は導通し、それ以外の期間は切れるようになっている。そして、図８に示されるように、２つのサンプル／ホールド回路３１および３２は、それぞれクロックφ１およびφ２で動作するが、このクロックφ１とφ２とは時間Ｔ（Ｔはビットタイム）だけずれた周期２Ｔのクロックとされ、互いの低レベルＬの期間（Ｔop）はオーバーラップしている。なお、図８において、参照符号Ｓはサンプリングタイミング、Ｄは検出（判定）タイミング、Ｔｓはクロックφ１が高レベルＨとなる期間、そして、Ｔｈはホールドされた信号が有効な期間を示している。
【００１８】
判定回路４１および４２は、リジェネラティブ(regenerative)ラッチ回路であり、これら各リジェネラティブラッチ回路４１および４２は、後述するように入力トランジスタペアを２組備えている。
図９は図７のレシーバ回路におけるラッチの一構成例を示す回路図である。
図９に示されるように、判定回路４１（４２）は、Ｐチャネル型ＭＯＳトランジスタ４０１〜４０４、Ｎチャネル型ＭＯＳトランジスタ４０５〜４１２、および、ＮＡＮＤゲート４１３，４１４を備えて構成され、トランジスタ４０５，４０６により信号Ｖ+,Ｖ- を受け取る第１のトランジスタペアを構成し、また、トランジスタ４０７，４０８により信号Ｖo+, Ｖo-を受け取る第２のトランジスタペアを構成するようになっている。ここで、トランジスタ４０５，４０６のゲート幅（２Ｗ）およびトランジスタ４１１のゲート幅（２Ｗt)は、トランジスタ４０７，４０８のゲート幅（Ｗ）およびトランジスタ４１２のゲート幅（Ｗt)の２倍として形成されている。すなわち、例えば、判定回路４１において、前段の一方のサンプル／ホールド回路３１の出力（Ｖ+,Ｖ-)は、第１のトランジスタペアのトランジスタ４０５，４０６のゲートに供給され、また、他方のサンプル／ホールド回路３2 の出力（Ｖo+, Ｖo-）は、上記第１のトランジスタペアと反対の極性で第２のトランジスタペアのトランジスタ４０７，４０８のゲートに供給されるようになっている。なお、トランジスタ４０５，４０６および４１１のゲート幅と、トランジスタ４０７，４０８および４１２のゲート幅とは、２：１の比率に限定されるものではなく、現在のビットタイムの信号（Ｖ+,Ｖ-)に対する直前のビットタイムの信号（Ｖo+, Ｖo-）の影響を考慮して他の値に設定することもできる。
【００１９】
これにより、判定回路４１は、現在のビットタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo-）の５０％を差し引いた値を判定する。なお、判定回路４２も判定回路４１と同様の動作をビットタイムＴだけずれた位相で行うことになる。
本第１実施例では、判定回路４１および４２は、２つのサンプル／ホールド回路３１および３２の出力が共に一定の期間に判定動作を行うため、このオーバーラップ時間（Ｔop）だけ判定タイミングがずれても判定結果に影響が生じることがなく、従来の回路に比べてより高速な動作に対して余裕を持たせることができる。
【００２０】
図１０は図７のレシーバ回路におけるサンプル／ホールド回路３１，３２の変形例を示す回路図である。
図１０に示されるように、本変形例のサンプル／ホールド回路３０は、容量（ホールド用容量）３０１，３０２、および、スイッチ３０３〜３０８を備えて構成される。サンプル期間中は、スイッチ３０３，３０６および３０７，３０８がオンでスイッチ３０４，３０５がオフとなって、ホールド用容量３０１および３０２は、一端が信号線１および２に接続され、他端が判定回路４０の入力に接続され、さらに、判定回路４０の入力端がプリチャージ電位Ｖprに充電される。また、ホールド期間には、スイッチ３０３，３０６および３０７，３０８がオフでスイッチ３０４，３０５がオンとなって、ホールド用容量３０１および３０２の一端は信号線１および２から切り離されて基準電位Ｖref が印加される。
【００２１】
一般に、サンプル／ホールド回路ではトランジスタスイッチが切れるときのチャネルチャージがホールド容量に流れ込んで誤差を生じることになるが、本変形例の場合には、その電荷は信号振幅に依存せずに一定であるため、差動信号を扱う限りは相殺されて出力に影響を与えないという利点がある。
図１１は本発明に係るレシーバ回路の第２実施例を示す回路図であり、また、図１２は図１１のレシーバ回路の動作を説明するためのタイミング図である。図１１において、参照符号３−１〜３−４はサンプル／ホールド回路、また、４−１〜４−４は判定回路（ラッチ）を示している。
【００２２】
図１１に示されるように、本第２実施例は、４つのサンプル／ホールド回路３−１〜３−４および４つの判定回路４−１〜４−４を使用し、各サンプル／ホールド回路３−１〜３−４に対してそれぞれ信号（クロック）φ１〜φ４を供給して駆動するようになっている。ここで、サンプル／ホールド回路３−１〜３−４の駆動信号φ１〜φ４は、図１２に示されるように、周期Ｔｐが４ビットタイム（４Ｔ）の４相クロックとされており、また、判定回路４−１〜４−４のラッチタイミングを制御するラッチ信号ＬＡＴ１〜ＬＡＴ４は、信号φ１〜φ４を多少遅延させたタイミングとなっている。ここで、各クロックφ（φ１〜φ４）が高レベルＨの期間Ｔｓは２ビットタイム（２Ｔ）であり、また、ホールドされた信号が有効な期間Ｔｈも２ビットタイム（２Ｔ）である。そして、隣り合う相で動作する２つのサンプル／ホールド回路間（例えば、サンプル／ホールド回路３−１と３−２との間）で出力の有効期間に１ビットタイム（Ｔ）だけのオーバーラップ期間Ｔopが生じ、従って、判定回路（ラッチ）４−１〜４−４が動作するためのタイミングマージンをビットタイムＴとすることができる。具体的に、本第2 実施例では、判定回路の動作タイミングマージンをビットタイム（Ｔ）と同等だけ十分長くすることができるため、例えば、１０Ｇｂ／ｓ程度の超高速信号伝送であっても判定回路を余裕を持って動作させることが可能となる。
【００２３】
図１３は本発明に係るレシーバ回路の第３実施例の要部（判定回路）を示す回路図である。
図１３に示されるように、本第３実施例の判定回路は、ラッチ４２０、Ｐチャネル型ＭＯＳトランジスタ４２１，４２２、Ｎチャネル型ＭＯＳトランジスタ４２３〜４２８を備えており、前段のサンプル／ホールド回路の出力電圧（Ｖ+,Ｖ- ；Ｖo+，Ｖo-）がそれぞれ電圧−電流変換の機能を持つ差動のトランスコンダクターに接続されている。ここで、差動のトランスコンダクターは、テイル電流を定電流とした差動ペア（４２３，４２４；４２５，４２６）を用いており、これがＰチャネル型トランジスタの負荷デバイス（４２１；４２２）に接続される。すなわち、本第３実施例では、判定回路のステージで電流和の形でサンプル／ホールド回路出力の重み付き和が生成され、その値を判定するようになっている。このように、本第３実施例で、直接ラッチに接続するのに比べて重み付き和を生成するリニアリティが優れ、精度の高い判定が可能になる。
【００２４】
ここで、トランジスタ４２３，４２４のゲート幅（２Ｗ）およびトランジスタ４２７のゲート幅（２Ｗt)は、例えば、トランジスタ４２５，４２６のゲート幅（Ｗ）およびトランジスタ４２８のゲート幅（Ｗt)の２倍として形成され、現在のビットタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo-）の５０％を差し引いて重み付けをした値を判定するようになっている。なお、トランジスタ４２３，４２４および４２７のゲート幅と、トランジスタ４２５，４２６および４２８のゲート幅とは、２：１の比率に限定されるものではなく、現在のビットタイムの信号に対する直前のビットタイムの信号の影響を考慮して他の値に設定することができるのは前述したのと同様である。
【００２５】
図１４は本発明に係るレシーバ回路の第４実施例を示す回路図であり、１つのサンプル／ホールド回路（３−ｎ）および判定回路（４ーｎ）のみを示すものである。
図１４に示されるように、サンプル／ホールド回路（３−ｎ）は、容量３３１，３３２、スイッチ３３５〜３４２を備え、ｎ番目の制御信号φｎおよびｎ−１番目の制御信号φｎ−１により制御されるスイッチ３３５〜３４２により２組のホールド容量３３１，３３２の接続を制御するようになっている。また、判定回路（４−ｎ）は、容量３３３、インバータ３３４、スイッチ３４３，３４４を備えている。ここで、参照符号φopは、制御信号／φｎ−１および／φｎのオーバーラップする期間に出力される信号であり、／φopは信号φopの反転レベルの信号である。
【００２６】
本第４実施例のレシーバ回路において、判定期間には、現在のビットタイムの信号電圧をホールドする容量３３２に対して直列に、過去のビットタイムの信号をホールドした容量３３１ともう１個の結合容量３３３との並列接続したものを接続する。この結果、ラッチに入力される信号値は、現在のビットタイムの信号値からＷＷ×（過去のビットタイムの信号値）を差し引いたものになる。ここで、容量３３１の値をＣ１とし、容量３３２の値をＣ２とし、容量３３３の値をＣ３とすると、ＷＷは並列接続される容量３３１および３３３の比率で決まり、ＷＷ＝Ｃ１／（Ｃ１＋Ｃ３）となる。本第４実施例では、重み付けの和（重み付き和）が各容量３３１〜３３３の容量比（Ｃ１，Ｃ２，Ｃ３）で決まるために、本質的にリニアリティを高くすることができる。
【００２７】
図１５は本発明に係るレシーバ回路の第５実施例を示す回路図である。図１５において、参照符号３１および３２は、例えば、図７を参照して説明した第１実施例と同様の構成を有するサンプル／ホールド回路、４３０はラッチ（判定回路）、４３１〜４３４はＮチャネル型ＭＯＳトランジスタ、そして、４３５および４３６はスイッチを示している。
【００２８】
図１５に示されるように、本第５実施例では、サンプル／ホールド回路のサンプル容量（図７に示す容量３１１，３１２；３２１，３２２）は、判定期間にはゲート電位を一定にバイアスされたＮチャネル型ＭＯＳトランジスタ４３１〜４３４のソースに接続（いわゆるゲート接地形式）されている。これらのトランジスタ４３１〜４３４は定電流モードで動作されるため、ホールド容量（３１１，３１２；３２１，３２２）からソースへの電荷の流れ込みはドレイン側のノードを定電流で放電し、流れ込んだのと同じ量の電荷変化がドレイン側に発生する。その結果、ドレイン側では、現ビットタイムの信号電荷と１ビット前のビットタイムの信号電荷の重み付き和に相当する電荷の変化が生じることになる。これは、いわゆるチャージトランスファアンプと同じ動作原理である。
【００２９】
この本第５実施例によれば、信号の重み付き和と信号増幅とが同時に行われることになる。また、チャージトランスファに用いるトランジスタのゲート・ソース電圧は自然に閾値電圧（Ｖth）の近くにバイアスされるため、トランジスタのＶthのばらつきが補償され、このＶthのばらつきに依存しない高感度の増幅が可能になる。従って、本第５実施例は、感度の高いレシーバを容易に実現することができる。
【００３０】
図１６は本発明に係るレシーバ回路の第６実施例の要部（判定回路）を示す回路図である。
図１６に示されるように、本第６実施例の判定回路は、ラッチ４４０、Ｐチャネル型ＭＯＳトランジスタ４４１，４４２、そして、Ｎチャネル型ＭＯＳトランジスタ４４３〜４４５，４４６−１〜４４６−ｎ，４４７−１〜４４７−ｎ，４４８−１〜４４８−ｎ，４４９−１〜４４９−ｎを備えている。
【００３１】
本第６実施例の判定回路は、前述した図１３に示す第３実施例の判定回路と異なり、１ビット前の信号を電流に変換するトランスコンダクターが複数のトランスコンダクター（４４６−１，４４７−１，４４８−１，４４９−１〜４４６−ｎ，４４７−ｎ，４４８−ｎ，４４９−ｎ）の並列接続で構成され、そのテイル電流をスイッチすることで動作するトランスコンダクターの数を重み制御コードにより制御できるようになっている。なお、この重み制御コードは、各判定回路に対して同じものを与える。
【００３２】
本第６実施例では、例えば、ＰＲＤの等化パラメータを制御することが可能であり、伝送線路の品質に合わせた最適の等化パラメータを選ぶことができる。なお、トランスコンダクター以外でも、前述した第４実施例や第５実施例のように容量接続を使う形式でもチャージトランスファを用いる場合でも同様に等化パラメータの調整が可能なのは言うまでもない。
【００３３】
図１７は本発明に係るレシーバ回路の第７実施例の要部（判定回路）を示す回路図である。
図１７に示されるように、本第７実施例の判定回路は、ラッチ４５０、Ｐチャネル型ＭＯＳトランジスタ４５１，４５２、Ｎチャネル型ＭＯＳトランジスタ４５３〜４５９、および、電流出力Ｄ／Ａコンバータ４６０を備えている。
【００３４】
本第７実施例の判定回路は、前述した図１３に示す第３実施例の判定回路と異なり、サンプルされた信号を電流に変換するトランスコンダクターのテイル電流を、例えば、６ビットの電流出力Ｄ／Ａコンバータ４６０で制御して重み付き和を調整するようになっている。
本第７実施例によれば、重み付き和は、Ｄ／Ａコンバータの分解能により制御することができるため、制御の分解能を高くすることが容易であり、その結果として、より最適なイコライズが可能になって高感度のレシーバを実現することができる。
【００３５】
【発明の効果】
以上、詳述したように、本発明によれば、ＰＲＤレシーバにおける判定回路の動作タイミングのマージンを大きくすることができるため、より一層高精度で高速の信号伝送が可能なレシーバ回路を構成することができる。
〔付記〕
１．入力信号が供給される入力線と、
該入力線に接続され、多相の周期的クロックにより前記入力信号を順次取り込んで保持する複数のサンプル／ホールド回路と、
該サンプル／ホールド回路の出力の重み付き和に相当する信号を生成して、前記入力信号を判定する判定回路とを備え、前記各サンプル／ホールド回路のホールド出力が有効な期間を前記入力信号のビットタイムよりも長くして、当該サンプル／ホールド回路に前後して動作するサンプル／ホールド回路の有効出力のオーバーラップ期間に生成された重み付き和を用いて前記判定回路を動作させるようにしたことを特徴とするレシーバ回路。
【００３６】
２．項目１に記載のレシーバ回路において、前記判定回路は、前記サンプル／ホールド回路の出力の重み付き和に相当する電圧、電流或いは電荷信号を生成することを特徴とするレシーバ回路。
３．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の動作周期を前記入力信号のビットタイムの２倍とし、且つ、該サンプル／ホールド回路のサンプル期間をホールド期間よりも長くして、動作が前後するサンプル／ホールド回路の出力有効期間をオーバーラップさせるようにしたことを特徴とするレシーバ回路。
【００３７】
４．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の動作周期を前記入力信号のビットタイムの３倍以上とし、前記各サンプル／ホールド回路の出力有効期間を前記入力信号のビットタイム以上としたことを特徴とするレシーバ回路。
５．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の出力の重み付き和を、トランジスタを用いたトランスコンダクターにより該各サンプル／ホールド回路の出力信号を電流に交換し、当該各電流を共通の負荷デバイスに流し込むことで生成するようにしたことを特徴とするレシーバ回路。
【００３８】
６．項目５に記載のレシーバ回路において、前記トランスコンダクターのトランジスタの並列接続数を変化させることにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
７．項目５に記載のレシーバ回路において、前記トランスコンダクターの電流バイアス値を調整することにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
【００３９】
８．項目１に記載のレシーバ回路において、前記判定回路は、各ホールド電圧に充電された容量を互いに接続することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
９．項目８に記載のレシーバ回路において、前記判定回路は、前記各容量に蓄積された電荷の違いによって前記重み付き和を生成することを特徴とするレシーバ回路。
【００４０】
１０．項目１に記載のレシーバ回路において、前記判定回路は、前記各サンプル／ホールド回路の出力に対応する電荷を電荷トランスファ回路で共通の容量に移動することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
１１．項目１０に記載のレシーバ回路において、前記電荷トランスファ回路のトランジスタの並列接続数を変化させることにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示すブロック図である。
【図２】図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
【図３】従来のレシーバ回路の一例を概略的に示すブロック回路図である。
【図４】図３のレシーバ回路の問題を説明するための図である。
【図５】本発明に係るレシーバ回路の原理構成を示すブロック回路図である。
【図６】図５のレシーバ回路の動作を説明するためのタイミング図である。
【図７】本発明に係るレシーバ回路の第１実施例を示すブロック回路図である。
【図８】図７のレシーバ回路の動作を説明するためのタイミング図である。
【図９】図７のレシーバ回路における判定回路の一構成例を示す回路図である。
【図１０】図７のレシーバ回路におけるサンプル／ホールド回路の変形例を示す回路図である。
【図１１】本発明に係るレシーバ回路の第２実施例を示す回路図である。
【図１２】図１１のレシーバ回路の動作を説明するためのタイミング図である。
【図１３】本発明に係るレシーバ回路の第３実施例の要部（判定回路）を示す回路図である。
【図１４】本発明に係るレシーバ回路の第４実施例を示す回路図である。
【図１５】本発明に係るレシーバ回路の第５実施例を示す回路図である。
【図１６】本発明に係るレシーバ回路の第６実施例の要部（判定回路）を示す回路図である。
【図１７】本発明に係るレシーバ回路の第７実施例の要部（判定回路）を示す回路図である。
【符号の説明】
１，２…信号線
３−１〜３−ｎ，３０，３１，３２…サンプル／ホールド回路
４−１〜４−ｎ，４０，４１，４２…判定回路（ラッチ）
１０１…差動ドライバ（ドライバ）
１０２…信号伝送路（ケーブル）
１０３…差動レシーバ（レシーバ）
【発明の属する技術分野】
本発明はレシーバ回路に関し、特に、複数のＬＳＩチップ間や1 つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うためのレシーバ回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、より一層の高精度で高速の信号伝送が可能なレシーバ回路の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示すブロック図である。図１において、参照符号１０１は差動ドライバ、１０２は信号伝送路（ケーブル）、そして、１０３は差動レシーバ（レシーバ回路）を示している。
図１に示されるように、例えば、ボード間や匡体間（例えば、サーバと主記憶装置との間）の高速信号伝送では一般に差動の信号伝送が行われている。ここで、例えば、差動ドライバ１０１は信号の送信側であるサーバ（主記憶装置）に設けられ、また、レシーバ回路１０３は信号の受信側である主記憶装置（サーバ）に設けられている。なお、差動信号（相補信号）による信号伝送は、ボード間や匡体間だけでなく、例えば、チップ内の素子や回路ブロック間等においても利用される。
【０００３】
図２は図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
ＬＳＩやボード間、或いは、匡体間でデータ信号を伝送する場合、伝送路（ケーブル１０２）等による伝送距離が比較的長かったり、伝送路の導体幅が狭い場合等には、表皮効果その他の高周波損失により符号間に干渉が生じて、信号データの『０』，『１』を正確に判別することが難しくなって高速の信号伝送が困難になる。すなわち、例えば、図１に示すような信号伝送システムにおいて、送信側の差動ドライバ１０１から受信側の差動レシーバ１０３に対して、ケーブル１０２を介してデータ”１０１００１０１１…”を伝送したとき、受信側（差動レシーバ１０３）に送られた信号データの波形は図２に示すような歪んだものとなって本来差動信号の電圧値が交差するはずの個所（ＥＰ）で交差が生じないために、通常の差動増幅器を用いた差動レシーバ（１０３）では、送られてきたデータを”１００００１１１１…”として誤って判定してしまう。
【０００４】
【発明が解決しようとする課題】
前述したように、高速伝送された差動信号を受信するために通常の差動増幅器を用いると、符号間干渉により信号データの『０』，『１』を正確に判別することができずに誤判定が生じる危険がある。
この問題を解決する手法として、ＰＲＤ（Partial Response Detection）を利用することが提案されている。
【０００５】
図３は従来のレシーバ回路の一例を概略的に示すブロック回路図であり、図４は図３のレシーバ回路の問題を説明するための図である。
図３に示されるように、レシーバ回路は、容量ネットワークおよび判定回路（ラッチ２０）を備えて構成されている。容量ネットワークは、スイッチ１０〜１５および容量１６〜１９で構成され、レシーバ回路（１０３）の一方の入力（信号）Ｖ+ は、容量１６と，直列接続されたスイッチ１０および容量１７とを介してラッチ２０の一方の入力に接続され、同様に、レシーバ回路の他方の入力Ｖ- は、容量１９と，直列接続されたスイッチ１３および容量１８とを介してラッチ２０の他方の入力に接続されておいる。
【０００６】
スイッチ１０と容量１７との接続ノード、および、スイッチ１３と容量１８との接続ノードには、それぞれスイッチ１１および１２を介して参照電圧Ｖref が印加されるようになっており、また、ラッチ２０の各入力にはそれぞれスイッチ１４および１５を介してプリチャージ電圧Ｖprが印加されるようになっている。そして、この容量ネットワーク部（１０〜１９）により差動信号に含まれる符号間干渉成分の推定動作および信号判定動作を交互に行ってデータの判定を行うようになっている。
【０００７】
すなわち、符号間干渉成分の推定動作は、図４におけるクロックＣＬＫの立ち下がりタイミングｔｆにおいて、スイッチ１１，１２およびスイッチ１４，１５をオンとし、スイッチ１０，１３をオフとして前ビットタイムでの電圧を容量に蓄積する。一方、信号判定動作は、図４におけるクロックＣＬＫの立ち上がりタイミングｔｒにおいて、スイッチ１１，１２およびスイッチ１４，１５をオフとし、スイッチ１０，１３をオンとして容量に蓄積された前ビットタイムでの電圧値の一部を現ビットタイムの判定のときに信号値から差し引くことで、すなわち、前ビットの信号電圧を蓄積した容量１７および１８を、入力線と判定回路を接続する結合容量１６および１９に対して並列に接続することで行う。そして、このＰＲＤを利用したレシーバ回路により、符号間干渉の影響を低減して信号データを正しく判定するようになっている。なお、レシーバ回路としては、図３に示したものに限定されず他の様々なものを使用することができる。
【０００８】
しかしながら、上述のＰＲＤを利用したレシーバ回路は、符号間干渉の差し引きを正しく行うことができるのは前ビットの信号値を蓄積したタイミングのビットタイム（Ｔ）だけ後の時点だけであり、それ以後は信号電圧の変化に伴いラッチ２０（判定回路）の信号値は変化してしまう。すなわち、判定回路は、正しいタイミングに合わせて極めて高速に動作させなければならず、判定回路の動作タイミングに対する余裕度が小さいことになる。
【０００９】
本発明は、上述した従来のレシーバ回路が有する課題に鑑み、判定回路に大きなタイミングの余裕を与えることで、より一層高精度で高速の信号伝送が可能なレシーバ回路の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明によれば、入力信号が供給される入力線と、該入力線に接続され、多相の周期的クロックにより前記入力信号を順次取り込んで保持する複数のサンプル／ホールド回路と、該各サンプル／ホールド回路の出力を判定する複数の判定回路と、を備え、該各判定回路は、前記各サンプル／ホールド回路の出力を、該各サンプル／ホールド回路のホールド出力が有効な期間を前記入力信号のビットタイムよりも長くして、当該サンプル／ホールド回路に前後して動作するサンプル／ホールド回路の有効出力のオーバーラップ期間にも当該サンプル／ホールド回路の出力を判定することを特徴とするレシーバ回路が提供される。
【００１１】
図５は本発明に係るレシーバ回路の原理構成を示すブロック回路図であり、図６は図５のレシーバ回路における動作を説明するためのタイミング図である。図５において、参照符号１，２は入力線、３−１〜３−ｎはサンプル／ホールド回路、そして、４−１〜４−ｎは判定回路（ラッチ）を示している。なお、入力線としては、相補（２本）である必要はなく、シングルエンド（１本）の入力線として構成することもできる。
【００１２】
本発明のレシーバ回路は、容量およびスイッチを用いたサンプル／ホールド回路３−１〜３−ｎを用いるが、サンプル／ホールド回路には様々な方式があり、以下に示す各実施例では、信号線（Ｖ+,Ｖ-)からの電圧をトランジスタスイッチを介して容量に接続した形を例にして説明する。
まず、トランジスタスイッチは、クロックφが高レベルＨの期間に導通するものと仮定する。この導通期間において、容量は信号電圧により充電される。ここで、スイッチのオン抵抗とサンプル容量の積が、クロックφが高レベルＨの期間の長さＴｓより十分小さければサンプル容量の電圧は信号電圧をほぼ忠実にフォローすることになる。
【００１３】
次に、スイッチをオフにすると、サンプル容量の電圧は、スイッチがオフになった時点の信号値をホールドする。ここで、ホールドされた信号が有効な期間をＴｈとすると、ＴｓとＴｈの和はクロックφ（φｋ）の周期Ｔｐに等しくなる。ここで、複数のサンプルホールド回路３−１〜３−ｎを多相のクロックφ１〜φｎで動作させると、動作が連続する２つのサンプル／ホールド回路３−ｋおよび３−(k+1) の間では動作クロックは時間的にビットタイムＴだけずれている。従って、もし各サンプル／ホールド回路の出力の有効期間ＴｈがビットタイムＴより長ければ、隣り合うサンプル／ホールド回路（３−ｋ，３−(k+1))間において、有効期間にオーバーラップ期間Ｔopが生じる。このオーバーラップ期間Ｔopは、２つのサンプル／ホールド回路（３−ｋ，３−(k+1))の出力が一定であり、この期間だけのタイミングマージンが生じることになる。
【００１４】
このように、本発明のレシーバ回路は、多相クロックを用いてサンプル／ホールド回路のクロック周期Ｔｐを長くし、サンプル期間Ｔｓを短くすることにより、オーバーラップ期間Ｔopを長くすることで、その分判定回路の動作に時間をかけることができる。すなわち、判定回路のタイミングマージンを大きくとることが可能になる。さらに、本発明に係るのＰＲＤを適用したレシーバ回路は、多相クロックで駆動されるサンプル／ホールド回路の有効出力期間をオーバーラップさせることにより、このオーバーラップ期間の分だけ判定回路の動作時間を長くすることができ、タイミングマージンが大きくなり、結果として高速動作を実現することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るレシーバ回路の各実施例を図面を参照して詳述する。
図７は本発明に係るレシーバ回路の第１実施例を示すブロック回路図であり、また、図８は図７のレシーバ回路の動作を説明するためのタイミング図である。図７において、参照符号１および２は信号線、３１および３２はサンプル／ホールド回路、そして、４１および４２は判定回路（ラッチ）を示している。
【００１６】
図７に示されるように、本第1 実施例のレシーバ回路は、2 つのサンプル／ホールド回路３１，３２、および、2 つの判定回路４１，４２を備えている。各サンプル／ホールド回路３１および３２は、それぞれ容量３１１，３１２および３２１，３２２、並びに、スイッチ３１３，３１４および３２３，３２４を備え、それぞれ容量３１１，３１２；３２１，３２２にスイッチ３１３，３１４；３２３，３２４を介して信号線１および２に伝えられた信号を導入するようになっている。
【００１７】
スイッチ３１３および３１４はクロックφ１により動作し、クロックφ１が高レベルＨの期間は導通し、それ以外の期間は切れるようになっている。また、スイッチ３２３および３２４はクロックφ２により動作し、クロックφ２が高レベルＨの期間は導通し、それ以外の期間は切れるようになっている。そして、図８に示されるように、２つのサンプル／ホールド回路３１および３２は、それぞれクロックφ１およびφ２で動作するが、このクロックφ１とφ２とは時間Ｔ（Ｔはビットタイム）だけずれた周期２Ｔのクロックとされ、互いの低レベルＬの期間（Ｔop）はオーバーラップしている。なお、図８において、参照符号Ｓはサンプリングタイミング、Ｄは検出（判定）タイミング、Ｔｓはクロックφ１が高レベルＨとなる期間、そして、Ｔｈはホールドされた信号が有効な期間を示している。
【００１８】
判定回路４１および４２は、リジェネラティブ(regenerative)ラッチ回路であり、これら各リジェネラティブラッチ回路４１および４２は、後述するように入力トランジスタペアを２組備えている。
図９は図７のレシーバ回路におけるラッチの一構成例を示す回路図である。
図９に示されるように、判定回路４１（４２）は、Ｐチャネル型ＭＯＳトランジスタ４０１〜４０４、Ｎチャネル型ＭＯＳトランジスタ４０５〜４１２、および、ＮＡＮＤゲート４１３，４１４を備えて構成され、トランジスタ４０５，４０６により信号Ｖ+,Ｖ- を受け取る第１のトランジスタペアを構成し、また、トランジスタ４０７，４０８により信号Ｖo+, Ｖo-を受け取る第２のトランジスタペアを構成するようになっている。ここで、トランジスタ４０５，４０６のゲート幅（２Ｗ）およびトランジスタ４１１のゲート幅（２Ｗt)は、トランジスタ４０７，４０８のゲート幅（Ｗ）およびトランジスタ４１２のゲート幅（Ｗt)の２倍として形成されている。すなわち、例えば、判定回路４１において、前段の一方のサンプル／ホールド回路３１の出力（Ｖ+,Ｖ-)は、第１のトランジスタペアのトランジスタ４０５，４０６のゲートに供給され、また、他方のサンプル／ホールド回路３2 の出力（Ｖo+, Ｖo-）は、上記第１のトランジスタペアと反対の極性で第２のトランジスタペアのトランジスタ４０７，４０８のゲートに供給されるようになっている。なお、トランジスタ４０５，４０６および４１１のゲート幅と、トランジスタ４０７，４０８および４１２のゲート幅とは、２：１の比率に限定されるものではなく、現在のビットタイムの信号（Ｖ+,Ｖ-)に対する直前のビットタイムの信号（Ｖo+, Ｖo-）の影響を考慮して他の値に設定することもできる。
【００１９】
これにより、判定回路４１は、現在のビットタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo-）の５０％を差し引いた値を判定する。なお、判定回路４２も判定回路４１と同様の動作をビットタイムＴだけずれた位相で行うことになる。
本第１実施例では、判定回路４１および４２は、２つのサンプル／ホールド回路３１および３２の出力が共に一定の期間に判定動作を行うため、このオーバーラップ時間（Ｔop）だけ判定タイミングがずれても判定結果に影響が生じることがなく、従来の回路に比べてより高速な動作に対して余裕を持たせることができる。
【００２０】
図１０は図７のレシーバ回路におけるサンプル／ホールド回路３１，３２の変形例を示す回路図である。
図１０に示されるように、本変形例のサンプル／ホールド回路３０は、容量（ホールド用容量）３０１，３０２、および、スイッチ３０３〜３０８を備えて構成される。サンプル期間中は、スイッチ３０３，３０６および３０７，３０８がオンでスイッチ３０４，３０５がオフとなって、ホールド用容量３０１および３０２は、一端が信号線１および２に接続され、他端が判定回路４０の入力に接続され、さらに、判定回路４０の入力端がプリチャージ電位Ｖprに充電される。また、ホールド期間には、スイッチ３０３，３０６および３０７，３０８がオフでスイッチ３０４，３０５がオンとなって、ホールド用容量３０１および３０２の一端は信号線１および２から切り離されて基準電位Ｖref が印加される。
【００２１】
一般に、サンプル／ホールド回路ではトランジスタスイッチが切れるときのチャネルチャージがホールド容量に流れ込んで誤差を生じることになるが、本変形例の場合には、その電荷は信号振幅に依存せずに一定であるため、差動信号を扱う限りは相殺されて出力に影響を与えないという利点がある。
図１１は本発明に係るレシーバ回路の第２実施例を示す回路図であり、また、図１２は図１１のレシーバ回路の動作を説明するためのタイミング図である。図１１において、参照符号３−１〜３−４はサンプル／ホールド回路、また、４−１〜４−４は判定回路（ラッチ）を示している。
【００２２】
図１１に示されるように、本第２実施例は、４つのサンプル／ホールド回路３−１〜３−４および４つの判定回路４−１〜４−４を使用し、各サンプル／ホールド回路３−１〜３−４に対してそれぞれ信号（クロック）φ１〜φ４を供給して駆動するようになっている。ここで、サンプル／ホールド回路３−１〜３−４の駆動信号φ１〜φ４は、図１２に示されるように、周期Ｔｐが４ビットタイム（４Ｔ）の４相クロックとされており、また、判定回路４−１〜４−４のラッチタイミングを制御するラッチ信号ＬＡＴ１〜ＬＡＴ４は、信号φ１〜φ４を多少遅延させたタイミングとなっている。ここで、各クロックφ（φ１〜φ４）が高レベルＨの期間Ｔｓは２ビットタイム（２Ｔ）であり、また、ホールドされた信号が有効な期間Ｔｈも２ビットタイム（２Ｔ）である。そして、隣り合う相で動作する２つのサンプル／ホールド回路間（例えば、サンプル／ホールド回路３−１と３−２との間）で出力の有効期間に１ビットタイム（Ｔ）だけのオーバーラップ期間Ｔopが生じ、従って、判定回路（ラッチ）４−１〜４−４が動作するためのタイミングマージンをビットタイムＴとすることができる。具体的に、本第2 実施例では、判定回路の動作タイミングマージンをビットタイム（Ｔ）と同等だけ十分長くすることができるため、例えば、１０Ｇｂ／ｓ程度の超高速信号伝送であっても判定回路を余裕を持って動作させることが可能となる。
【００２３】
図１３は本発明に係るレシーバ回路の第３実施例の要部（判定回路）を示す回路図である。
図１３に示されるように、本第３実施例の判定回路は、ラッチ４２０、Ｐチャネル型ＭＯＳトランジスタ４２１，４２２、Ｎチャネル型ＭＯＳトランジスタ４２３〜４２８を備えており、前段のサンプル／ホールド回路の出力電圧（Ｖ+,Ｖ- ；Ｖo+，Ｖo-）がそれぞれ電圧−電流変換の機能を持つ差動のトランスコンダクターに接続されている。ここで、差動のトランスコンダクターは、テイル電流を定電流とした差動ペア（４２３，４２４；４２５，４２６）を用いており、これがＰチャネル型トランジスタの負荷デバイス（４２１；４２２）に接続される。すなわち、本第３実施例では、判定回路のステージで電流和の形でサンプル／ホールド回路出力の重み付き和が生成され、その値を判定するようになっている。このように、本第３実施例で、直接ラッチに接続するのに比べて重み付き和を生成するリニアリティが優れ、精度の高い判定が可能になる。
【００２４】
ここで、トランジスタ４２３，４２４のゲート幅（２Ｗ）およびトランジスタ４２７のゲート幅（２Ｗt)は、例えば、トランジスタ４２５，４２６のゲート幅（Ｗ）およびトランジスタ４２８のゲート幅（Ｗt)の２倍として形成され、現在のビットタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo-）の５０％を差し引いて重み付けをした値を判定するようになっている。なお、トランジスタ４２３，４２４および４２７のゲート幅と、トランジスタ４２５，４２６および４２８のゲート幅とは、２：１の比率に限定されるものではなく、現在のビットタイムの信号に対する直前のビットタイムの信号の影響を考慮して他の値に設定することができるのは前述したのと同様である。
【００２５】
図１４は本発明に係るレシーバ回路の第４実施例を示す回路図であり、１つのサンプル／ホールド回路（３−ｎ）および判定回路（４ーｎ）のみを示すものである。
図１４に示されるように、サンプル／ホールド回路（３−ｎ）は、容量３３１，３３２、スイッチ３３５〜３４２を備え、ｎ番目の制御信号φｎおよびｎ−１番目の制御信号φｎ−１により制御されるスイッチ３３５〜３４２により２組のホールド容量３３１，３３２の接続を制御するようになっている。また、判定回路（４−ｎ）は、容量３３３、インバータ３３４、スイッチ３４３，３４４を備えている。ここで、参照符号φopは、制御信号／φｎ−１および／φｎのオーバーラップする期間に出力される信号であり、／φopは信号φopの反転レベルの信号である。
【００２６】
本第４実施例のレシーバ回路において、判定期間には、現在のビットタイムの信号電圧をホールドする容量３３２に対して直列に、過去のビットタイムの信号をホールドした容量３３１ともう１個の結合容量３３３との並列接続したものを接続する。この結果、ラッチに入力される信号値は、現在のビットタイムの信号値からＷＷ×（過去のビットタイムの信号値）を差し引いたものになる。ここで、容量３３１の値をＣ１とし、容量３３２の値をＣ２とし、容量３３３の値をＣ３とすると、ＷＷは並列接続される容量３３１および３３３の比率で決まり、ＷＷ＝Ｃ１／（Ｃ１＋Ｃ３）となる。本第４実施例では、重み付けの和（重み付き和）が各容量３３１〜３３３の容量比（Ｃ１，Ｃ２，Ｃ３）で決まるために、本質的にリニアリティを高くすることができる。
【００２７】
図１５は本発明に係るレシーバ回路の第５実施例を示す回路図である。図１５において、参照符号３１および３２は、例えば、図７を参照して説明した第１実施例と同様の構成を有するサンプル／ホールド回路、４３０はラッチ（判定回路）、４３１〜４３４はＮチャネル型ＭＯＳトランジスタ、そして、４３５および４３６はスイッチを示している。
【００２８】
図１５に示されるように、本第５実施例では、サンプル／ホールド回路のサンプル容量（図７に示す容量３１１，３１２；３２１，３２２）は、判定期間にはゲート電位を一定にバイアスされたＮチャネル型ＭＯＳトランジスタ４３１〜４３４のソースに接続（いわゆるゲート接地形式）されている。これらのトランジスタ４３１〜４３４は定電流モードで動作されるため、ホールド容量（３１１，３１２；３２１，３２２）からソースへの電荷の流れ込みはドレイン側のノードを定電流で放電し、流れ込んだのと同じ量の電荷変化がドレイン側に発生する。その結果、ドレイン側では、現ビットタイムの信号電荷と１ビット前のビットタイムの信号電荷の重み付き和に相当する電荷の変化が生じることになる。これは、いわゆるチャージトランスファアンプと同じ動作原理である。
【００２９】
この本第５実施例によれば、信号の重み付き和と信号増幅とが同時に行われることになる。また、チャージトランスファに用いるトランジスタのゲート・ソース電圧は自然に閾値電圧（Ｖth）の近くにバイアスされるため、トランジスタのＶthのばらつきが補償され、このＶthのばらつきに依存しない高感度の増幅が可能になる。従って、本第５実施例は、感度の高いレシーバを容易に実現することができる。
【００３０】
図１６は本発明に係るレシーバ回路の第６実施例の要部（判定回路）を示す回路図である。
図１６に示されるように、本第６実施例の判定回路は、ラッチ４４０、Ｐチャネル型ＭＯＳトランジスタ４４１，４４２、そして、Ｎチャネル型ＭＯＳトランジスタ４４３〜４４５，４４６−１〜４４６−ｎ，４４７−１〜４４７−ｎ，４４８−１〜４４８−ｎ，４４９−１〜４４９−ｎを備えている。
【００３１】
本第６実施例の判定回路は、前述した図１３に示す第３実施例の判定回路と異なり、１ビット前の信号を電流に変換するトランスコンダクターが複数のトランスコンダクター（４４６−１，４４７−１，４４８−１，４４９−１〜４４６−ｎ，４４７−ｎ，４４８−ｎ，４４９−ｎ）の並列接続で構成され、そのテイル電流をスイッチすることで動作するトランスコンダクターの数を重み制御コードにより制御できるようになっている。なお、この重み制御コードは、各判定回路に対して同じものを与える。
【００３２】
本第６実施例では、例えば、ＰＲＤの等化パラメータを制御することが可能であり、伝送線路の品質に合わせた最適の等化パラメータを選ぶことができる。なお、トランスコンダクター以外でも、前述した第４実施例や第５実施例のように容量接続を使う形式でもチャージトランスファを用いる場合でも同様に等化パラメータの調整が可能なのは言うまでもない。
【００３３】
図１７は本発明に係るレシーバ回路の第７実施例の要部（判定回路）を示す回路図である。
図１７に示されるように、本第７実施例の判定回路は、ラッチ４５０、Ｐチャネル型ＭＯＳトランジスタ４５１，４５２、Ｎチャネル型ＭＯＳトランジスタ４５３〜４５９、および、電流出力Ｄ／Ａコンバータ４６０を備えている。
【００３４】
本第７実施例の判定回路は、前述した図１３に示す第３実施例の判定回路と異なり、サンプルされた信号を電流に変換するトランスコンダクターのテイル電流を、例えば、６ビットの電流出力Ｄ／Ａコンバータ４６０で制御して重み付き和を調整するようになっている。
本第７実施例によれば、重み付き和は、Ｄ／Ａコンバータの分解能により制御することができるため、制御の分解能を高くすることが容易であり、その結果として、より最適なイコライズが可能になって高感度のレシーバを実現することができる。
【００３５】
【発明の効果】
以上、詳述したように、本発明によれば、ＰＲＤレシーバにおける判定回路の動作タイミングのマージンを大きくすることができるため、より一層高精度で高速の信号伝送が可能なレシーバ回路を構成することができる。
〔付記〕
１．入力信号が供給される入力線と、
該入力線に接続され、多相の周期的クロックにより前記入力信号を順次取り込んで保持する複数のサンプル／ホールド回路と、
該サンプル／ホールド回路の出力の重み付き和に相当する信号を生成して、前記入力信号を判定する判定回路とを備え、前記各サンプル／ホールド回路のホールド出力が有効な期間を前記入力信号のビットタイムよりも長くして、当該サンプル／ホールド回路に前後して動作するサンプル／ホールド回路の有効出力のオーバーラップ期間に生成された重み付き和を用いて前記判定回路を動作させるようにしたことを特徴とするレシーバ回路。
【００３６】
２．項目１に記載のレシーバ回路において、前記判定回路は、前記サンプル／ホールド回路の出力の重み付き和に相当する電圧、電流或いは電荷信号を生成することを特徴とするレシーバ回路。
３．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の動作周期を前記入力信号のビットタイムの２倍とし、且つ、該サンプル／ホールド回路のサンプル期間をホールド期間よりも長くして、動作が前後するサンプル／ホールド回路の出力有効期間をオーバーラップさせるようにしたことを特徴とするレシーバ回路。
【００３７】
４．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の動作周期を前記入力信号のビットタイムの３倍以上とし、前記各サンプル／ホールド回路の出力有効期間を前記入力信号のビットタイム以上としたことを特徴とするレシーバ回路。
５．項目１に記載のレシーバ回路において、前記サンプル／ホールド回路の出力の重み付き和を、トランジスタを用いたトランスコンダクターにより該各サンプル／ホールド回路の出力信号を電流に交換し、当該各電流を共通の負荷デバイスに流し込むことで生成するようにしたことを特徴とするレシーバ回路。
【００３８】
６．項目５に記載のレシーバ回路において、前記トランスコンダクターのトランジスタの並列接続数を変化させることにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
７．項目５に記載のレシーバ回路において、前記トランスコンダクターの電流バイアス値を調整することにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
【００３９】
８．項目１に記載のレシーバ回路において、前記判定回路は、各ホールド電圧に充電された容量を互いに接続することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
９．項目８に記載のレシーバ回路において、前記判定回路は、前記各容量に蓄積された電荷の違いによって前記重み付き和を生成することを特徴とするレシーバ回路。
【００４０】
１０．項目１に記載のレシーバ回路において、前記判定回路は、前記各サンプル／ホールド回路の出力に対応する電荷を電荷トランスファ回路で共通の容量に移動することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
１１．項目１０に記載のレシーバ回路において、前記電荷トランスファ回路のトランジスタの並列接続数を変化させることにより前記重み付き和の重みを調整するようにしたことを特徴とするレシーバ回路。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示すブロック図である。
【図２】図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
【図３】従来のレシーバ回路の一例を概略的に示すブロック回路図である。
【図４】図３のレシーバ回路の問題を説明するための図である。
【図５】本発明に係るレシーバ回路の原理構成を示すブロック回路図である。
【図６】図５のレシーバ回路の動作を説明するためのタイミング図である。
【図７】本発明に係るレシーバ回路の第１実施例を示すブロック回路図である。
【図８】図７のレシーバ回路の動作を説明するためのタイミング図である。
【図９】図７のレシーバ回路における判定回路の一構成例を示す回路図である。
【図１０】図７のレシーバ回路におけるサンプル／ホールド回路の変形例を示す回路図である。
【図１１】本発明に係るレシーバ回路の第２実施例を示す回路図である。
【図１２】図１１のレシーバ回路の動作を説明するためのタイミング図である。
【図１３】本発明に係るレシーバ回路の第３実施例の要部（判定回路）を示す回路図である。
【図１４】本発明に係るレシーバ回路の第４実施例を示す回路図である。
【図１５】本発明に係るレシーバ回路の第５実施例を示す回路図である。
【図１６】本発明に係るレシーバ回路の第６実施例の要部（判定回路）を示す回路図である。
【図１７】本発明に係るレシーバ回路の第７実施例の要部（判定回路）を示す回路図である。
【符号の説明】
１，２…信号線
３−１〜３−ｎ，３０，３１，３２…サンプル／ホールド回路
４−１〜４−ｎ，４０，４１，４２…判定回路（ラッチ）
１０１…差動ドライバ（ドライバ）
１０２…信号伝送路（ケーブル）
１０３…差動レシーバ（レシーバ）
Claims (7)
- 入力信号が供給される入力線と、
該入力線に接続され、多相の周期的クロックにより前記入力信号を順次取り込んで保持する複数のサンプル／ホールド回路と、
該各サンプル／ホールド回路の出力を判定する複数の判定回路と、を備え、該各判定回路は、前記各サンプル／ホールド回路の出力を、該各サンプル／ホールド回路のホールド出力が有効な期間を前記入力信号のビットタイムよりも長くして、当該サンプル／ホールド回路に前後して動作するサンプル／ホールド回路の有効出力のオーバーラップ期間にも当該サンプル／ホールド回路の出力を判定することを特徴とするレシーバ回路。 - 請求項１に記載のレシーバ回路において、
該レシーバ回路はＰＲＤレシーバ回路であり、且つ、
前記各サンプル／ホールド回路は、当該サンプル／ホールド回路に与えられる周期的クロックに応じて前記入力信号のサンプリングおよびホールドによる符号間干渉の差し引きを行って重み付き和を生成することを特徴とするレシーバ回路。 - 請求項２に記載のレシーバ回路において、前記判定回路は、前記サンプル／ホールド回路の出力の重み付き和に相当する電圧、電流或いは電荷信号を生成することを特徴とするレシーバ回路。
- 請求項２に記載のレシーバ回路において、前記サンプル／ホールド回路の出力の重み付き和を、トランジスタを用いたトランスコンダクターにより該各サンプル／ホールド回路の出力信号を電流に交換し、当該各電流を共通の負荷デバイスに流し込むことで生成することを特徴とするレシーバ回路。
- 請求項４に記載のレシーバ回路において、前記トランスコンダクターのトランジスタの並列接続数を変化させることにより前記重み付き和の重みを調整することを特徴とするレシーバ回路。
- 請求項２に記載のレシーバ回路において、前記判定回路は、各ホールド電圧に充電された容量を互いに接続することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
- 請求項２に記載のレシーバ回路において、前記判定回路は、前記各サンプル／ホールド回路の出力に対応する電荷を電荷トランスファ回路で共通の容量に移動することによって前記サンプル／ホールド回路の出力の重み付き和に相当する信号を生成することを特徴とするレシーバ回路。
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