JP2001027919A - レシーバ回路 - Google Patents
レシーバ回路Info
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- JP2001027919A JP2001027919A JP11200550A JP20055099A JP2001027919A JP 2001027919 A JP2001027919 A JP 2001027919A JP 11200550 A JP11200550 A JP 11200550A JP 20055099 A JP20055099 A JP 20055099A JP 2001027919 A JP2001027919 A JP 2001027919A
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Abstract
(57)【要約】
【課題】 従来のＰＲＤを利用したレシーバ回路では、
判定回路の動作タイミングのマージンが小さかった。 【解決手段】 入力信号が供給される入力線１，２と、
該入力線に接続され、多相の周期的クロックφ１〜φｎ
により前記入力信号Ｖ+,Ｖ- を順次取り込んで保持する
複数のサンプル／ホールド回路３−１〜３−ｎと、該サ
ンプル／ホールド回路の出力の重み付き和に相当する信
号を生成して、前記入力信号を判定する判定回路４−１
〜４−ｎとを備え、前記各サンプル／ホールド回路のホ
ールド出力が有効な期間を前記入力信号のビットタイム
よりも長くして、当該サンプル／ホールド回路に前後し
て動作するサンプル／ホールド回路の有効出力のオーバ
ーラップ期間に生成された重み付き和を用いて前記判定
回路を動作させるように構成する。
判定回路の動作タイミングのマージンが小さかった。 【解決手段】 入力信号が供給される入力線１，２と、
該入力線に接続され、多相の周期的クロックφ１〜φｎ
により前記入力信号Ｖ+,Ｖ- を順次取り込んで保持する
複数のサンプル／ホールド回路３−１〜３−ｎと、該サ
ンプル／ホールド回路の出力の重み付き和に相当する信
号を生成して、前記入力信号を判定する判定回路４−１
〜４−ｎとを備え、前記各サンプル／ホールド回路のホ
ールド出力が有効な期間を前記入力信号のビットタイム
よりも長くして、当該サンプル／ホールド回路に前後し
て動作するサンプル／ホールド回路の有効出力のオーバ
ーラップ期間に生成された重み付き和を用いて前記判定
回路を動作させるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はレシーバ回路に関
し、特に、複数のＬＳＩチップ間や1 つのチップ内にお
ける複数の素子や回路ブロック間の信号伝送、或いは、
複数のボード間や複数の匡体間の信号伝送を高速に行う
ためのレシーバ回路に関する。近年、コンピュータやそ
の他の情報処理機器を構成する部品の性能は大きく向上
しており、例えば、ＤＲＡＭ（Dynamic Random Access
Memory）等の半導体記憶装置やプロセッサ等の性能向上
は目を見張るものがある。そして、この半導体記憶装置
やプロセッサ等の性能向上に伴って、各部品或いは要素
間の信号伝送速度を向上させなければ、システムの性能
を向上させることができないという事態になって来てい
る。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロ
セッサとの間の信号伝送速度がコンピュータ全体の性能
向上の妨げになりつつある。さらに、サーバと主記憶装
置或いはネットワークを介したサーバ間といった匡体や
ボード（プリント配線基板）間の信号伝送だけでなく、
半導体チップの高集積化並びに大型化、および、電源電
圧の低電圧化（信号振幅の低レベル化）等により、チッ
プ間の信号伝送やチップ内における素子や回路ブロック
間での信号伝送においても信号伝送速度の向上が必要と
なって来ている。そこで、より一層の高精度で高速の信
号伝送が可能なレシーバ回路の提供が要望されている。
し、特に、複数のＬＳＩチップ間や1 つのチップ内にお
ける複数の素子や回路ブロック間の信号伝送、或いは、
複数のボード間や複数の匡体間の信号伝送を高速に行う
ためのレシーバ回路に関する。近年、コンピュータやそ
の他の情報処理機器を構成する部品の性能は大きく向上
しており、例えば、ＤＲＡＭ（Dynamic Random Access
Memory）等の半導体記憶装置やプロセッサ等の性能向上
は目を見張るものがある。そして、この半導体記憶装置
やプロセッサ等の性能向上に伴って、各部品或いは要素
間の信号伝送速度を向上させなければ、システムの性能
を向上させることができないという事態になって来てい
る。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロ
セッサとの間の信号伝送速度がコンピュータ全体の性能
向上の妨げになりつつある。さらに、サーバと主記憶装
置或いはネットワークを介したサーバ間といった匡体や
ボード（プリント配線基板）間の信号伝送だけでなく、
半導体チップの高集積化並びに大型化、および、電源電
圧の低電圧化（信号振幅の低レベル化）等により、チッ
プ間の信号伝送やチップ内における素子や回路ブロック
間での信号伝送においても信号伝送速度の向上が必要と
なって来ている。そこで、より一層の高精度で高速の信
号伝送が可能なレシーバ回路の提供が要望されている。
【０００２】
【従来の技術】図１は従来の信号伝送システムの一例を
概略的に示すブロック図である。図１において、参照符
号１０１は差動ドライバ、１０２は信号伝送路（ケーブ
ル）、そして、１０３は差動レシーバ（レシーバ回路）
を示している。図１に示されるように、例えば、ボード
間や匡体間（例えば、サーバと主記憶装置との間）の高
速信号伝送では一般に差動の信号伝送が行われている。
ここで、例えば、差動ドライバ１０１は信号の送信側で
あるサーバ（主記憶装置）に設けられ、また、レシーバ
回路１０３は信号の受信側である主記憶装置（サーバ）
に設けられている。なお、差動信号（相補信号）による
信号伝送は、ボード間や匡体間だけでなく、例えば、チ
ップ内の素子や回路ブロック間等においても利用され
る。
概略的に示すブロック図である。図１において、参照符
号１０１は差動ドライバ、１０２は信号伝送路（ケーブ
ル）、そして、１０３は差動レシーバ（レシーバ回路）
を示している。図１に示されるように、例えば、ボード
間や匡体間（例えば、サーバと主記憶装置との間）の高
速信号伝送では一般に差動の信号伝送が行われている。
ここで、例えば、差動ドライバ１０１は信号の送信側で
あるサーバ（主記憶装置）に設けられ、また、レシーバ
回路１０３は信号の受信側である主記憶装置（サーバ）
に設けられている。なお、差動信号（相補信号）による
信号伝送は、ボード間や匡体間だけでなく、例えば、チ
ップ内の素子や回路ブロック間等においても利用され
る。
【０００３】図２は図１の信号伝送システムにより伝送
された信号データの一例を示す波形図である。ＬＳＩや
ボード間、或いは、匡体間でデータ信号を伝送する場
合、伝送路（ケーブル１０２）等による伝送距離が比較
的長かったり、伝送路の導体幅が狭い場合等には、表皮
効果その他の高周波損失により符号間に干渉が生じて、
信号データの『０』，『１』を正確に判別することが難
しくなって高速の信号伝送が困難になる。すなわち、例
えば、図１に示すような信号伝送システムにおいて、送
信側の差動ドライバ１０１から受信側の差動レシーバ１
０３に対して、ケーブル１０２を介してデータ”１０１
００１０１１…”を伝送したとき、受信側（差動レシー
バ１０３）に送られた信号データの波形は図２に示すよ
うな歪んだものとなって本来差動信号の電圧値が交差す
るはずの個所（ＥＰ）で交差が生じないために、通常の
差動増幅器を用いた差動レシーバ（１０３）では、送ら
れてきたデータを”１００００１１１１…”として誤っ
て判定してしまう。
された信号データの一例を示す波形図である。ＬＳＩや
ボード間、或いは、匡体間でデータ信号を伝送する場
合、伝送路（ケーブル１０２）等による伝送距離が比較
的長かったり、伝送路の導体幅が狭い場合等には、表皮
効果その他の高周波損失により符号間に干渉が生じて、
信号データの『０』，『１』を正確に判別することが難
しくなって高速の信号伝送が困難になる。すなわち、例
えば、図１に示すような信号伝送システムにおいて、送
信側の差動ドライバ１０１から受信側の差動レシーバ１
０３に対して、ケーブル１０２を介してデータ”１０１
００１０１１…”を伝送したとき、受信側（差動レシー
バ１０３）に送られた信号データの波形は図２に示すよ
うな歪んだものとなって本来差動信号の電圧値が交差す
るはずの個所（ＥＰ）で交差が生じないために、通常の
差動増幅器を用いた差動レシーバ（１０３）では、送ら
れてきたデータを”１００００１１１１…”として誤っ
て判定してしまう。
【０００４】
【発明が解決しようとする課題】前述したように、高速
伝送された差動信号を受信するために通常の差動増幅器
を用いると、符号間干渉により信号データの『０』，
『１』を正確に判別することができずに誤判定が生じる
危険がある。この問題を解決する手法として、ＰＲＤ
（Partial Response Detection）を利用することが提案
されている。
伝送された差動信号を受信するために通常の差動増幅器
を用いると、符号間干渉により信号データの『０』，
『１』を正確に判別することができずに誤判定が生じる
危険がある。この問題を解決する手法として、ＰＲＤ
（Partial Response Detection）を利用することが提案
されている。
【０００５】図３は従来のレシーバ回路の一例を概略的
に示すブロック回路図であり、図４は図３のレシーバ回
路の問題を説明するための図である。図３に示されるよ
うに、レシーバ回路は、容量ネットワークおよび判定回
路（ラッチ２０）を備えて構成されている。容量ネット
ワークは、スイッチ１０〜１５および容量１６〜１９で
構成され、レシーバ回路（１０３）の一方の入力（信
号）Ｖ+ は、容量１６と，直列接続されたスイッチ１０
および容量１７とを介してラッチ２０の一方の入力に接
続され、同様に、レシーバ回路の他方の入力Ｖ-は、容
量１９と，直列接続されたスイッチ１３および容量１８
とを介してラッチ２０の他方の入力に接続されておい
る。
に示すブロック回路図であり、図４は図３のレシーバ回
路の問題を説明するための図である。図３に示されるよ
うに、レシーバ回路は、容量ネットワークおよび判定回
路（ラッチ２０）を備えて構成されている。容量ネット
ワークは、スイッチ１０〜１５および容量１６〜１９で
構成され、レシーバ回路（１０３）の一方の入力（信
号）Ｖ+ は、容量１６と，直列接続されたスイッチ１０
および容量１７とを介してラッチ２０の一方の入力に接
続され、同様に、レシーバ回路の他方の入力Ｖ-は、容
量１９と，直列接続されたスイッチ１３および容量１８
とを介してラッチ２０の他方の入力に接続されておい
る。
【０００６】スイッチ１０と容量１７との接続ノード、
および、スイッチ１３と容量１８との接続ノードには、
それぞれスイッチ１１および１２を介して参照電圧Ｖre
f が印加されるようになっており、また、ラッチ２０の
各入力にはそれぞれスイッチ１４および１５を介してプ
リチャージ電圧Ｖprが印加されるようになっている。そ
して、この容量ネットワーク部（１０〜１９）により差
動信号に含まれる符号間干渉成分の推定動作および信号
判定動作を交互に行ってデータの判定を行うようになっ
ている。
および、スイッチ１３と容量１８との接続ノードには、
それぞれスイッチ１１および１２を介して参照電圧Ｖre
f が印加されるようになっており、また、ラッチ２０の
各入力にはそれぞれスイッチ１４および１５を介してプ
リチャージ電圧Ｖprが印加されるようになっている。そ
して、この容量ネットワーク部（１０〜１９）により差
動信号に含まれる符号間干渉成分の推定動作および信号
判定動作を交互に行ってデータの判定を行うようになっ
ている。
【０００７】すなわち、符号間干渉成分の推定動作は、
図４におけるクロックＣＬＫの立ち下がりタイミングｔ
ｆにおいて、スイッチ１１，１２およびスイッチ１４，
１５をオンとし、スイッチ１０，１３をオフとして前ビ
ットタイムでの電圧を容量に蓄積する。一方、信号判定
動作は、図４におけるクロックＣＬＫの立ち上がりタイ
ミングｔｒにおいて、スイッチ１１，１２およびスイッ
チ１４，１５をオフとし、スイッチ１０，１３をオンと
して容量に蓄積された前ビットタイムでの電圧値の一部
を現ビットタイムの判定のときに信号値から差し引くこ
とで、すなわち、前ビットの信号電圧を蓄積した容量１
７および１８を、入力線と判定回路を接続する結合容量
１６および１９に対して並列に接続することで行う。そ
して、このＰＲＤを利用したレシーバ回路により、符号
間干渉の影響を低減して信号データを正しく判定するよ
うになっている。なお、レシーバ回路としては、図３に
示したものに限定されず他の様々なものを使用すること
ができる。
図４におけるクロックＣＬＫの立ち下がりタイミングｔ
ｆにおいて、スイッチ１１，１２およびスイッチ１４，
１５をオンとし、スイッチ１０，１３をオフとして前ビ
ットタイムでの電圧を容量に蓄積する。一方、信号判定
動作は、図４におけるクロックＣＬＫの立ち上がりタイ
ミングｔｒにおいて、スイッチ１１，１２およびスイッ
チ１４，１５をオフとし、スイッチ１０，１３をオンと
して容量に蓄積された前ビットタイムでの電圧値の一部
を現ビットタイムの判定のときに信号値から差し引くこ
とで、すなわち、前ビットの信号電圧を蓄積した容量１
７および１８を、入力線と判定回路を接続する結合容量
１６および１９に対して並列に接続することで行う。そ
して、このＰＲＤを利用したレシーバ回路により、符号
間干渉の影響を低減して信号データを正しく判定するよ
うになっている。なお、レシーバ回路としては、図３に
示したものに限定されず他の様々なものを使用すること
ができる。
【０００８】しかしながら、上述のＰＲＤを利用したレ
シーバ回路は、符号間干渉の差し引きを正しく行うこと
ができるのは前ビットの信号値を蓄積したタイミングの
ビットタイム（Ｔ）だけ後の時点だけであり、それ以後
は信号電圧の変化に伴いラッチ２０（判定回路）の信号
値は変化してしまう。すなわち、判定回路は、正しいタ
イミングに合わせて極めて高速に動作させなければなら
ず、判定回路の動作タイミングに対する余裕度が小さい
ことになる。
シーバ回路は、符号間干渉の差し引きを正しく行うこと
ができるのは前ビットの信号値を蓄積したタイミングの
ビットタイム（Ｔ）だけ後の時点だけであり、それ以後
は信号電圧の変化に伴いラッチ２０（判定回路）の信号
値は変化してしまう。すなわち、判定回路は、正しいタ
イミングに合わせて極めて高速に動作させなければなら
ず、判定回路の動作タイミングに対する余裕度が小さい
ことになる。
【０００９】本発明は、上述した従来のレシーバ回路が
有する課題に鑑み、判定回路に大きなタイミングの余裕
を与えることで、より一層高精度で高速の信号伝送が可
能なレシーバ回路の提供を目的とする。
有する課題に鑑み、判定回路に大きなタイミングの余裕
を与えることで、より一層高精度で高速の信号伝送が可
能なレシーバ回路の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、入力信
号が供給される入力線と、該入力線に接続され、多相の
周期的クロックにより前記入力信号を順次取り込んで保
持する複数のサンプル／ホールド回路と、該サンプル／
ホールド回路の出力の重み付き和に相当する信号を生成
して、前記入力信号を判定する判定回路とを備え、前記
各サンプル／ホールド回路のホールド出力が有効な期間
を前記入力信号のビットタイムよりも長くして、当該サ
ンプル／ホールド回路に前後して動作するサンプル／ホ
ールド回路の有効出力のオーバーラップ期間に生成され
た重み付き和を用いて前記判定回路を動作させるように
したことを特徴とするレシーバ回路が提供される。
号が供給される入力線と、該入力線に接続され、多相の
周期的クロックにより前記入力信号を順次取り込んで保
持する複数のサンプル／ホールド回路と、該サンプル／
ホールド回路の出力の重み付き和に相当する信号を生成
して、前記入力信号を判定する判定回路とを備え、前記
各サンプル／ホールド回路のホールド出力が有効な期間
を前記入力信号のビットタイムよりも長くして、当該サ
ンプル／ホールド回路に前後して動作するサンプル／ホ
ールド回路の有効出力のオーバーラップ期間に生成され
た重み付き和を用いて前記判定回路を動作させるように
したことを特徴とするレシーバ回路が提供される。
【００１１】図５は本発明に係るレシーバ回路の原理構
成を示すブロック回路図であり、図６は図５のレシーバ
回路における動作を説明するためのタイミング図であ
る。図５において、参照符号１，２は入力線、３−１〜
３−ｎはサンプル／ホールド回路、そして、４−１〜４
−ｎは判定回路（ラッチ）を示している。なお、入力線
としては、相補（２本）である必要はなく、シングルエ
ンド（１本）の入力線として構成することもできる。
成を示すブロック回路図であり、図６は図５のレシーバ
回路における動作を説明するためのタイミング図であ
る。図５において、参照符号１，２は入力線、３−１〜
３−ｎはサンプル／ホールド回路、そして、４−１〜４
−ｎは判定回路（ラッチ）を示している。なお、入力線
としては、相補（２本）である必要はなく、シングルエ
ンド（１本）の入力線として構成することもできる。
【００１２】本発明のレーバ回路は、容量およびスイッ
チを用いたサンプル／ホールド回路３−１〜３−ｎを用
いるが、サンプル／ホールド回路には様々な方式があ
り、以下に示す各実施例では、信号線（Ｖ+,Ｖ-)からの
電圧をトランジスタスイッチを介して容量に接続した形
を例にして説明する。まず、トランジスタスイッチは、
クロックφが高レベルＨの期間に導通するものと仮定す
る。この導通期間において、容量は信号電圧により充電
される。ここで、スイッチのオン抵抗とサンプル容量の
積が、クロックφが高レベルＨの期間の長さＴｓより十
分小さければサンプル容量の電圧は信号電圧をほぼ忠実
にフォローすることになる。
チを用いたサンプル／ホールド回路３−１〜３−ｎを用
いるが、サンプル／ホールド回路には様々な方式があ
り、以下に示す各実施例では、信号線（Ｖ+,Ｖ-)からの
電圧をトランジスタスイッチを介して容量に接続した形
を例にして説明する。まず、トランジスタスイッチは、
クロックφが高レベルＨの期間に導通するものと仮定す
る。この導通期間において、容量は信号電圧により充電
される。ここで、スイッチのオン抵抗とサンプル容量の
積が、クロックφが高レベルＨの期間の長さＴｓより十
分小さければサンプル容量の電圧は信号電圧をほぼ忠実
にフォローすることになる。
【００１３】次に、スイッチをオフにすると、サンプル
容量の電圧は、スイッチがオフになった時点の信号値を
ホールドする。ここで、ホールドされた信号が有効な期
間をＴｈとすると、ＴｓとＴｈの和はクロックφ（φ
ｋ）の周期Ｔｐに等しくなる。ここで、複数のサンプル
ホールド回路３−１〜３−ｎを多相のクロックφ１〜φ
ｎで動作させると、動作が連続する２つのサンプル／ホ
ールド回路３−ｋおよび３−(k+1) の間では動作クロッ
クは時間的にビットタイムＴだけずれている。従って、
もし各サンプル／ホールド回路の出力の有効期間Ｔｈが
ビットタイムＴより長ければ、隣り合うサンプル／ホー
ルド回路（３−ｋ，３−(k+1))間において、有効期間に
オーバーラップ期間Ｔopが生じる。このオーバーラップ
期間Ｔopは、２つのサンプル／ホールド回路（３−ｋ，
３−(k+1))の出力が一定であり、この期間だけのタイミ
ングマージンが生じることになる。
容量の電圧は、スイッチがオフになった時点の信号値を
ホールドする。ここで、ホールドされた信号が有効な期
間をＴｈとすると、ＴｓとＴｈの和はクロックφ（φ
ｋ）の周期Ｔｐに等しくなる。ここで、複数のサンプル
ホールド回路３−１〜３−ｎを多相のクロックφ１〜φ
ｎで動作させると、動作が連続する２つのサンプル／ホ
ールド回路３−ｋおよび３−(k+1) の間では動作クロッ
クは時間的にビットタイムＴだけずれている。従って、
もし各サンプル／ホールド回路の出力の有効期間Ｔｈが
ビットタイムＴより長ければ、隣り合うサンプル／ホー
ルド回路（３−ｋ，３−(k+1))間において、有効期間に
オーバーラップ期間Ｔopが生じる。このオーバーラップ
期間Ｔopは、２つのサンプル／ホールド回路（３−ｋ，
３−(k+1))の出力が一定であり、この期間だけのタイミ
ングマージンが生じることになる。
【００１４】このように、本発明のレシーバ回路は、多
相クロックを用いてサンプル／ホールド回路のクロック
周期Ｔｐを長くし、サンプル期間Ｔｓを短くすることに
より、オーバーラップ期間Ｔopを長くすることで、その
分判定回路の動作に時間をかけることができる。すなわ
ち、判定回路のタイミングマージンを大きくとることが
可能になる。さらに、本発明に係るのＰＲＤを適用した
レシーバ回路は、多相クロックで駆動されるサンプル／
ホールド回路の有効出力期間をオーバーラップさせるこ
とにより、このオーバーラップ期間の分だけ判定回路の
動作時間を長くすることができ、タイミングマージンが
大きくなり、結果として高速動作を実現することができ
る。
相クロックを用いてサンプル／ホールド回路のクロック
周期Ｔｐを長くし、サンプル期間Ｔｓを短くすることに
より、オーバーラップ期間Ｔopを長くすることで、その
分判定回路の動作に時間をかけることができる。すなわ
ち、判定回路のタイミングマージンを大きくとることが
可能になる。さらに、本発明に係るのＰＲＤを適用した
レシーバ回路は、多相クロックで駆動されるサンプル／
ホールド回路の有効出力期間をオーバーラップさせるこ
とにより、このオーバーラップ期間の分だけ判定回路の
動作時間を長くすることができ、タイミングマージンが
大きくなり、結果として高速動作を実現することができ
る。
【００１５】
【発明の実施の形態】以下、本発明に係るレシーバ回路
の各実施例を図面を参照して詳述する。図７は本発明に
係るレシーバ回路の第１実施例を示すブロック回路図で
あり、また、図８は図７のレシーバ回路の動作を説明す
るためのタイミング図である。図７において、参照符号
１および２は信号線、３１および３２はサンプル／ホー
ルド回路、そして、４１および４２は判定回路（ラッ
チ）を示している。
の各実施例を図面を参照して詳述する。図７は本発明に
係るレシーバ回路の第１実施例を示すブロック回路図で
あり、また、図８は図７のレシーバ回路の動作を説明す
るためのタイミング図である。図７において、参照符号
１および２は信号線、３１および３２はサンプル／ホー
ルド回路、そして、４１および４２は判定回路（ラッ
チ）を示している。
【００１６】図７に示されるように、本第1 実施例のレ
シーバ回路は、2 つのサンプル／ホールド回路３１，３
２、および、2 つの判定回路４１，４２を備えている。
各サンプル／ホールド回路３１および３２は、それぞれ
容量３１１，３１２および３２１，３２２、並びに、ス
イッチ３１３，３１４および３２３，３２４を備え、そ
れぞれ容量３１１，３１２；３２１，３２２にスイッチ
３１３，３１４；３２３，３２４を介して信号線１およ
び２に伝えられた信号を導入するようになっている。
シーバ回路は、2 つのサンプル／ホールド回路３１，３
２、および、2 つの判定回路４１，４２を備えている。
各サンプル／ホールド回路３１および３２は、それぞれ
容量３１１，３１２および３２１，３２２、並びに、ス
イッチ３１３，３１４および３２３，３２４を備え、そ
れぞれ容量３１１，３１２；３２１，３２２にスイッチ
３１３，３１４；３２３，３２４を介して信号線１およ
び２に伝えられた信号を導入するようになっている。
【００１７】スイッチ３１３および３１４はクロックφ
１により動作し、クロックφ１が高レベルＨの期間は導
通し、それ以外の期間は切れるようになっている。ま
た、スイッチ３２３および３２４はクロックφ２により
動作し、クロックφ２が高レベルＨの期間は導通し、そ
れ以外の期間は切れるようになっている。そして、図８
に示されるように、２つのサンプル／ホールド回路３１
および３２は、それぞれクロックφ１およびφ２で動作
するが、このクロックφ１とφ２とは時間Ｔ（Ｔはビッ
トタイム）だけずれた周期２Ｔのクロックとされ、互い
の低レベルＬの期間（Ｔop）はオーバーラップしてい
る。なお、図８において、参照符号Ｓはサンプリングタ
イミング、Ｄは検出（判定）タイミング、Ｔｓはクロッ
クφ１が高レベルＨとなる期間、そして、Ｔｈはホール
ドされた信号が有効な期間を示している。
１により動作し、クロックφ１が高レベルＨの期間は導
通し、それ以外の期間は切れるようになっている。ま
た、スイッチ３２３および３２４はクロックφ２により
動作し、クロックφ２が高レベルＨの期間は導通し、そ
れ以外の期間は切れるようになっている。そして、図８
に示されるように、２つのサンプル／ホールド回路３１
および３２は、それぞれクロックφ１およびφ２で動作
するが、このクロックφ１とφ２とは時間Ｔ（Ｔはビッ
トタイム）だけずれた周期２Ｔのクロックとされ、互い
の低レベルＬの期間（Ｔop）はオーバーラップしてい
る。なお、図８において、参照符号Ｓはサンプリングタ
イミング、Ｄは検出（判定）タイミング、Ｔｓはクロッ
クφ１が高レベルＨとなる期間、そして、Ｔｈはホール
ドされた信号が有効な期間を示している。
【００１８】判定回路４１および４２は、リジェネラテ
ィブ(regenerative)ラッチ回路であり、これら各リジェ
ネラティブラッチ回路４１および４２は、後述するよう
に入力トランジスタペアを２組備えている。図９は図７
のレシーバ回路におけるラッチの一構成例を示す回路図
である。図９に示されるように、判定回路４１（４２）
は、Ｐチャネル型ＭＯＳトランジスタ４０１〜４０４、
Ｎチャネル型ＭＯＳトランジスタ４０５〜４１２、およ
び、ＮＡＮＤゲート４１３，４１４を備えて構成され、
トランジスタ４０５，４０６により信号Ｖ+,Ｖ- を受け
取る第１のトランジスタペアを構成し、また、トランジ
スタ４０７，４０８により信号Ｖo+, Ｖo-を受け取る第
２のトランジスタペアを構成するようになっている。こ
こで、トランジスタ４０５，４０６のゲート幅（２Ｗ）
およびトランジスタ４１１のゲート幅（２Ｗt)は、トラ
ンジスタ４０７，４０８のゲート幅（Ｗ）およびトラン
ジスタ４１２のゲート幅（Ｗt)の２倍として形成されて
いる。すなわち、例えば、判定回路４１において、前段
の一方のサンプル／ホールド回路３１の出力（Ｖ+,Ｖ-)
は、第１のトランジスタペアのトランジスタ４０５，４
０６のゲートに供給され、また、他方のサンプル／ホー
ルド回路３2 の出力（Ｖo+, Ｖo-）は、上記第１のトラ
ンジスタペアと反対の極性で第２のトランジスタペアの
トランジスタ４０７，４０８のゲートに供給されるよう
になっている。なお、トランジスタ４０５，４０６およ
び４１１のゲート幅と、トランジスタ４０７，４０８お
よび４１２のゲート幅とは、２：１の比率に限定される
ものではなく、現在のビットタイムの信号（Ｖ+,Ｖ-)に
対する直前のビットタイムの信号（Ｖo+, Ｖo-）の影響
を考慮して他の値に設定することもできる。
ィブ(regenerative)ラッチ回路であり、これら各リジェ
ネラティブラッチ回路４１および４２は、後述するよう
に入力トランジスタペアを２組備えている。図９は図７
のレシーバ回路におけるラッチの一構成例を示す回路図
である。図９に示されるように、判定回路４１（４２）
は、Ｐチャネル型ＭＯＳトランジスタ４０１〜４０４、
Ｎチャネル型ＭＯＳトランジスタ４０５〜４１２、およ
び、ＮＡＮＤゲート４１３，４１４を備えて構成され、
トランジスタ４０５，４０６により信号Ｖ+,Ｖ- を受け
取る第１のトランジスタペアを構成し、また、トランジ
スタ４０７，４０８により信号Ｖo+, Ｖo-を受け取る第
２のトランジスタペアを構成するようになっている。こ
こで、トランジスタ４０５，４０６のゲート幅（２Ｗ）
およびトランジスタ４１１のゲート幅（２Ｗt)は、トラ
ンジスタ４０７，４０８のゲート幅（Ｗ）およびトラン
ジスタ４１２のゲート幅（Ｗt)の２倍として形成されて
いる。すなわち、例えば、判定回路４１において、前段
の一方のサンプル／ホールド回路３１の出力（Ｖ+,Ｖ-)
は、第１のトランジスタペアのトランジスタ４０５，４
０６のゲートに供給され、また、他方のサンプル／ホー
ルド回路３2 の出力（Ｖo+, Ｖo-）は、上記第１のトラ
ンジスタペアと反対の極性で第２のトランジスタペアの
トランジスタ４０７，４０８のゲートに供給されるよう
になっている。なお、トランジスタ４０５，４０６およ
び４１１のゲート幅と、トランジスタ４０７，４０８お
よび４１２のゲート幅とは、２：１の比率に限定される
ものではなく、現在のビットタイムの信号（Ｖ+,Ｖ-)に
対する直前のビットタイムの信号（Ｖo+, Ｖo-）の影響
を考慮して他の値に設定することもできる。
【００１９】これにより、判定回路４１は、現在のビッ
トタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信
号（Ｖo+, Ｖo-）の５０％を差し引いた値を判定する。
なお、判定回路４２も判定回路４１と同様の動作をビッ
トタイムＴだけずれた位相で行うことになる。本第１実
施例では、判定回路４１および４２は、２つのサンプル
／ホールド回路３１および３２の出力が共に一定の期間
に判定動作を行うため、このオーバーラップ時間（Ｔo
p）だけ判定タイミングがずれても判定結果に影響が生
じることがなく、従来の回路に比べてより高速な動作に
対して余裕を持たせることができる。
トタイムの信号（Ｖ+,Ｖ-)から直前のビットタイムの信
号（Ｖo+, Ｖo-）の５０％を差し引いた値を判定する。
なお、判定回路４２も判定回路４１と同様の動作をビッ
トタイムＴだけずれた位相で行うことになる。本第１実
施例では、判定回路４１および４２は、２つのサンプル
／ホールド回路３１および３２の出力が共に一定の期間
に判定動作を行うため、このオーバーラップ時間（Ｔo
p）だけ判定タイミングがずれても判定結果に影響が生
じることがなく、従来の回路に比べてより高速な動作に
対して余裕を持たせることができる。
【００２０】図１０は図７のレシーバ回路におけるサン
プル／ホールド回路３１，３２の変形例を示す回路図で
ある。図１０に示されるように、本変形例のサンプル／
ホールド回路３０は、容量（ホールド用容量）３０１，
３０２、および、スイッチ３０３〜３０８を備えて構成
される。サンプル期間中は、スイッチ３０３，３０６お
よび３０７，３０８がオンでスイッチ３０４，３０５が
オフとなって、ホールド用容量３０１および３０２は、
一端が信号線１および２に接続され、他端が判定回路４
０の入力に接続され、さらに、判定回路４０の入力端が
プリチャージ電位Ｖprに充電される。また、ホールド期
間には、スイッチ３０３，３０６および３０７，３０８
がオフでスイッチ３０４，３０５がオンとなって、ホー
ルド用容量３０１および３０２の一端は信号線１および
２から切り離されて基準電位Ｖref が印加される。
プル／ホールド回路３１，３２の変形例を示す回路図で
ある。図１０に示されるように、本変形例のサンプル／
ホールド回路３０は、容量（ホールド用容量）３０１，
３０２、および、スイッチ３０３〜３０８を備えて構成
される。サンプル期間中は、スイッチ３０３，３０６お
よび３０７，３０８がオンでスイッチ３０４，３０５が
オフとなって、ホールド用容量３０１および３０２は、
一端が信号線１および２に接続され、他端が判定回路４
０の入力に接続され、さらに、判定回路４０の入力端が
プリチャージ電位Ｖprに充電される。また、ホールド期
間には、スイッチ３０３，３０６および３０７，３０８
がオフでスイッチ３０４，３０５がオンとなって、ホー
ルド用容量３０１および３０２の一端は信号線１および
２から切り離されて基準電位Ｖref が印加される。
【００２１】一般に、サンプル／ホールド回路ではトラ
ンジスタスイッチが切れるときのチャネルチャージがホ
ールド容量に流れ込んで誤差を生じることになるが、本
変形例の場合には、その電荷は信号振幅に依存せずに一
定であるため、差動信号を扱う限りは相殺されて出力に
影響を与えないという利点がある。図１１は本発明に係
るレシーバ回路の第２実施例を示す回路図であり、ま
た、図１２は図１１のレシーバ回路の動作を説明するた
めのタイミング図である。図１１において、参照符号３
−１〜３−４はサンプル／ホールド回路、また、４−１
〜４−４は判定回路（ラッチ）を示している。
ンジスタスイッチが切れるときのチャネルチャージがホ
ールド容量に流れ込んで誤差を生じることになるが、本
変形例の場合には、その電荷は信号振幅に依存せずに一
定であるため、差動信号を扱う限りは相殺されて出力に
影響を与えないという利点がある。図１１は本発明に係
るレシーバ回路の第２実施例を示す回路図であり、ま
た、図１２は図１１のレシーバ回路の動作を説明するた
めのタイミング図である。図１１において、参照符号３
−１〜３−４はサンプル／ホールド回路、また、４−１
〜４−４は判定回路（ラッチ）を示している。
【００２２】図１１に示されるように、本第２実施例
は、４つのサンプル／ホールド回路３−１〜３−４およ
び４つの判定回路４−１〜４−４を使用し、各サンプル
／ホールド回路３−１〜３−４に対してそれぞれ信号
（クロック）φ１〜φ４を供給して駆動するようになっ
ている。ここで、サンプル／ホールド回路３−１〜３−
４の駆動信号φ１〜φ４は、図１２に示されるように、
周期Ｔｐが４ビットタイム（４Ｔ）の４相クロックとさ
れており、また、判定回路４−１〜４−４のラッチタイ
ミングを制御するラッチ信号ＬＡＴ１〜ＬＡＴ４は、信
号φ１〜φ４を多少遅延させたタイミングとなってい
る。ここで、各クロックφ（φ１〜φ４）が高レベルＨ
の期間Ｔｓは２ビットタイム（２Ｔ）であり、また、ホ
ールドされた信号が有効な期間Ｔｈも２ビットタイム
（２Ｔ）である。そして、隣り合う相で動作する２つの
サンプル／ホールド回路間（例えば、サンプル／ホール
ド回路３−１と３−２との間）で出力の有効期間に１ビ
ットタイム（Ｔ）だけのオーバーラップ期間Ｔopが生
じ、従って、判定回路（ラッチ）４−１〜４−４が動作
するためのタイミングマージンをビットタイムＴとする
ことができる。具体的に、本第2 実施例では、判定回路
の動作タイミングマージンをビットタイム（Ｔ）と同等
だけ十分長くすることができるため、例えば、１０Ｇｂ
／ｓ程度の超高速信号伝送であっても判定回路を余裕を
持って動作させることが可能となる。
は、４つのサンプル／ホールド回路３−１〜３−４およ
び４つの判定回路４−１〜４−４を使用し、各サンプル
／ホールド回路３−１〜３−４に対してそれぞれ信号
（クロック）φ１〜φ４を供給して駆動するようになっ
ている。ここで、サンプル／ホールド回路３−１〜３−
４の駆動信号φ１〜φ４は、図１２に示されるように、
周期Ｔｐが４ビットタイム（４Ｔ）の４相クロックとさ
れており、また、判定回路４−１〜４−４のラッチタイ
ミングを制御するラッチ信号ＬＡＴ１〜ＬＡＴ４は、信
号φ１〜φ４を多少遅延させたタイミングとなってい
る。ここで、各クロックφ（φ１〜φ４）が高レベルＨ
の期間Ｔｓは２ビットタイム（２Ｔ）であり、また、ホ
ールドされた信号が有効な期間Ｔｈも２ビットタイム
（２Ｔ）である。そして、隣り合う相で動作する２つの
サンプル／ホールド回路間（例えば、サンプル／ホール
ド回路３−１と３−２との間）で出力の有効期間に１ビ
ットタイム（Ｔ）だけのオーバーラップ期間Ｔopが生
じ、従って、判定回路（ラッチ）４−１〜４−４が動作
するためのタイミングマージンをビットタイムＴとする
ことができる。具体的に、本第2 実施例では、判定回路
の動作タイミングマージンをビットタイム（Ｔ）と同等
だけ十分長くすることができるため、例えば、１０Ｇｂ
／ｓ程度の超高速信号伝送であっても判定回路を余裕を
持って動作させることが可能となる。
【００２３】図１３は本発明に係るレシーバ回路の第３
実施例の要部（判定回路）を示す回路図である。図１３
に示されるように、本第３実施例の判定回路は、ラッチ
４２０、Ｐチャネル型ＭＯＳトランジスタ４２１，４２
２、Ｎチャネル型ＭＯＳトランジスタ４２３〜４２８を
備えており、前段のサンプル／ホールド回路の出力電圧
（Ｖ+,Ｖ- ；Ｖo+，Ｖo-）がそれぞれ電圧−電流変換の
機能を持つ差動のトランスコンダクターに接続されてい
る。ここで、差動のトランスコンダクターは、テイル電
流を定電流とした差動ペア（４２３，４２４；４２５，
４２６）を用いており、これがＰチャネル型トランジス
タの負荷デバイス（４２１；４２２）に接続される。す
なわち、本第３実施例では、判定回路のステージで電流
和の形でサンプル／ホールド回路出力の重み付き和が生
成され、その値を判定するようになっている。このよう
に、本第３実施例で、直接ラッチに接続するのに比べて
重み付き和を生成するリニアリティが優れ、精度の高い
判定が可能になる。
実施例の要部（判定回路）を示す回路図である。図１３
に示されるように、本第３実施例の判定回路は、ラッチ
４２０、Ｐチャネル型ＭＯＳトランジスタ４２１，４２
２、Ｎチャネル型ＭＯＳトランジスタ４２３〜４２８を
備えており、前段のサンプル／ホールド回路の出力電圧
（Ｖ+,Ｖ- ；Ｖo+，Ｖo-）がそれぞれ電圧−電流変換の
機能を持つ差動のトランスコンダクターに接続されてい
る。ここで、差動のトランスコンダクターは、テイル電
流を定電流とした差動ペア（４２３，４２４；４２５，
４２６）を用いており、これがＰチャネル型トランジス
タの負荷デバイス（４２１；４２２）に接続される。す
なわち、本第３実施例では、判定回路のステージで電流
和の形でサンプル／ホールド回路出力の重み付き和が生
成され、その値を判定するようになっている。このよう
に、本第３実施例で、直接ラッチに接続するのに比べて
重み付き和を生成するリニアリティが優れ、精度の高い
判定が可能になる。
【００２４】ここで、トランジスタ４２３，４２４のゲ
ート幅（２Ｗ）およびトランジスタ４２７のゲート幅
（２Ｗt)は、例えば、トランジスタ４２５，４２６のゲ
ート幅（Ｗ）およびトランジスタ４２８のゲート幅（Ｗ
t)の２倍として形成され、現在のビットタイムの信号
（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo
-）の５０％を差し引いて重み付けをした値を判定する
ようになっている。なお、トランジスタ４２３，４２４
および４２７のゲート幅と、トランジスタ４２５，４２
６および４２８のゲート幅とは、２：１の比率に限定さ
れるものではなく、現在のビットタイムの信号に対する
直前のビットタイムの信号の影響を考慮して他の値に設
定することができるのは前述したのと同様である。
ート幅（２Ｗ）およびトランジスタ４２７のゲート幅
（２Ｗt)は、例えば、トランジスタ４２５，４２６のゲ
ート幅（Ｗ）およびトランジスタ４２８のゲート幅（Ｗ
t)の２倍として形成され、現在のビットタイムの信号
（Ｖ+,Ｖ-)から直前のビットタイムの信号（Ｖo+, Ｖo
-）の５０％を差し引いて重み付けをした値を判定する
ようになっている。なお、トランジスタ４２３，４２４
および４２７のゲート幅と、トランジスタ４２５，４２
６および４２８のゲート幅とは、２：１の比率に限定さ
れるものではなく、現在のビットタイムの信号に対する
直前のビットタイムの信号の影響を考慮して他の値に設
定することができるのは前述したのと同様である。
【００２５】図１４は本発明に係るレシーバ回路の第４
実施例を示す回路図であり、１つのサンプル／ホールド
回路（３−ｎ）および判定回路（４ーｎ）のみを示すも
のである。図１４に示されるように、サンプル／ホール
ド回路（３−ｎ）は、容量３３１，３３２、スイッチ３
３５〜３４２を備え、ｎ番目の制御信号φｎおよびｎ−
１番目の制御信号φｎ−１により制御されるスイッチ３
３５〜３４２により２組のホールド容量３３１，３３２
の接続を制御するようになっている。また、判定回路
（４−ｎ）は、容量３３３、インバータ３３４、スイッ
チ３４３，３４４を備えている。ここで、参照符号φop
は、制御信号／φｎ−１および／φｎのオーバーラップ
する期間に出力される信号であり、／φopは信号φopの
反転レベルの信号である。
実施例を示す回路図であり、１つのサンプル／ホールド
回路（３−ｎ）および判定回路（４ーｎ）のみを示すも
のである。図１４に示されるように、サンプル／ホール
ド回路（３−ｎ）は、容量３３１，３３２、スイッチ３
３５〜３４２を備え、ｎ番目の制御信号φｎおよびｎ−
１番目の制御信号φｎ−１により制御されるスイッチ３
３５〜３４２により２組のホールド容量３３１，３３２
の接続を制御するようになっている。また、判定回路
（４−ｎ）は、容量３３３、インバータ３３４、スイッ
チ３４３，３４４を備えている。ここで、参照符号φop
は、制御信号／φｎ−１および／φｎのオーバーラップ
する期間に出力される信号であり、／φopは信号φopの
反転レベルの信号である。
【００２６】本第４実施例のレシーバ回路において、判
定期間には、現在のビットタイムの信号電圧をホールド
する容量３３２に対して直列に、過去のビットタイムの
信号をホールドした容量３３１ともう１個の結合容量３
３３との並列接続したものを接続する。この結果、ラッ
チに入力される信号値は、現在のビットタイムの信号値
からＷＷ×（過去のビットタイムの信号値）を差し引い
たものになる。ここで、容量３３１の値をＣ１とし、容
量３３２の値をＣ２とし、容量３３３の値をＣ３とする
と、ＷＷは並列接続される容量３３１および３３３の比
率で決まり、ＷＷ＝Ｃ１／（Ｃ１＋Ｃ３）となる。本第
４実施例では、重み付けの和（重み付き和）が各容量３
３１〜３３３の容量比（Ｃ１，Ｃ２，Ｃ３）で決まるた
めに、本質的にリニアリティを高くすることができる。
定期間には、現在のビットタイムの信号電圧をホールド
する容量３３２に対して直列に、過去のビットタイムの
信号をホールドした容量３３１ともう１個の結合容量３
３３との並列接続したものを接続する。この結果、ラッ
チに入力される信号値は、現在のビットタイムの信号値
からＷＷ×（過去のビットタイムの信号値）を差し引い
たものになる。ここで、容量３３１の値をＣ１とし、容
量３３２の値をＣ２とし、容量３３３の値をＣ３とする
と、ＷＷは並列接続される容量３３１および３３３の比
率で決まり、ＷＷ＝Ｃ１／（Ｃ１＋Ｃ３）となる。本第
４実施例では、重み付けの和（重み付き和）が各容量３
３１〜３３３の容量比（Ｃ１，Ｃ２，Ｃ３）で決まるた
めに、本質的にリニアリティを高くすることができる。
【００２７】図１５は本発明に係るレシーバ回路の第５
実施例を示す回路図である。図１５において、参照符号
３１および３２は、例えば、図７を参照して説明した第
１実施例と同様の構成を有するサンプル／ホールド回
路、４３０はラッチ（判定回路）、４３１〜４３４はＮ
チャネル型ＭＯＳトランジスタ、そして、４３５および
４３６はスイッチを示している。
実施例を示す回路図である。図１５において、参照符号
３１および３２は、例えば、図７を参照して説明した第
１実施例と同様の構成を有するサンプル／ホールド回
路、４３０はラッチ（判定回路）、４３１〜４３４はＮ
チャネル型ＭＯＳトランジスタ、そして、４３５および
４３６はスイッチを示している。
【００２８】図１５に示されるように、本第５実施例で
は、サンプル／ホールド回路のサンプル容量（図７に示
す容量３１１，３１２；３２１，３２２）は、判定期間
にはゲート電位を一定にバイアスされたＮチャネル型Ｍ
ＯＳトランジスタ４３１〜４３４のソースに接続（いわ
ゆるゲート接地形式）されている。これらのトランジス
タ４３１〜４３４は定電流モードで動作されるため、ホ
ールド容量（３１１，３１２；３２１，３２２）からソ
ースへの電荷の流れ込みはドレイン側のノードを定電流
で放電し、流れ込んだのと同じ量の電荷変化がドレイン
側に発生する。その結果、ドレイン側では、現ビットタ
イムの信号電荷と１ビット前のビットタイムの信号電荷
の重み付き和に相当する電荷の変化が生じることにな
る。これは、いわゆるチャージトランスファアンプと同
じ動作原理である。
は、サンプル／ホールド回路のサンプル容量（図７に示
す容量３１１，３１２；３２１，３２２）は、判定期間
にはゲート電位を一定にバイアスされたＮチャネル型Ｍ
ＯＳトランジスタ４３１〜４３４のソースに接続（いわ
ゆるゲート接地形式）されている。これらのトランジス
タ４３１〜４３４は定電流モードで動作されるため、ホ
ールド容量（３１１，３１２；３２１，３２２）からソ
ースへの電荷の流れ込みはドレイン側のノードを定電流
で放電し、流れ込んだのと同じ量の電荷変化がドレイン
側に発生する。その結果、ドレイン側では、現ビットタ
イムの信号電荷と１ビット前のビットタイムの信号電荷
の重み付き和に相当する電荷の変化が生じることにな
る。これは、いわゆるチャージトランスファアンプと同
じ動作原理である。
【００２９】この本第５実施例によれば、信号の重み付
き和と信号増幅とが同時に行われることになる。また、
チャージトランスファに用いるトランジスタのゲート・
ソース電圧は自然に閾値電圧（Ｖth）の近くにバイアス
されるため、トランジスタのＶthのばらつきが補償さ
れ、このＶthのばらつきに依存しない高感度の増幅が可
能になる。従って、本第５実施例は、感度の高いレシー
バを容易に実現することができる。
き和と信号増幅とが同時に行われることになる。また、
チャージトランスファに用いるトランジスタのゲート・
ソース電圧は自然に閾値電圧（Ｖth）の近くにバイアス
されるため、トランジスタのＶthのばらつきが補償さ
れ、このＶthのばらつきに依存しない高感度の増幅が可
能になる。従って、本第５実施例は、感度の高いレシー
バを容易に実現することができる。
【００３０】図１６は本発明に係るレシーバ回路の第６
実施例の要部（判定回路）を示す回路図である。図１６
に示されるように、本第６実施例の判定回路は、ラッチ
４４０、Ｐチャネル型ＭＯＳトランジスタ４４１，４４
２、そして、Ｎチャネル型ＭＯＳトランジスタ４４３〜
４４５，４４６−１〜４４６−ｎ，４４７−１〜４４７
−ｎ，４４８−１〜４４８−ｎ，４４９−１〜４４９−
ｎを備えている。
実施例の要部（判定回路）を示す回路図である。図１６
に示されるように、本第６実施例の判定回路は、ラッチ
４４０、Ｐチャネル型ＭＯＳトランジスタ４４１，４４
２、そして、Ｎチャネル型ＭＯＳトランジスタ４４３〜
４４５，４４６−１〜４４６−ｎ，４４７−１〜４４７
−ｎ，４４８−１〜４４８−ｎ，４４９−１〜４４９−
ｎを備えている。
【００３１】本第６実施例の判定回路は、前述した図１
３に示す第３実施例の判定回路と異なり、１ビット前の
信号を電流に変換するトランスコンダクターが複数のト
ランスコンダクター（４４６−１，４４７−１，４４８
−１，４４９−１〜４４６−ｎ，４４７−ｎ，４４８−
ｎ，４４９−ｎ）の並列接続で構成され、そのテイル電
流をスイッチすることで動作するトランスコンダクター
の数を重み制御コードにより制御できるようになってい
る。なお、この重み制御コードは、各判定回路に対して
同じものを与える。
３に示す第３実施例の判定回路と異なり、１ビット前の
信号を電流に変換するトランスコンダクターが複数のト
ランスコンダクター（４４６−１，４４７−１，４４８
−１，４４９−１〜４４６−ｎ，４４７−ｎ，４４８−
ｎ，４４９−ｎ）の並列接続で構成され、そのテイル電
流をスイッチすることで動作するトランスコンダクター
の数を重み制御コードにより制御できるようになってい
る。なお、この重み制御コードは、各判定回路に対して
同じものを与える。
【００３２】本第６実施例では、例えば、ＰＲＤの等化
パラメータを制御することが可能であり、伝送線路の品
質に合わせた最適の等化パラメータを選ぶことができ
る。なお、トランスコンダクター以外でも、前述した第
４実施例や第５実施例のように容量接続を使う形式でも
チャージトランスファを用いる場合でも同様に等化パラ
メータの調整が可能なのは言うまでもない。
パラメータを制御することが可能であり、伝送線路の品
質に合わせた最適の等化パラメータを選ぶことができ
る。なお、トランスコンダクター以外でも、前述した第
４実施例や第５実施例のように容量接続を使う形式でも
チャージトランスファを用いる場合でも同様に等化パラ
メータの調整が可能なのは言うまでもない。
【００３３】図１７は本発明に係るレシーバ回路の第７
実施例の要部（判定回路）を示す回路図である。図１７
に示されるように、本第７実施例の判定回路は、ラッチ
４５０、Ｐチャネル型ＭＯＳトランジスタ４５１，４５
２、Ｎチャネル型ＭＯＳトランジスタ４５３〜４５９、
および、電流出力Ｄ／Ａコンバータ４６０を備えてい
る。
実施例の要部（判定回路）を示す回路図である。図１７
に示されるように、本第７実施例の判定回路は、ラッチ
４５０、Ｐチャネル型ＭＯＳトランジスタ４５１，４５
２、Ｎチャネル型ＭＯＳトランジスタ４５３〜４５９、
および、電流出力Ｄ／Ａコンバータ４６０を備えてい
る。
【００３４】本第７実施例の判定回路は、前述した図１
３に示す第３実施例の判定回路と異なり、サンプルされ
た信号を電流に変換するトランスコンダクターのテイル
電流を、例えば、６ビットの電流出力Ｄ／Ａコンバータ
４６０で制御して重み付き和を調整するようになってい
る。本第７実施例によれば、重み付き和は、Ｄ／Ａコン
バータの分解能により制御することができるため、制御
の分解能を高くすることが容易であり、その結果とし
て、より最適なイコライズが可能になって高感度のレシ
ーバを実現することができる。
３に示す第３実施例の判定回路と異なり、サンプルされ
た信号を電流に変換するトランスコンダクターのテイル
電流を、例えば、６ビットの電流出力Ｄ／Ａコンバータ
４６０で制御して重み付き和を調整するようになってい
る。本第７実施例によれば、重み付き和は、Ｄ／Ａコン
バータの分解能により制御することができるため、制御
の分解能を高くすることが容易であり、その結果とし
て、より最適なイコライズが可能になって高感度のレシ
ーバを実現することができる。
【００３５】
１．入力信号が供給される入力線と、該入力線に接続さ
れ、多相の周期的クロックにより前記入力信号を順次取
り込んで保持する複数のサンプル／ホールド回路と、該
サンプル／ホールド回路の出力の重み付き和に相当する
信号を生成して、前記入力信号を判定する判定回路とを
備え、前記各サンプル／ホールド回路のホールド出力が
有効な期間を前記入力信号のビットタイムよりも長くし
て、当該サンプル／ホールド回路に前後して動作するサ
ンプル／ホールド回路の有効出力のオーバーラップ期間
に生成された重み付き和を用いて前記判定回路を動作さ
せるようにしたことを特徴とするレシーバ回路。
れ、多相の周期的クロックにより前記入力信号を順次取
り込んで保持する複数のサンプル／ホールド回路と、該
サンプル／ホールド回路の出力の重み付き和に相当する
信号を生成して、前記入力信号を判定する判定回路とを
備え、前記各サンプル／ホールド回路のホールド出力が
有効な期間を前記入力信号のビットタイムよりも長くし
て、当該サンプル／ホールド回路に前後して動作するサ
ンプル／ホールド回路の有効出力のオーバーラップ期間
に生成された重み付き和を用いて前記判定回路を動作さ
せるようにしたことを特徴とするレシーバ回路。
【００３６】２．項目１に記載のレシーバ回路におい
て、前記判定回路は、前記サンプル／ホールド回路の出
力の重み付き和に相当する電圧、電流或いは電荷信号を
生成することを特徴とするレシーバ回路。 ３．項目１に記載のレシーバ回路において、前記サンプ
ル／ホールド回路の動作周期を前記入力信号のビットタ
イムの２倍とし、且つ、該サンプル／ホールド回路のサ
ンプル期間をホールド期間よりも長くして、動作が前後
するサンプル／ホールド回路の出力有効期間をオーバー
ラップさせるようにしたことを特徴とするレシーバ回
路。
て、前記判定回路は、前記サンプル／ホールド回路の出
力の重み付き和に相当する電圧、電流或いは電荷信号を
生成することを特徴とするレシーバ回路。 ３．項目１に記載のレシーバ回路において、前記サンプ
ル／ホールド回路の動作周期を前記入力信号のビットタ
イムの２倍とし、且つ、該サンプル／ホールド回路のサ
ンプル期間をホールド期間よりも長くして、動作が前後
するサンプル／ホールド回路の出力有効期間をオーバー
ラップさせるようにしたことを特徴とするレシーバ回
路。
【００３７】４．項目１に記載のレシーバ回路におい
て、前記サンプル／ホールド回路の動作周期を前記入力
信号のビットタイムの３倍以上とし、前記各サンプル／
ホールド回路の出力有効期間を前記入力信号のビットタ
イム以上としたことを特徴とするレシーバ回路。 ５．項目１に記載のレシーバ回路において、前記サンプ
ル／ホールド回路の出力の重み付き和を、トランジスタ
を用いたトランスコンダクターにより該各サンプル／ホ
ールド回路の出力信号を電流に交換し、当該各電流を共
通の負荷デバイスに流し込むことで生成するようにした
ことを特徴とするレシーバ回路。
て、前記サンプル／ホールド回路の動作周期を前記入力
信号のビットタイムの３倍以上とし、前記各サンプル／
ホールド回路の出力有効期間を前記入力信号のビットタ
イム以上としたことを特徴とするレシーバ回路。 ５．項目１に記載のレシーバ回路において、前記サンプ
ル／ホールド回路の出力の重み付き和を、トランジスタ
を用いたトランスコンダクターにより該各サンプル／ホ
ールド回路の出力信号を電流に交換し、当該各電流を共
通の負荷デバイスに流し込むことで生成するようにした
ことを特徴とするレシーバ回路。
【００３８】６．項目５に記載のレシーバ回路におい
て、前記トランスコンダクターのトランジスタの並列接
続数を変化させることにより前記重み付き和の重みを調
整するようにしたことを特徴とするレシーバ回路。 ７．項目５に記載のレシーバ回路において、前記トラン
スコンダクターの電流バイアス値を調整することにより
前記重み付き和の重みを調整するようにしたことを特徴
とするレシーバ回路。
て、前記トランスコンダクターのトランジスタの並列接
続数を変化させることにより前記重み付き和の重みを調
整するようにしたことを特徴とするレシーバ回路。 ７．項目５に記載のレシーバ回路において、前記トラン
スコンダクターの電流バイアス値を調整することにより
前記重み付き和の重みを調整するようにしたことを特徴
とするレシーバ回路。
【００３９】８．項目１に記載のレシーバ回路におい
て、前記判定回路は、各ホールド電圧に充電された容量
を互いに接続することによって前記サンプル／ホールド
回路の出力の重み付き和に相当する信号を生成すること
を特徴とするレシーバ回路。 ９．項目８に記載のレシーバ回路において、前記判定回
路は、前記各容量に蓄積された電荷の違いによって前記
重み付き和を生成することを特徴とするレシーバ回路。
て、前記判定回路は、各ホールド電圧に充電された容量
を互いに接続することによって前記サンプル／ホールド
回路の出力の重み付き和に相当する信号を生成すること
を特徴とするレシーバ回路。 ９．項目８に記載のレシーバ回路において、前記判定回
路は、前記各容量に蓄積された電荷の違いによって前記
重み付き和を生成することを特徴とするレシーバ回路。
【００４０】１０．項目１に記載のレシーバ回路におい
て、前記判定回路は、前記各サンプル／ホールド回路の
出力に対応する電荷を電荷トランスファ回路で共通の容
量に移動することによって前記サンプル／ホールド回路
の出力の重み付き和に相当する信号を生成することを特
徴とするレシーバ回路。 １１．項目１０に記載のレシーバ回路において、前記電
荷トランスファ回路のトランジスタの並列接続数を変化
させることにより前記重み付き和の重みを調整するよう
にしたことを特徴とするレシーバ回路。
て、前記判定回路は、前記各サンプル／ホールド回路の
出力に対応する電荷を電荷トランスファ回路で共通の容
量に移動することによって前記サンプル／ホールド回路
の出力の重み付き和に相当する信号を生成することを特
徴とするレシーバ回路。 １１．項目１０に記載のレシーバ回路において、前記電
荷トランスファ回路のトランジスタの並列接続数を変化
させることにより前記重み付き和の重みを調整するよう
にしたことを特徴とするレシーバ回路。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す
ブロック図である。
ブロック図である。
【図２】図１の信号伝送システムにより伝送された信号
データの一例を示す波形図である。
データの一例を示す波形図である。
【図３】従来のレシーバ回路の一例を概略的に示すブロ
ック回路図である。
ック回路図である。
【図４】図３のレシーバ回路の問題を説明するための図
である。
である。
【図５】本発明に係るレシーバ回路の原理構成を示すブ
ロック回路図である。
ロック回路図である。
【図６】図５のレシーバ回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図７】本発明に係るレシーバ回路の第１実施例を示す
ブロック回路図である。
ブロック回路図である。
【図８】図７のレシーバ回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図９】図７のレシーバ回路における判定回路の一構成
例を示す回路図である。
例を示す回路図である。
【図１０】図７のレシーバ回路におけるサンプル／ホー
ルド回路の変形例を示す回路図である。
ルド回路の変形例を示す回路図である。
【図１１】本発明に係るレシーバ回路の第２実施例を示
す回路図である。
す回路図である。
【図１２】図１１のレシーバ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１３】本発明に係るレシーバ回路の第３実施例の要
部（判定回路）を示す回路図である。
部（判定回路）を示す回路図である。
【図１４】本発明に係るレシーバ回路の第４実施例を示
す回路図である。
す回路図である。
【図１５】本発明に係るレシーバ回路の第５実施例を示
す回路図である。
す回路図である。
【図１６】本発明に係るレシーバ回路の第６実施例の要
部（判定回路）を示す回路図である。
部（判定回路）を示す回路図である。
【図１７】本発明に係るレシーバ回路の第７実施例の要
部（判定回路）を示す回路図である。
部（判定回路）を示す回路図である。
１，２…信号線 ３−１〜３−ｎ，３０，３１，３２…サンプル／ホール
ド回路 ４−１〜４−ｎ，４０，４１，４２…判定回路（ラッ
チ） １０１…差動ドライバ（ドライバ） １０２…信号伝送路（ケーブル） １０３…差動レシーバ（レシーバ）
ド回路 ４−１〜４−ｎ，４０，４１，４２…判定回路（ラッ
チ） １０１…差動ドライバ（ドライバ） １０２…信号伝送路（ケーブル） １０３…差動レシーバ（レシーバ）
Claims (6)
- 【請求項１】 入力信号が供給される入力線と、 該入力線に接続され、多相の周期的クロックにより前記
入力信号を順次取り込んで保持する複数のサンプル／ホ
ールド回路と、 該サンプル／ホールド回路の出力の重み付き和に相当す
る信号を生成して、前記入力信号を判定する判定回路と
を備え、前記各サンプル／ホールド回路のホールド出力
が有効な期間を前記入力信号のビットタイムよりも長く
して、当該サンプル／ホールド回路に前後して動作する
サンプル／ホールド回路の有効出力のオーバーラップ期
間に生成された重み付き和を用いて前記判定回路を動作
させるようにしたことを特徴とするレシーバ回路。 - 【請求項２】 請求項１に記載のレシーバ回路におい
て、前記判定回路は、前記サンプル／ホールド回路の出
力の重み付き和に相当する電圧、電流或いは電荷信号を
生成することを特徴とするレシーバ回路。 - 【請求項３】 請求項１に記載のレシーバ回路におい
て、前記サンプル／ホールド回路の出力の重み付き和
を、トランジスタを用いたトランスコンダクターにより
該各サンプル／ホールド回路の出力信号を電流に交換
し、当該各電流を共通の負荷デバイスに流し込むことで
生成するようにしたことを特徴とするレシーバ回路。 - 【請求項４】 請求項３に記載のレシーバ回路におい
て、前記トランスコンダクターのトランジスタの並列接
続数を変化させることにより前記重み付き和の重みを調
整するようにしたことを特徴とするレシーバ回路。 - 【請求項５】 請求項１に記載のレシーバ回路におい
て、前記判定回路は、各ホールド電圧に充電された容量
を互いに接続することによって前記サンプル／ホールド
回路の出力の重み付き和に相当する信号を生成すること
を特徴とするレシーバ回路。 - 【請求項６】 請求項１に記載のレシーバ回路におい
て、前記判定回路は、前記各サンプル／ホールド回路の
出力に対応する電荷を電荷トランスファ回路で共通の容
量に移動することによって前記サンプル／ホールド回路
の出力の重み付き和に相当する信号を生成することを特
徴とするレシーバ回路。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20055099A JP3986214B2 (ja) | 1999-07-14 | 1999-07-14 | レシーバ回路 |
| US09/614,907 US6826390B1 (en) | 1999-07-14 | 2000-07-12 | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
| DE60041105T DE60041105D1 (de) | 1999-07-14 | 2000-07-13 | Beseitigung einer Gleichtaktspannung in einem differenziellen Empfänger |
| KR1020000040196A KR100713784B1 (ko) | 1999-07-14 | 2000-07-13 | 수신기, 트랜시버 회로, 신호 전송 방법 및 신호 전송시스템 |
| EP05015115A EP1594274B1 (en) | 1999-07-14 | 2000-07-13 | Removal of a common mode voltage in a differential receiver |
| EP05015114A EP1594273B1 (en) | 1999-07-14 | 2000-07-13 | Removal of a common mode voltage in a differential receiver |
| EP05015113A EP1594272B1 (en) | 1999-07-14 | 2000-07-13 | Removal of a common mode voltage in a differential receiver |
| TW089113976A TW480399B (en) | 1999-07-14 | 2000-07-13 | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
| DE60036425T DE60036425T2 (de) | 1999-07-14 | 2000-07-13 | Beseitigung einer Gleichtaktspannung in einem differenziellen Empfänger |
| EP00305942A EP1069739B1 (en) | 1999-07-14 | 2000-07-13 | Removal of a common mode voltage in a differential receiver |
| US10/931,201 US7389097B2 (en) | 1999-07-14 | 2004-09-01 | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
| US12/133,092 US7822403B2 (en) | 1999-07-14 | 2008-06-04 | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
| US12/886,942 US7991359B2 (en) | 1999-07-14 | 2010-09-21 | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20055099A JP3986214B2 (ja) | 1999-07-14 | 1999-07-14 | レシーバ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001027919A true JP2001027919A (ja) | 2001-01-30 |
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Family
ID=16426185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20055099A Expired - Fee Related JP3986214B2 (ja) | 1999-07-14 | 1999-07-14 | レシーバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3986214B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278305A2 (en) * | 2001-07-19 | 2003-01-22 | Fujitsu Limited | High-speed signal transmission |
| KR100765327B1 (ko) | 2006-05-08 | 2007-10-09 | 주식회사 애트랩 | 입력 장치 |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| JP2010035186A (ja) * | 2009-09-15 | 2010-02-12 | Fujitsu Ltd | 信号処理回路 |
| JP2012173049A (ja) * | 2011-02-18 | 2012-09-10 | Renesas Electronics Corp | 半導体装置 |
| JP2021509243A (ja) * | 2017-12-29 | 2021-03-18 | 日本テキサス・インスツルメンツ合同会社 | 遅延ベースのコンパレータ |
-
1999
- 1999-07-14 JP JP20055099A patent/JP3986214B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278305A2 (en) * | 2001-07-19 | 2003-01-22 | Fujitsu Limited | High-speed signal transmission |
| US7400180B2 (en) | 2004-12-09 | 2008-07-15 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| US7791383B2 (en) | 2004-12-09 | 2010-09-07 | Elpida Memory, Inc. | Semiconductor device having input circuits activated by clocks having different phases |
| KR100765327B1 (ko) | 2006-05-08 | 2007-10-09 | 주식회사 애트랩 | 입력 장치 |
| WO2007129811A1 (en) * | 2006-05-08 | 2007-11-15 | Atlab Inc. | Input device |
| JP2010035186A (ja) * | 2009-09-15 | 2010-02-12 | Fujitsu Ltd | 信号処理回路 |
| JP2012173049A (ja) * | 2011-02-18 | 2012-09-10 | Renesas Electronics Corp | 半導体装置 |
| US8860392B2 (en) | 2011-02-18 | 2014-10-14 | Renesas Electronics Corporation | Semiconductor device including voltage generating circuit |
| JP2021509243A (ja) * | 2017-12-29 | 2021-03-18 | 日本テキサス・インスツルメンツ合同会社 | 遅延ベースのコンパレータ |
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| JP3986214B2 (ja) | 2007-10-03 |
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