DE60036425T2 - Beseitigung einer Gleichtaktspannung in einem differenziellen Empfänger - Google Patents

Beseitigung einer Gleichtaktspannung in einem differenziellen Empfänger Download PDF

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Signaltransmissionstechnologie und insbesondere auf einen Empfänger, eine Sender/Empfänger-Schaltung, ein Signaltransmissionsverfahren und ein Signaltransmissionssystem zum Vornehmen einer Hochgeschwindigkeits-Signaltransmission zwischen LSI-Chips oder zwischen einer Vielzahl von Anordnungen oder Schaltungsblöcken, die auf demselben Chip aufgenommen sind, oder zwischen Platten oder Gehäusen.
  • In den letzten Jahren hat sich die Leistung von Komponenten stark verbessert, die zur Konstruktion von Computern oder anderen Informationsverarbeitungsvorrichtungen verwendet werden; Leistungsverbesserungen beispielsweise für Halbleiter-Speicheranordnungen wie einen DRAM (dynamischen Direktzugriffsspeicher) und Prozessoren und dgl. waren bemerkenswert. Die Verbesserungen der Leistung von Halbleiter-Speicheranordnungen, Prozessoren, etc. sind an einem Punkt angelangt, wo die Systemleistung nicht weiter verbessert werden kann, außer die Geschwindigkeit der Signaltransmission zwischen Komponenten oder Elementen wird erhöht.
  • Die Geschwindigkeit der Signaltransmission zwischen einer Hauptspeicheranordnung wie einem DRAM und einem Prozessor wird beispielsweise ein Flaschenhals, der eine Leistungsverbesserung für einen Computer insgesamt behindert. Die Notwendigkeit einer Verbesserung der Signaltransmissionsgeschwindigkeit nimmt zu, nicht nur für eine Signaltransmission zwischen Gehäusen oder Platten (Leiterplatten), wie zwischen einem Server und einer Hauptspeicheranordnung oder zwischen Servern, die über ein Netz verbunden sind, sondern auch für eine Signaltransmission zwischen LSI (Großintegrations)-Chips oder zwischen Anordnungen oder Schaltungsblöcken, die auf demselben Chip aufgenommen sind, aufgrund der zunehmenden Integration und zunehmenden Größe von Halbleiterchips, der sinkenden Zufuhrspannungspegel (Signal amplitudenpegel), etc.
  • Spezifisch besteht eine Notwendigkeit, die Signaltransmissionsgeschwindigkeit pro Stift zu erhöhen, um die Erhöhung der Datentransmissionsmenge zwischen LSIs oder zwischen Platten und Gehäusen zu bewältigen. Dies soll eine Erhöhung der Packungskosten, etc., aufgrund der erhöhten Pinanzahl vermeiden. Als Ergebnis hat die Inter-LSI-Signaltransmissionsrate in den letzten Jahren 1 Gbps überschritten, und in der Zukunft (drei bis acht Jahre von heute) wird erwartet, dass sie einen extrem hohen Wert (eine sehr hohe Signaltransmissionsrate) wie 4 Gbps oder sogar 10 Gbps erreicht.
  • So ist es zweckmäßig, eine Sender/Empfänger-Schaltung vorzusehen, die Signaltransmissionssysteme evaluieren und eine Diagnose dieser vornehmen, Transmissions/Empfangsparameter optimieren und eine erhöhte Empfängerempfindlichkeit erreichen kann, und auch einen Empfänger vorzusehen, der eine große Gleichtaktspannung in einer Schaltung eliminieren kann, die zur Signaltransmission verwendet wird.
  • Zur Signaltransmission zwischen Platten oder Gehäusen, zwischen LSI-Chips, oder zwischen einer Vielzahl von Anordnungen oder Schaltungsblöcken, die auf demselben Chip aufgenommen sind, besteht die Notwendigkeit, die Nutzungseffizienz einer Transmissionsleitung durch eine Reduktion der Anzahl von Signalleitungen, Verdrahtungsmustern, etc., zu steigern, und angesichts dessen ist es auch zweckmäßig, ein Signaltransmissionssystem, ein Signaltransmissionsverfahren und eine Sender/Empfänger-Schaltung vorzusehen, die eine Signaltransmission mit größerer Genauigkeit und höherer Geschwindigkeit in beiden Richtungen vorsehen können.
  • Das EP-0 653 855 offenbart eine Differential-Schalter-Kondensator-Schaltung, die ein Differentialeingangssignal abtastet. Die Schaltung umfasst Schalter-Kondensator-Stufen in einer Kette, wobei jede Stufe mit einer benachbarten Stufe gekoppelt ist, und die Endstufe mit einem Operationsverstarker verbunden ist, der die zu seinen Eingängen transferierte Ladung integriert. Die Schaltung dient dazu, einen Fehler im Eingang gleichermaßen zwischen Stufen aufzuteilen, und den Fehler an ihrem Ausgang zu reduzieren.
  • Früher vorgeschlagene Schaltungen und Systeme, und die mit diesen assoziierten Probleme, werden im Nachstehenden mit Bezugnahme auf die beigeschlossenen Zeichnungen detailliert beschrieben.
  • Es ist zweckmäßig, eine Sender/Empfänger-Schaltung vorzusehen, die Signaltransmissionssysteme evaluieren und eine Diagnose dieser vornehmen, Transmissions/Empfangsparameter optimieren und die Empfängerempfindlichkeit verstärken kann. Es ist auch zweckmäßig, einen Empfänger vorzusehen, der eine große Gleichtaktspannung in einer Schaltung eliminieren kann, die zur Signaltransmission verwendet wird.
  • Es ist auch zweckmäßig, einen Empfänger vorzusehen, der eine Signaltransmission mit größerer Genauigkeit und höherer Geschwindigkeit erzielen kann, indem eine große Zeitspanne für den Betrieb einer Entscheidungsschaltung zugelassen wird.
  • Es ist auch zweckmäßig, ein Signaltransmissionssystem, ein Signaltransmissionsverfahren und eine Sender/Empfänger-Schaltung vorzusehen, die eine effizientere Nutzung der Signaltransmissionsleitung erzielen und eine Hochgeschwindigkeits-Signaltransmission unter Verwendung von weniger Signalleitungen genau vornehmen können, und die die maximale Signalleitungslänge erweitern können.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist ein Empfänger vorgesehen, mit: einer Eingangsleitung, über die ein Eingangssignal zugeführt wird; einer Vielzahl von Abtast-Halte-Schaltungen zum sequentiellen Verriegeln des Eingangssignals durch einen mehrphasigen periodischen Takt, und zum Halten des verriegelten Eingangssignals; und einer Entscheidungsschaltung zum Treffen einer Entscheidung über das Eingangssignal durch das Generieren eines Signals, das einer gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht; bei welchem eine ausgegebene gültige Periode jeder Abtast-Halte-Schaltung länger gemacht wird als eine Bitzeit des Eingangssignals; und die Entscheidungsschaltung unter Verwendung der gewichteten Summe betrieben wird, die während einer Periode generiert wird, wo die ausgegebene gültige Periode der Abtast-Halte-Schaltung die ausgegebene gültige Periode einer anderen Abtast-Halte-Schaltung überlappt, die vor oder nach der Abtast-Halte-Schaltung operiert.
  • Die Entscheidungsschaltung kann ein Spannungs-, Strom- oder Ladungssignal generieren, das der gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht. Ein Operationszyklus der Abtast-Halte-Schaltung kann gleich zwei Bitzeiten des Eingangssignals eingestellt werden; und eine Abtastperiode der Abtast-Halte-Schaltung kann länger gemacht werden als eine Halteperiode davon, wodurch bewirkt wird, dass die ausgegebene gültige Periode der Abtast-Halte-Schaltung die ausgegebene gültige Periode einer anderen Abtast-Halte-Schaltung überlappt, die vor oder nach der Abtast-Halte-Schaltung operiert. Ein Operationszyklus der Abtast-Halte-Schaltung kann gleich drei oder mehreren Bitzeiten des Eingangssignals eingestellt werden, und die ausgegebene gültige Periode der Abtast-Halte-Schaltung wird gleich einer oder länger als eine Bitzeit des Eingangssignals eingestellt.
  • Die gewichtete Summe der Ausgänge der Abtast-Halte-Schaltungen kann durch das Konvertieren der Ausgangssignale der Abtast-Halte-Schaltungen in Ströme durch einen Transkon duktor unter Verwendung von Transistoren, und durch das Führen der Ströme in eine gemeinsame Lastanordnung generiert werden. Die gewichtete Summe kann durch das Variieren der Anzahl von Transistoren angepasst werden, die in dem Transkonduktor parallel zu schalten sind. Ein Gewicht in der gewichteten Summe kann durch das Variieren eines Stromvorspannungswerts in dem Transkonduktor angepasst werden.
  • Die Entscheidungsschaltung kann das Signal, das der gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht, durch das gegenseitige Verbinden von Kondensatoren, die jeweils auf eine Haltespannung geladen sind, generieren. Die Entscheidungsschaltung kann die gewichtete Summe auf der Basis von Differenzen in Ladungen generieren, die in den Kondensatoren gespeichert sind. Die Entscheidungsschaltung kann das Signal, das der gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht, durch das Bewegen von Ladungen, die den Ausgängen der Abtast-Halte-Schaltungen entsprechen, in einen gemeinsamen Kondensator durch eine Ladungstransferschaltung generieren. Die gewichtete Summe kann durch das Variieren der Anzahl von Transistoren angepasst werden, die in der Ladungstransferschaltung parallel zu schalten sind.
  • Nun wird anhand von Beispielen auf die beigeschlossenen Zeichnungen Bezug genommen, in denen:
  • 1 ein Blockbild ist, das schematisch ein Beispiel eines früher vorgeschlagenen Signaltransmissionssystems zeigt;
  • 2 ein Wellenformdiagramm ist, das ein Beispiel von Signaldaten zeigt, die durch das Signaltransmissionssystem von 1 gesendet werden;
  • 3 ein Schaltbild ist, das ein Beispiel eines früher vorgeschlagenen Empfängers zeigt;
  • 4 ein Blockschaltbild ist, das die Grundkonfigu ration eines Empfängers gemäß einem ersten Aufbau zeigt, der nicht in den Umfang der vorliegenden Erfindung fällt;
  • 5A und 5B Darstellungen zur Erläuterung des Betriebs des Empfängers in 4 sind;
  • 6 ein Blockschaltbild ist, das schematisch ein Beispiel eines Signaltransmissionssystems zeigt;
  • 7 ein Schaltbild ist, das einen Empfänger als erstes Beispiel gemäß dem ersten Aufbau zeigt;
  • 8 ein Blockschaltbild ist, das einen Empfänger als zweites Beispiel gemäß dem ersten Aufbau zeigt;
  • 9 ein Schaltbild ist, das ein Beispiel eines D/A-Wandlers in dem Empfänger von 8 zeigt;
  • 10 ein Blockschaltbild ist, das einen Empfänger als drittes Beispiel gemäß dem ersten Aufbau zeigt;
  • 11 ein Blockschaltbild ist, das einen Empfänger als viertes Beispiel gemäß dem ersten Aufbau zeigt;
  • 12 ein Blockschaltbild ist, das einen Empfänger als fünftes Beispiel gemäß dem ersten Aufbau zeigt;
  • 13 ein Blockschaltbild ist, das einen Empfänger als sechstes Beispiel gemäß dem ersten Aufbau zeigt;
  • 14 ein Blockschaltbild ist, das einen Empfänger als siebentes Beispiel gemäß dem ersten Aufbau zeigt;
  • 15 ein Blockschaltbild ist, das ein Signaltransmissionssystem als achtes Beispiel gemäß dem ersten Aufbau zeigt;
  • 16 ein Blockschaltbild ist, das einen Empfänger als neuntes Beispiel gemäß dem ersten Aufbau zeigt;
  • 17A, 17B und 17C Darstellungen (Teil 1) zur Erläuterung des Prinzips eines Empfängers gemäß einem zweiten Aufbau sind, der nicht in den Umfang der vorliegenden Erfindung fällt;
  • 18A und 18B Darstellungen (Teil 2) zur Erläuterung des Prinzips des Empfängers gemäß dem zweiten Aufbau sind;
  • 19 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als erstes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 20 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als erstes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 21 ein Schaltbild ist, das ein Beispiel eines Schalters in den 19 und 20 zeigt;
  • 22 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als zweites Beispiel gemäß dem zweiten Aufbau zeigt;
  • 23 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als zweites Beispiel gemäß dem zweiten Aufbau zeigt;
  • 24 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als drittes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 25 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als drittes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 26 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als viertes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 27 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als viertes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 28 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als fünftes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 29 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als fünftes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 30 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als sechstes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 31 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als sechstes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 32 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als siebentes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 33 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als siebentes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 34 ein Schaltbild ist, das ein Beispiel einer Gleichtakt-Rückkopplungsschaltung in dem in den 32 und 33 gezeigten siebenten Beispiel zeigt;
  • 35 ein Schaltbild ist, das einen Empfänger (in einer Abtastperiode) als achtes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 36 ein Schaltbild ist, das den Empfänger (in einer Entscheidungsperiode) als achtes Beispiel gemäß dem zweiten Aufbau zeigt;
  • 37 ein Blockschaltbild ist, das schematisch ein Beispiel eines früher vorgeschlagenen Empfängers zeigt;
  • 38 eine Darstellung zur Erläuterung des mit dem Empfänger von 37 assoziierten Problems ist;
  • 39 ein Blockschaltbild ist, das die Grundkonfiguration eines Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 40 ein Zeitdiagramm zur Erläuterung des Betriebs des Empfängers von 39 ist;
  • 41 ein Blockschaltbild ist, das eine erste Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 42 ein Zeitdiagramm zur Erläuterung des Betriebs des Empfängers von 41 ist;
  • 43 ein Schaltbild ist, das ein Konfigurationsbeispiel einer Entscheidungsschaltung in dem Empfänger von 41 zeigt;
  • 44 ein Schaltbild ist, das ein modifiziertes Beispiel einer Abtast-Halte-Schaltung in dem Empfänger von 41 zeigt;
  • 45 ein Schaltbild ist, das eine zweite Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 46 ein Zeitdiagramm zur Erläuterung des Betriebs des Empfängers von 45 ist;
  • 47 ein Schaltbild ist, das einen Abschnitt (Entscheidungsschaltung) einer dritten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 48 ein Schaltbild ist, das eine vierte Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 49 ein Schaltbild ist, das eine fünfte Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 50 ein Schaltbild ist, das einen Abschnitt (Entscheidungsschaltung) einer sechsten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 51 ein Schaltbild ist, das einen Abschnitt (Entscheidungsschaltung) einer siebenten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt;
  • 52 ein Schaltbild ist, das schematisch ein Beispiel eines früher vorgeschlagenen Signaltransmissionssystems zeigt;
  • 53 ein Schaltbild ist, das schematisch ein weiteres Beispiel eines bekannten Signaltransmissionssystems zeigt;
  • 54 ein Blockschaltbild ist, das die Grundkonfiguration einer Sender/Empfänger-Schaltung gemäß der vorliegenden Erfindung ist;
  • 55 ein Schaltbild ist, das einen Treiber in einer Sender/Empfänger-Schaltung als erstes Beispiel gemäß einem dritten Aufbau zeigt, der kein Teil des Umfangs der vorliegenden Erfindung ist;
  • 56 ein Schaltbild ist, das einen Empfänger in einer Sender/Empfänger-Schaltung als zweites Beispiel gemäß dem dritten Aufbau zeigt;
  • 57 ein Schaltbild ist, das einen Treiber in einer Sender/Empfänger-Schaltung als drittes Beispiel gemäß dem dritten Aufbau zeigt;
  • 58 ein Schaltbild ist, das einen Treiber in einer Sender/Empfänger-Schaltung als viertes Beispiel gemäß dem dritten Aufbau zeigt;
  • 59 ein Schaltbild ist, das einen Treiber in einer Sender/Empfänger-Schaltung als fünftes Beispiel gemäß dem dritten Aufbau zeigt;
  • 60 eine Darstellung zur Erläuterung des Betriebs des in 59 gezeigten Treibers ist;
  • 61 ein Blockschaltbild ist, das ein Beispiel eines Vortreibers zur Verwendung mit dem in 59 gezeigten Treiber zeigt;
  • 62 ein Schaltbild ist, das ein Beispiel eines Multiplexers in dem in 61 gezeigten Vortreiber zeigt;
  • 63A und 63B Darstellungen zur Erläuterung mehrphasiger Takte sind, die an den in 61 gezeigten Vortreiber angelegt werden;
  • 64 ein Schaltbild ist, das einen Treiber in einer Sender/Empfänger-Schaltung als sechstes Beispiel gemäß dem dritten Aufbau zeigt;
  • 65 ein Schaltbild ist, das eine Kompensationsspannungsgeneratorschaltung in einer Sender/Empfänger-Schaltung als siebentes Beispiel gemäß dem dritten Aufbau zeigt;
  • 66 ein Blockschaltbild ist, das schematisch eine Kompensationsspannungsgeneratorschaltung in einer Sender/Empfänger-Schaltung als achtes Beispiel gemäß dem dritten Aufbau zeigt;
  • 67 ein Blockschaltbild ist, das schematisch eine Kompensationsspannungsgeneratorschaltung in einer Sender/Empfänger-Schaltung als neuntes Beispiel gemäß dem dritten Aufbau zeigt;
  • 68 ein Blockschaltbild ist, das schematisch eine Sender/Empfänger-Schaltung als 10. Beispiel gemäß dem dritten Aufbau zeigt;
  • 69 ein Schaltbild ist, das einen Empfänger in einer Sender/Empfänger-Schaltung als 11. Beispiel gemäß dem dritten Aufbau zeigt; und
  • 70 ein Schaltbild ist, das eine Kompensationsspannungsgeneratorschaltung in einer Sender/Empfänger-Schaltung als 12. Beispiel gemäß dem dritten Aufbau zeigt.
  • Bevor zur detaillierten Beschreibung der Aufbauten und Ausführungsformen des Empfängers weitergegangen wird, werden zuerst eine Sender/Empfänger-Schaltung, ein Signaltransmissionsverfahren und ein Signaltransmissionssystem gemäß der vorliegenden Erfindung, früher vorgeschlagene Schaltungsaufbauten und Systeme, sowie die mit diesen assoziierten Probleme beschrieben.
  • 1 ist ein Blockbild, das schematisch ein Beispiel eines früher vorgeschlagenen Signaltransmissionssystems zeigt. In 1 ist die Bezugszahl 2101 ein Differentialtreiber, 2102 ist eine Signaltransmissionsleitung (Kabel), und 2103 ist ein Differentialempfänger (ein Empfänger).
  • Im Allgemeinen wird eine Differentialsignaltransmis sinn, wie in 1 gezeigt, eingesetzt, um eine Hochgeschwindigkeits-Signaltransmission, beispielsweise zwischen Platten oder Gehäusen (beispielsweise zwischen einem Server und einer Hauptspeicheranordnung), vorzunehmen. Hier ist der Differentialtreiber 2101 beispielsweise am Server (Hauptspeicheranordnung) am Signal-Sendeende vorgesehen, wohingegen der Empfänger 2103 an der Hauptspeicheranordnung (Server) am Signal-Empfangsende vorgesehen ist. Die Signaltransmission unter Verwendung von Differentialsignalen (komplementären Signalen) wird nicht nur für eine Signaltransmission zwischen Platten oder Gehäusen verwendet, sondern auch für eine Signaltransmission beispielsweise zwischen Anordnungen oder Schaltungsblöcken innerhalb eines Chip.
  • 2 ist ein Wellenformdiagramm, das ein Beispiel von Signaldaten zeigt, die durch das Signaltransmissionssystem von 1 gesendet werden.
  • Wenn bei der Transmission eines Datensignals zwischen LSIs oder zwischen Platten oder Gehäusen die Transmissionsdistanz entlang der Transmissionsleitung (Kabel 2102), etc., relativ lang ist, oder wenn die Leitergröße der Transmissionsleitung beispielsweise klein ist, tritt eine Intersymbolinterferenz aufgrund des Hauteffekts oder anderer Hochfrequenzverluste auf, wodurch es schwierig wird, zwischen Signaldaten "0" und "1" genau zu diskriminieren, und so die Signaltransmissionsgeschwindigkeit begrenzt wird. Wenn beispielsweise Daten "101001011 ..." vom Differentialtreiber 2101 am Sendeende zum Differentialempfänger 2103 am Empfangsende in dem in 1 gezeigten Signaltransmissionssystem gesendet werden, ist die Wellenform der an dem Empfangsende (dem Differentialempfänger 2103) empfangenen Signaldaten verzerrt, wie in 2 gezeigt; da in diesem Fall die Spannungswerte des Differentialsignals einander nicht an Punkten (EP) kreuzen, wo sie einander normalerweise kreuzen sollten, würde der Differentialempfänger (2103), der unter Verwendung eines früher vorgeschlagenen Differentialverstärkers konstruiert wurde, fehlerhaft entscheiden, dass die empfangenen Daten beispielsweise "100001111 ..." sind.
  • Dasselbe Phänomen tritt beispielsweise auch auf, wenn ein Hochgeschwindigkeitssignal mit einigen Gbps über Leiterplattenspuren oder Kupferkabel gesendet wird; auch in diesem Fall wird die empfangene Wellenform eine analogartige Wellenform, die Werte zwischen einer 0 und einer 1 annimmt, wie in 2 gezeigt, anstatt einer digitalartigen Signalwellenform, die binäre 0en und 1en repräsentiert. Demgemäß würde es für den geeigneten Betrieb einer Hochgeschwindigkeits-Signaltransmissions/empfangsschaltung (Sender/Empfänger-Schaltung) notwendig werden, Daten betreffend die Wellenform zu erfassen, die tatsächlich vom Empfänger empfangen wird, und die Sender/Empfänger-Schaltung auf der Basis des erfassten Werts anzupassen.
  • Da in früher vorgeschlagenen Anordnungen keine Mittel zur Beobachtung der tatsächlichen Wellenform vorgesehen sind, war es beispielsweise bei der auf einer Leiterplatte montierten LSI nur möglich zu entscheiden, ob das Signal am Empfänger empfangen werden kann oder nicht (eine Geht/Geht-Nicht-Entscheidung).
  • Üblicherweise wird eine Differentialsignaltransmission für eine Signaltransmission zwischen LSIs oder zwischen Platten oder Gehäusen eingesetzt, wenn die Transmissionsdistanz beispielsweise relativ lang ist. Der Grund dafür ist, dass das auf den Transmissionsleitungen (Signalleitungen) während der Signaltransmission induzierte Rauschen oft ein Gleichtaktrauschen in Bezug auf das Signal wird, und in dem Fall der Differentialtransmission kann ein solches Gleichtaktrauschen unterdrückt werden.
  • 3 ist ein Schaltbild, das ein Beispiel eines früher vorgeschlagenen Empfängers zeigt; der Empfänger, wie gezeigt, ist hier als Differentialempfänger konstruiert. In 3 sind die Bezugszahlen 2131 und 2132 P-Kanal-MOS-Transistoren (PMOS-Transistoren), und 2133 bis 2135 sind N-Kanal-MOS-Transistoren (NMOS-Transistoren).
  • Der früher vorgeschlagene Empfänger, wie in 3 gezeigt, ist beispielsweise aus einer Differentialverstärkerstufe unter Verwendung eines Transistordifferentialpaars konstruiert, um ein Differentialsignal (V+, V–) zu empfangen. Das Differentialpaar funktioniert jedoch nur richtig, wenn die Differentialverstärkerstufe als aktive Anordnung arbeitet. Wenn eine große Gleichtaktspannung angelegt wird, ändert sich ferner beispielsweise die Charakteristik der Differentialverstärkerstufe von jener, wenn das Gleichtaktrauschen gering ist, und die Ausbildungscharakteristik kann nicht erhalten werden.
  • Das heißt, Mittel zur Eliminierung von Gleichtaktspannungen unter Verwendung aktiver Anordnungen, wie Differentialverstärkerstufen, haben insofern ein noch zu lösendes Problem, als der Gleichtaktspannungsbereich, der bearbeitet werden kann, nicht groß genug gemacht werden kann. Ferner wurde es traditionell praktiziert, Gleichtaktspannungen über einen breiten Bereich unter Verwendung eines Transformators zu entfernen, dies erfordert jedoch, außerhalb der LSI eine externe passive Komponente (Transformator) hinzuzufügen, die keine GS-Signale weiterleitet, und ein Hauptfaktor wird, der zur Kostenerhöhung beiträgt.
  • Als Nächstes werden verschiedenste Aufbauten mit Bezugnahme auf 4 bis 36 beschrieben.
  • 4 ist ein Blockschaltbild, das die Grundkonfiguration eines Empfängers zeigt, und 5A und 5B sind Darstellungen zur Erläuterung des Betriebs des Empfängers von 4.
  • Ein erster Aufbau, wie in 4 gezeigt, enthält eine Einrichtung zum Anlegen einer bekannten Versetzungsspannung (Voff+, Voff–) an den Empfänger 2003. Die Wellenform mit der an diese angelegten Versetzung wird von einer Entscheidungsschaltung in dem Empfänger 2003 mit einer Referenzspannung verglichen, und wird in ein digitalartiges Signal (eine 0 oder eine 1) auf der Basis des Ergebnisses des Vergleichs konvertiert. Spezifischer gibt die Entscheidungsschaltung eine 1 aus, wenn der Eingang größer ist als die Referenzspannung, und eine 0, wenn er kleiner ist.
  • Das heißt, wie in 5A und 5B gezeigt, wenn die Spannungspegel der Differential-(komplementären) Eingangssignale mit V+ und V– bezeichnet werden, wird der effektive Eingang Va durch Va = {(V+) – (V–)} + {(Voff+) – (Voff–)} angegeben, und der Ausgang der Entscheidungsschaltung ändert sich von einer 0 auf eine 1 oder umgekehrt, wenn das Vorzeichen des effektiven Eingangs Va invertiert wird. Demgemäß liegt die Grenze, über die der Entscheidungsausgang des Empfängers von einer 0 auf eine 1 schaltet, wo {(V+) – (V–)} = {(Voff+) – (Voff–)}. Wenn {(V+) – (V–)} > {(Voff+) – (Voff–)}, ist der Entscheidungsausgang des Empfängers eine 1; wenn hingegen {(V+) – (V–)} < {(Voff+) – (Voff–)}, ist der Entscheidungsausgang des Empfängers eine 0.
  • In dem Empfänger gemäß dem ersten Aufbau wird die Grenze gesucht, über die der Ausgang der Entscheidungsschaltung in dem Empfänger zwischen einer 0 und einer 1 umschaltet, beispielsweise indem wiederholt Entscheidungen durch Bezugnahme auf ein periodisches Testmuster getroffen werden, während der Wert der Versetzungsspannung (Voff+, Voff–) auf digitalartige Weise unter Verwendung eines D/A-Wandlers gesteuert wird; dadurch können analogartige Werte des Eingangssignals (V+, V–) mit einer Genauigkeit gefunden werden, die zur Auflösung des D/A-Wandlers äquivalent ist. Ferner kann durch das Treffen von Entscheidungen, während die Entscheidungszeiteinstellung relativ zum Testmuster inkrementierend verschoben wird, der analoge Wert des in den Empfänger eingegebenen Signals genau gefunden werden.
  • Mit anderen Worten, mit der festgelegten Entscheidungszeiteinstellung kann, indem die Grenze gesucht wird, über die der Ausgang der Entscheidungsschaltung in dem Empfänger zwischen einer 0 und einer 1 umschaltet, während die Versetzungsspannung sequentiell variiert wird, der Pegel des Signals zu dieser festgelegten Zeiteinstellung gefunden werden; ferner kann, indem derselbe Prozess wiederholt wird, während die Entscheidungszeiteinstellung sequentiell variiert wird, der Pegel des Signals zu verschiedensten Entscheidungszeiteinstellungen (so eine analogartige Signalwellenform) bestimmt werden.
  • Auf diese Weise können, gemäß dem ersten Aufbau, analogartige Werte des in den Empfänger eingegebenen Signals gesammelt werden, und auch wenn die Signaltransmission mit hoher Geschwindigkeit (beispielsweise mit einigen Gbps) vorgenommen wird, können die gesendete Wellenform des Signals, die Qualität dieser Wellenform, etc., evaluiert werden, während der Chip am Platz montiert bleibt. Ferner können, gemäß der ersten Ausführungsweise der vorliegenden Erfindung, Sender/Empfänger-Parameter (zur Entzerrung verwendete Parameter, etc.) auf der Basis analogartiger Daten angepasst werden, und es kann auch die in den Empfänger eingegebene Versetzungsspannung hinsichtlich Variationen in der Schwellenspannung (Vth) von Transistoren angepasst werden.
  • So kann, gemäß dem ersten Aufbau, unter Verwendung eines Empfängers, der in digitalartiger Weise arbeitet, der analoge Wert der an die Eingangsanschlüsse des Empfängers angelegten Signalwellenform genau gefunden werden, wodurch die Evaluierung und Diagnose der Sender/Empfänger-Schaltung, die Anpassung von Parametern, etc., gestattet werden. Als Ergebnis können die Testkosten reduziert werden, und es kann ein Hochgeschwindigkeits-Signaltransmissions-Sender/Empfänger mit ausgezeichneter Leistung erzielt werden.
  • 6 ist ein Blockschaltbild, das schematisch ein Beispiel eines Signaltransmissionssystems zeigt. In 6 ist die Bezugszahl 2001 der Treiber (Differentialtreiber), 2021 und 2022 sind Signaltransmissionsleitungen (Kabel), 2003 ist der Empfänger, und 2041 und 2042 sind Abschlusswiderstände.
  • Der Treiber 2001 sendet NRZ-Signale auf den Signaltransmissionsleitungen (Kabel) 2021 und 2022 beispielsweise mit einer Datentransmissionsrate von 1,25 Gbps. Die aus dem Treiber 2001 ausgegebenen Signale werden über die Kabel 2021 und 2022 gesendet und mit den Abschlusswiderständen 2041 und 2042 abgeschlossen, und dann an die Eingangsanschlüsse (V+ und V–) des Empfängers 2003 angelegt.
  • 7 ist ein Schaltbild, das einen Empfänger als erstes Beispiel gemäß dem ersten Aufbau zeigt; hier ist der Empfänger 2003 von 6 gezeigt. In 7 sind die Bezugszahlen 2031 und 2032 P-Kanal-MOS-Transistoren (PMOS-Transistoren), 2033 bis 2038 sind N-Kanal-MOS-Transistoren (NMOS-Transistoren), und 2039 ist eine Entscheidungsschaltung (Verriegelungsschaltung). Hier repräsentiert das Bezugszeichen Vcn eine Vorspannung, die an die Gates der Transistoren 2035 und 2038 angelegt wird.
  • Der Empfänger 2003, wie in 7 gezeigt, umfasst einen Vorverstärker, der Differentialpaartransistoren 2033 und 2034 zum Anlegen von Eingangssignalen (Eingangsspannungen V+ und V–) und Differentialpaartransistoren 2036 und 2037 zum Anlegen von Versetzungssignalen (Versetzungsspannungen Voff+ und Voff–) enthält, und eine Entscheidungsschaltung (regenerative Verriegelungsschaltung) 2039, die eine Entscheidung über den Ausgang des Vorverstärkers trifft. Spezifischer wird das Eingangssignal V+ in positiver Logik an das Gate eines Transistors 2033 in dem ersten Differentialpaar angelegt, wohingegen das Eingangssignal V– in negativer Logik an das Gate des anderen Transistors 2034 angelegt wird. Ähnlich wird das Versetzungssignal Voff+ in positiver Logik an das Gate eines Transistors 2036 in dem zweiten Differentialpaar angelegt, wohingegen das Versetzungssignal Voff– in negativer Logik an das Gate des anderen Transistors 2037 angelegt wird. Dann wird der Ausgang des Vorverstärkers mit dem ersten und dem zweiten Differentialpaar von einem Verriegelungssignal LAT in die regenerative Verriegelungsschaltung (Entscheidungsschaltung) 2039 verriegelt, wo eine Entscheidung über den Ausgang getroffen wird, um zu bestimmen, ob die Daten eine 0 oder eine 1 sind. Hier haben die Versetzungssignale (Versetzungsdifferentialspannungen Voff+ und Voff–), die an das zweite Differentialpaar (Differentialpaar zum Anlegen der Versetzungsspannung) angelegt werden, einen bekannten Spannungspegel.
  • Gemäß dem ersten Beispiel kann eine Entscheidung dahingehend getroffen werden, ob der empfangene Spannungspegel (Eingangsspannungen V+ und V–) zu der Zeit, zu der die Entscheidungsschaltung 2039 operiert, den Referenzspannungspegel (Versetzungsspannungen Voff+ und Voff–) überschreitet oder nicht, und spezifischer ob {(V+) – (V–)} größer ist als – {(Voff+) – (Voff–)}, und so kann die Qualität des Signaltransmissionssystems vom Treiber zum Empfänger evaluiert werden. Da das Ergebnis der Entscheidung (der Entscheidungsausgang) als digitale Daten ausgegeben wird, die eine 0 oder eine 1 repräsentieren, werden ferner die digitalen Daten zu einem Logikschaltungsaufbau oder einem Prozessor transferiert, der für die Steuerung des Senders/Empfängers verantwortlich ist, so dass die digitalen Daten zur Evaluierung, Anpassung von Charakteristika, etc., verwendet werden können. Wenn beispielsweise eine Fehlerbedingung in der Vorrichtung auftritt, ist es gemäß dem ersten Beispiel unter Verwendung eines Testmusters möglich zu wissen, ob die empfangene Wellenform einen größeren Wert hat als der Referenzwert, während die Chips und Kabel am Platz montiert bleiben. Dadurch wird es möglich, rasche Korrekturmaßnahmen vorzusehen.
  • 8 ist ein Blockschaltbild, das einen Empfänger als zweites Beispiel gemäß dem ersten Aufbau zeigt. In 8 ist die Bezugszahl 2004 ein D/A-Wandler zum Konvertieren eines digitalen Versetzungscodes in eine analoge Form zur Ausgabe.
  • Das zweite Beispiel, wie in 8 gezeigt, unterscheidet sich vom in 7 gezeigten ersten Beispiel dadurch, dass eine Einrichtung zum Erhöhen oder Senken des Versetzungspegels (Versetzungswert: Versetzungsspannung) enthalten ist. Während beispielsweise ein Testmuster wiederholt in periodischer Weise angelegt wird, wird spezifischer der Versetzungswert in Inkrementschritten von einem Minimalwert zu einem Maximalwert unter Verwendung des D/A-Wandlers 2005 variiert, um zu beobachten, wo sich der Entscheidungswert von einer 0 auf eine 1 oder umgekehrt ändert. Mit dieser Konfiguration kann der Signalwert (V+, V–), der an den Empfänger (Entscheidungsschaltung) 2003 angelegt wird, mit einer Genauigkeit gefunden werden, die zur Auflösung des D/A-Wandlers 2005 äquivalent ist, und beispielsweise können analogartige Werte des empfangenen Signals (Pegel des Eingangssignals) bei der auf einer Leiterplatte montierten LSI bestimmt werden. Hier ist der an den D/A-Wandler 2005 angelegte Versetzungscode beispielsweise ein 6 Bit- oder 7 Bit-Code.
  • 9 ist ein Schaltbild, das ein Beispiel des D/A- Wandlers 2005 in dem Empfänger von 8 zeigt.
  • Der D/A-Wandler 2005, wie in 9 gezeigt, umfasst beispielsweise eine Vielzahl von PMOS-Transistoren 2511 bis 2513, 2521 bis 2523, ..., 25n1 bis 25n3, und Lastwiderstände 2501 und 2502. Eine Vorspannung Vcp wird an die Gates der Transistoren 2511, 2521, ..., 25n1 angelegt, wohingegen den Gates der Transistoren 2512, 2522, ..., 25n2 und 2513, 2523, ..., 25n3 jeweils der Versetzungscode b1, b2, ..., bn und /b1, /b2, ..., /bn zugeführt wird. Die durch die Transistoren 2512, 2522, ..., 25n2 und 2513, 2523, ..., 25n3 fließenden Ströme werden jeweils kombiniert und jeweils in die Lastwiderstände 2502 und 2501 geleitet, und die Versetzungsspannungen Voff– und Voff– werden ausgegeben. Das heißt, der D/A-Wandler 2005 generiert die Versetzungsspannungen Voff+ und Voff– des Pegels proportional zum Versetzungscode (b1, /b1; b2, /b2; ...; bn, /bn).
  • 10 ist ein Blockschaltbild, das einen Empfänger als drittes Beispiel gemäß dem ersten Aufbau zeigt. In 10 ist die Bezugszahl 2006 ein Phaseninterpolator, und 2007 ist ein Controller.
  • Wie aus dem Vergleich zwischen 8 und 10 hervorgeht, enthält das dritte Beispiel, zusätzlich zur oben beschriebenen Konfiguration des zweiten Beispiels, eine Einrichtung (Phaseninterpolator 2006) zum Verschieben der Empfangszeiteinstellung (Entscheidungszeiteinstellung) relativ zum empfangenen Signal (Eingangssignal). Verschiedenste bekannte Konfigurationen können für diesen Phaseninterpolator 2006 eingesetzt werden.
  • Der Empfänger 2003 (die Entscheidungsschaltung 2039) arbeitet beispielsweise an der Anstiegkante eines Zeitimpulses LAT, der vom Phaseninterpolator 2006 zugeführt wird. Der an den Phaseninterpolator 2006 angelegte Phasencode wird beispielsweise durch ein 6 Bit-Digitalsignal von einer Takt rückgewinnungsschaltung (nicht gezeigt) während des üblichen Signalempfangs gesteuert, wird aber durch ein von einer getrennten Steuerschaltung (dem Controller 2007) zugeführtes Signal während der Wellenformdiagnose gesteuert. Der Controller 2007 empfängt den Ausgang des Empfängers 2003 und generiert nicht nur den an den D/A-Wandler 2005 angelegten Versetzungscode, sondern auch den an den Phaseninterpolator 2006 angelegten Phasencode (beispielsweise ein 6 Bit-Digitalsignal).
  • Gemäß dem dritten Beispiel kann, durch das Hinzufügen einer kleinen Schaltungsaufbaumenge (das heißt, nur durch das Hinzufügen eines einfachen Schaltungsaufbaus zur Taktgeberschaltung), nicht nur der Pegel des empfangenen Signals (Eingangssignal), sondern auch die Wellenform des empfangenen Signals mit einer hohen zeitlichen Auflösung erfasst werden. Um dies spezifischer zu beschreiben, wenn die Taktfrequenz des Phaseninterpolators 2006 625 MHz beträgt (ein Zyklus ist 1,6 ns), und der Phasencode ein 6 Bit-Signal ist, kann die Wellenform des empfangenen Signals beispielsweise mit einer zeitlichen Auflösung von 25 ps erhalten werden. Der Pegel des empfangenen Signals, wie in dem vorhergehenden zweiten Beispiel, wird durch die Auflösung des D/A-Wandlers 2005 definiert (beispielsweise ein 6 Bit- oder 7 Bit-Versetzungscode).
  • 11 ist ein Blockschaltbild, das einen Empfänger als viertes Beispiel gemäß dem ersten Aufbau zeigt. In 11 bezeichnet die Bezugszahl 2300 den Empfänger (Differentialempfänger), und 2500 bezeichnet einen Strom-D/A-Wandler.
  • In dem vierten Beispiel, wie in 11 gezeigt, ist der Empfänger 2300 ein früher vorgeschlagener Differentialempfänger, und die Versetzung wird an die vordere Stufe (Eingangsstufe) dieses Empfängers 2300 angelegt. Das heißt, der D/A-Wandler 2500, dessen Stromwert von dem Versetzungscode gesteuert wird, ist für die Abschlusswiderstände 2041 und 2042 vorgesehen, die auf den Signaltransmissionsleitungen 2021 und 2022 vorgesehen sind, und, durch das Injizieren von Strömen aus den Konstantspannungsquellen in dem D/A-Wandler 2500 in die Eingangsanschlüsse des Empfängers 2300, wird die Versetzungsspannung (Voff+, Voff–) an das empfangene Signal (V+, V–) an der Eingangsstufe des Empfängers 2300 angelegt. Hier wird der D/A-Wandler 2500 durch den Versetzungscode gesteuert, der beispielsweise aus etwa sechs Bits besteht.
  • Auf diese Weise kann gemäß dem vierten Beispiel die Versetzung (Voff+, Voff–) an den Empfänger angelegt werden, wenn sie am Empfangsende abgeschlossen wird, ungeachtet der für den Empfänger eingesetzten Schaltungskonfiguration. Ein weiterer Vorteil ist, dass der Hochgeschwindigkeitsbetrieb der Schaltung nicht beeinträchtigt wird, da keine Notwendigkeit besteht, eine zusätzliche Schaltung zu einem internen Knoten des Empfängers 2300 hinzuzufügen, sondern die zusätzliche Schaltung auf der Eingangsseite niedriger Impedanz eingeführt wird (wegen der parallelen Einführung von Abschlusswiderständen). In dem vierten Beispiel wird eine regenerative Verriegelungsschaltung als Empfänger 2300 verwendet.
  • 12 ist ein Blockschaltbild, das einen Empfänger als fünftes Beispiel gemäß dem ersten Aufbau zeigt. In 12 sind die Bezugszahlen 2311 und 2312 Abschlusswiderstände, 2313 bis 2316 sind Kondensatoren, und 2321 und 2326 sind Schalter.
  • In dem fünften Beispiel sind zuerst in der Vorladeperiode die Schalter 2321 und 2324 ausgeschaltet, und die Schalter 2322, 2323, 2325 und 2326 sind eingeschaltet, und eine Differenzspannung, welche die Differenz zwischen der Vorladespannung Vpr und einer Basispunktspannung Vo (Vo–, Vo+) repräsentiert, wird angelegt, um Ladungen an den Kondensatoren 2314 und 2315 zu speichern. Als Nächstes, wenn die regenerative Verriegelungsschaltung 2300 eine Entscheidung über das empfangene Signal trifft, werden die Schalter 2312 und 2324 eingeschaltet, und die Schalter 2322, 2323, 2325 und 2326 werden ausgeschaltet, wie in 12 gezeigt, wodurch die Kondensatoren 2314 und 2315 mit den Kondensatoren 2313 und 2316 parallel geschaltet werden.
  • Um dies spezifischer zu beschreiben, der Empfänger (die regenerative Verriegelungsschaltung 2300) ist kapazitiv mit den Eingängen gekoppelt. In der Vorladeperiode werden die Eingangsknoten der Verriegelungsschaltung 2300 auf die Vorladespannung Vpr vorgeladen; andererseits werden den Knoten auf der Signalleitungsseite der Kondensatoren 2314 und 2315 die Basispunktspannungen Vo (Vo– und Vo+) zugeführt, da die Schalter 2322 und 2323 ein sind. Hier kann die Versetzungsspannung (Voff+, Voff–) durch das Steuern des Werts der Vorladespannung Vpr beispielsweise unter Verwendung eines 6 Bit-D/A-Wandlers angepasst werden. Der Grund dafür ist, dass die Spannung quer über jeden der Kondensatoren 2314 und 2315 (Vpr – Vo) ist, und diese Spannung wird an jeden Eingang während der Entscheidungsperiode angelegt.
  • Das fünfte Beispiel kann bei dem Empfänger mit einer beliebigen Schaltungskonfiguration angewendet werden, wenn die Eingangsanschlüsse mit Gate-Elektroden verbunden sind. Da der Mechanismus zum Anlegen der Versetzungsspannung im Wesentlichen linear ist, ist ferner ein zusätzlicher Vorteil, dass eine Verzerrung aufgrund einer Nichtlinearität nicht auftritt.
  • 13 ist ein Blockschaltbild, das einen Empfänger als sechstes Beispiel gemäß dem ersten Aufbau zeigt.
  • In dem sechsten Beispiel, wie in 13 gezeigt, ist die Eingangsstufe der Entscheidungsschaltung (regenerative Schaltung 2039) ein Differentialpaar mit einem Schwanzstrom als Konstantstrom. Spezifischer ist eine Konstantstromschaltung (Transistoren 2327 und 2328) zum Führen von Differentialkonstantströmen (Io+ und Io–) zusätzlich zum üblichen Differentialeingangspaar (Transistoren 2323 und 2324) vorgesehen. Diese Strömen fließen in PMOS-Transistoren (Lastanordnungen) 2321 und 2322, und der daraus resultierende Ausgang wird von der regenerativen Verriegelungsschaltung (Entscheidungsschaltung) beurteilt. Hier können die Ströme Io+ und Io–, welche in die Transistoren 2326 und 2329 fließen, die in einer Stromspiegelkonfiguration mit den Transistoren 2327 bzw. 2328 verbunden sind, im Wert variiert werden (Versetzungspegel), wobei ein D/A-Wandler wie der vorher in 9 gezeigte (2005) verwendet wird.
  • Da, im Gegensatz zum fünften Beispiel, die Versetzung nicht durch eine Spannung, sondern durch einen Strom angelegt wird, kann das sechste Beispiel bei einer Signaltransmission mit höherer Geschwindigkeit angewendet werden. Da die Vorspannung unter Verwendung eines kleineren Steuerstroms variiert werden kann, kann ferner auch der Stromverbrauch reduziert werden.
  • 14 ist ein Blockschaltbild, das einen Empfänger als siebentes Beispiel gemäß dem ersten Aufbau zeigt. In 14 sind die Bezugszahlen 2331 und 2332 Abschlusswiderstände, 2333, 2334, 2341 bis 2343, und 2351 bis 2353 sind Kondensatoren, und 2335 bis 2340, 2344 bis 2346, und 2354 bis 2356 sind Schalter. Hier sind die Kondensatoren 2341 bis 2343 und 2351 bis 2353 und die Schalter 2344 bis 2346 und 2354 bis 2356 vorgesehen, um Entzerrungsparameter zu steuern; in 14 sind die Kondensatoren und Schalter in Gruppen von drei gezeigt, der Aufbau ist jedoch nicht auf dieses besondere Beispiel beschränkt.
  • In dem siebenten Beispiel sind zuerst in der Vorladeperiode die Schalter 2335 bis 2338 eingeschaltet, und die Schalter 2339 und 2340 sind ausgeschaltet, wie in 14 gezeigt, und eine Differenzspannung, welche die Differenz zwischen der Basispunktspannung Vo (Vo–, Vo+) und der Referenzspannung Vref repräsentiert, wird angelegt, um Ladungen an den Kondensatoren 2333 und 2334 zu speichern. Als Nächstes, wenn der Empfänger (die regenerative Verriegelungsschaltung 2300) eine Entscheidung über das empfangene Signal trifft, werden die Schalter 2335 bis 2338 ausgeschaltet, und die Schalter 2339 und 2340 werden eingeschaltet.
  • Das heißt, das siebente Beispiel enthält, zusätzlich zur Konfiguration des fünften Beispiels, eine Konfiguration, bei der die mit den Eingängen des Empfängers 2300 gekoppelten Kondensatoren eine PRD (Teilreaktions- oder Partial Response-Detektion) vornehmen. Die PRD nimmt eine Entzerrung an der Eingangssignalwellenform vor, und die Entzerrungsparameter werden durch das Schalten der Kondensatorwerte gesteuert. Spezifischer werden die Ein/Aus-Zustände der Schalter 2344 bis 2346 und 2354 bis 2356 beispielsweise bei der Einschalt-Initialisierung, etc., bestimmt, so dass Eingangssignale mit hoher Empfindlichkeit empfangen werden können; sobald die Schaltzustände bestimmt sind, werden sie danach aufrechterhalten, egal ob die Operation eine Empfangssignal-Entscheidungsoperation oder Sonstiges ist. Das heißt, das siebente Beispiel erreicht eine optimale Entzerrung durch den Empfang aufeinanderfolgender Signale mit zwei Bits und durch die Auswahl der Entzerrungsparameter (Steuerung der Schaltzustände der Schalter 2344 bis 2346 und 2354 bis 2356), so dass der Grad minimiert wird, in dem der Empfangspegel des aktuellen Signals vom vorherigen Bit abhängig ist.
  • 15 ist ein Blockschaltbild, das ein Signaltrans missionssystem als achtes Beispiel gemäß dem ersten Aufbau zeigt. Hier wird die Abschlussspannung Vtt, die an die Abschlusswiderstände 2041 und 2042 angelegt wird, auf einen Optimalwert für den Empfänger 2003 eingestellt.
  • Das achte Beispiel hat die Funktion der Ausgabe von Signalen, welche die Differenzspannung des Paars von Signalen (komplementäre Signale V+ und V–) gleich Null setzen, durch den Treiber 2001, der seine Ausgangsstufe in einem Zustand hoher Impedanz hält. Das heißt, wie in 15 gezeigt, Signale Hiz (Hochpegel "H") und /Hiz (Niederpegel "L") werden an die Gates eines PMOS-Transistors 2011 und eines NMOS-Transistors 2012 angelegt, wobei der erstere zwischen einem Inverter 2013 und einer Zufuhrleitung Vdd für hohe Spannungen eingeführt ist, und der letztere zwischen einem Inverter 2014 und einer Zufuhrleitung Vss für niedere Spannungen an der Ausgangsstufe des Treibers 2001 eingeführt ist, um zu verhindern, dass Ströme in die Inverter 2013 und 2014 fließen; in diesem Zustand wird die Entscheidungsschaltung (2039) in dem Empfänger 2003 betrieben, und die Versetzungsspannung (Voff+, Voff–) wird erhalten, mit der sich das Ergebnis der Entscheidung (der Entscheidungsausgang) auf eine 0 oder eine 1 ändert.
  • Unter Verwendung dieser Versetzungsspannung während des üblichen Signalempfangs kann die Entscheidungsschaltung eine Entscheidung über das empfangene Signal treffen, wobei die Eingangsversetzung kompensiert wird. Wenn eine Versetzungsspannung an den Eingängen der Entscheidungsschaltung aufgrund von Variationen von Transistorcharakteristika auftritt, ist gemäß dem achten Beispiel ein Empfang mit hoher Empfindlichkeit möglich, da die Versetzung kompensiert werden kann.
  • 16 ist ein Blockschaltbild, das einen Empfänger als neuntes Beispiel gemäß dem ersten Aufbau zeigt. In 16 bezeichnet die Bezugszahl 2008 das mit Bezugnahme auf 14 beschriebene PRD-Kondensatornetz.
  • In dem neunten Beispiel wird, während einer Sender/Empfänger-Charakteristikanpassungsperiode (beispielsweise der Einschalt-Initialisierungsperiod), ein Testmuster (beispielsweise ein Datenmuster wie "1000") periodisch von einem Treiber in einer anderen Sender/Empfänger-Schaltung ausgesendet, und, durch das Variieren der Versetzungsspannung (Voff+, Voff–) über den D/A-Wandler 2005, während die Entscheidungszeiteinstellung sequentiell über den Phaseninterpolator 2006 geändert wird, empfängt der Empfänger 2003 (die Entscheidungsschaltung) das Testmuster und erfasst den analogen Wert der empfangenen Wellenform. Der erfasste Wert wird zum Controller (Steuerprozessor) 2070 gesendet, der dann aus den empfangenen Daten den Optimalwert der Versetzungsspannung (den optimalen Versetzungscode), den Optimalwert der Empfangszeiteinstellung (den optimalen Phasencode) und die Entzerrungsparameter (den optimalen Kondensatorcode) berechnet, die eine Intersymbolinterferenz minimieren, und diese Empfängersteuercodewerte in dem Empfänger einstellt. Der dem PRD-Kondensatornetz 2008 zugeführte Kondensatorcode wird verwendet, um die Ein/Aus-Zustände der Schalter 2344 bis 2346 und 2354 bis 2356 in 14 zu steuern. Hier kann der Controller 2070, der den analogen Wert der empfangenen Wellenform erfasst hat, auch eine Rückkopplungssteuerung an den das Testmuster sendenden Treiber in der anderen Sender/Empfänger-Schaltung anlegen, um so beispielsweise den Amplitudenpegel des Signals anzupassen.
  • Auf diese Weise kann, gemäß dem neunten Beispiel, ein Signalempfang mit hoher Empfindlichkeit erzielt werden, da das Eingangssignal unter Verwendung der Versetzungsspannung und der Empfangszeiteinstellung, die das empfangene Signal maximieren, und der Entzerrungsparameter, die eine Inter symbolinterferenz minimieren, empfangen werden kann.
  • Da, wie oben beschrieben, gemäß dem ersten bis neunten Beispiel in dem ersten Aufbau die Signalwellenformqualität auf der Platte evaluiert werden kann, und da die Entzerrungsparameter auf der Platte optimiert werden können, wird es möglich, einen Empfänger, eine Sender/Empfänger-Schaltung und ein Signaltransmissionssystem vorzusehen, die eine ausgezeichnete Betriebsfähigkeit und gute Empfindlichkeit aufweisen.
  • Üblicherweise wird, wie vorstehend angegeben, die Differentialsignaltransmission zur Signaltransmission zwischen LSIs oder zwischen Karten oder Gehäusen eingesetzt, beispielsweise wenn die Transmissionsdistanz relativ lang ist. In dem Fall des bekannten Differentialempfängers, der beispielsweise in 3 gezeigt ist, kann jedoch der Gleichtaktspannungsbereich, der bearbeitet werden kann, nicht groß genug gemacht werden.
  • Der hier im Nachstehenden beschriebene Empfänger ist einer, der eine große Gleichtaktspannung entfernen kann.
  • 17A, 17B und 17C sind Darstellungen (Teil 1) zur Erläuterung des Prinzips des Empfängers gemäß einem zweiten Aufbau: 17A zeigt Signalleitungen SL0 bis SLn, 17B zeigt ein Kondensatornetz in einer Abtastperiode, und 17C zeigt das Kondensatornetz in einer Entscheidungsperiode. Hier ist beispielsweise die Signalleitung SL0 als gemeinsame Leitung eingestellt, und Signale werden auf der gemeinsamen Signalleitung SL0 und jeder der Signalleitungen SL1 bis SLn gesendet. Die Bezugszeichen V0 bis Vn zeigen Signalpegel (Spannungen) auf den jeweiligen Signalleitungen SL0 bis SLn an, und C0, C1, C2, ... bezeichnen die Kondensatoren.
  • Zuerst wird angenommen, dass, in der Abtastperiode, die Knoten (n + 1 Knoten) des Kondensatornetzes jeweils auf die Spannungen V0, V1, ..., Vn geladen werden, wie in 17B gezeigt.
  • Als Nächstes sind, in der Entscheidungsperiode, wenn der Knoten, dem die Spannung V0 zugeführt wird, mit dem Nullpotential verbunden wird, wie in 17C gezeigt, die Spannungen an den anderen Knoten jeweils V1 – V0, V2 – V0, ..., Vn – V0. Das heißt, die Spannung V0 wird von jeder Knotenspannung subtrahiert.
  • Wenn die Spannung V0 eine Gleichtaktspannung ist, dann folgt hier daraus, dass die Gleichtaktspannung von jeder der anderen Knotenspannungen subtrahiert wird. Wenn diese Spannung mit dem Empfängereingang verbunden wird, wird demgemäß die Spannung (Signal) nach dem Subtrahieren der Gleichtaktspannung in den Empfänger eingegeben, und die Gleichtaktspannung kann so entfernt werden.
  • 18A und 18B sind Darstellungen (Teil 2) zur Erläuterung des Prinzips des Empfängers gemäß dem zweiten Aufbau: 18A zeigt die Verbindungen zwischen den Kondensatoren und dem Empfänger in einer Abtastperiode, und 18B zeigt die Verbindungen zwischen den Kondensatoren und dem Empfänger in einer Entscheidungsperiode.
  • In der Abtastperiode, wie in 18A gezeigt, sind die Kondensatoren C1, C2, C3, ... jeweils zwischen der Signalleitung SL0 und den Signalleitungen SL1, SL2, SL3, ... angeschlossen, und Differenzspannungen (V1 – V0, V2 – V0, V3 – V0, ...), die jeweils die Differenz in Bezug auf die Spannung V0 auf der Signalleitung SL0 repräsentieren, werden angelegt. Zu dieser Zeit werden die Eingänge in die Entscheidungsschaltungen DT1 bis DTn jeweils auf die Vorladespannung Vpr vorgeladen.
  • In der Entscheidungsperiode, wie in 18B gezeigt, werden die Kondensatoren C1, C2, C3, ... von den Signalleitungen SL0 bis SLn getrennt, und mit den jeweiligen Ent scheidungsschaltungen DT1 bis DTn verbunden.
  • Das heißt, in 18A und 18B werden, anstelle der Erdung des Knotens (V0) der Referenzsignalleitung SL0 auf das Nullpotential, wie in 17A bis 17C, die Differenzspannungen zwischen der Referenzsignalleitung SL0 und den jeweiligen Signalleitungen SL1 bis SLn quer über die jeweiligen Kondensatoren C1 bis Cn angelegt, und diese Kondensatoren werden mit den Eingangsknoten des Empfängers (DT1 bis DTn) verbunden, die auf eine vorgeschriebene Spannung vorgeladen sind, wodurch die Gleichtaktspannung entfernt wird.
  • Die mit Bezugnahme auf 17A bis 17C und 18A und 18B beschriebenen Empfänger verwenden jeweils ein Kondensatornetz, das eine Vielzahl von Schaltern und Kondensatoren zum Verbinden von Eingangssignalen mit den Eingangsanschlüssen des Empfängers umfasst; das Kondensatornetz ist so konfiguriert, dass die Gleichtaktspannung an einem Knoten des Netzes auftritt, und dieser Knoten ist mit einem vorgeschriebenen Potential oder mit einem auf eine vorgeschriebene Spannung vorgeladenen Knoten so verbunden, dass nur die Differenzspannung nach der Entfernung der Gleichtaktspannung eingegeben wird.
  • Da auf diese Weise, gemäß dem zweiten Aufbau, das Mittel zur Eliminierung der Gleichtaktspannung durch das Schalten der passiven Anordnungen (Kondensatoren) implementiert wird, wird die Gleichtaktspannungs-Eliminierungscharakteristik nicht beeinträchtigt, wenn Variationen in den Transistorcharakteristika bestehen. Wenn das Gleichtaktrauschen stark variiert, bleibt ferner die Eliminierungsfähigkeit unberührt, und es breitet sich nahezu keine Gleichtaktspannung zum Empfänger in der nachfolgenden Stufe aus. Demgemäß kann ein Empfänger mit einer ausgezeichneten Immunität gegen ein Gleichtaktrauschen realisiert werden.
  • 19 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als erstes Beispiel gemäß dem zweiten Aufbau zeigt, und 20 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als erstes Beispiel gemäß dem zweiten Aufbau zeigt. In 19 und 20 ist die Bezugszahl 2040 der Empfänger (die regenerative Verriegelungsschaltung), R11 und R12 sind Abschlusswiderstände, C11 und C12 sind Kopplungskondensatoren, und SW11 bis SW16 sind Schalter. Ferner zeigen SL0 und SL1 Differential-(komplementäre) Signalleitungen an.
  • Die regenerative Verriegelungsschaltung 2040, wie in 19 gezeigt, umfasst PMOS-Transistoren 2411 bis 2416 und NMOS-Transistoren 2421 bis 2425, und ein Verriegelungssignal LAT wird den Gates der Transistoren 2411, 2416 und 2423 zugeführt. Das heißt, wenn das Verriegelungssignal LAT auf einem Niederpegel "L" ist (Vorladeperiode), ist der NMOS-Transistor 2423 aus, und die PMOS-Transistoren 2411 und 2416 sind ein, und die Eingänge in die Verriegelungsschaltung 2040 (die Eingänge in die Gates der Transistoren 2422 und 2425) werden auf die Vorladespannung Vpr vorgeladen. Wenn das Verriegelungssignal LAT hoch "H" geht, wird die Vorladespannung Vpr gesperrt, und der NMOS-Transistor 2423 ist ein, und das Eingangssignal wird so verriegelt.
  • Zuerst, wie in 19 gezeigt, sind, in der Abtastperiode (Vorladeperiode), die Schalter SW11 bis SW13 eingeschaltet, und die Schalter SW14 bis SW16 sind ausgeschaltet, wodurch die Kondensatoren C11 bis C12 mit den Signalleitungen SL0 und SL1 verbunden sind. Die anderen Knoten dieser Kondensatoren C11 und C12 sind mit einem Knoten NC verbunden, an dem die Gleichtaktspannung erzeugt wird. Der Knoten NC ist durch den Ein-Zustandsschalter SW12 mit einem Knoten verbunden, der zwischen den Abschlusswiderständen R11 und R12 angeschlossen ist. Während der Vorladeperiode (Abtastperiode), wie oben beschrieben, werden die Eingangsknoten der Verriegelungsschaltung 2040 auf die Vorladespannung Vpr vorgeladen.
  • Als Nächstes werden, wie in 20 gezeigt, in der Entscheidungsperiode, die Schalter SW11 bis SW13 ausgeschaltet, und die Schalter SW14 bis SW16 eingeschaltet, wobei als Ergebnis davon die Kopplungskondensatoren C11 und C12 von den Signalleitungen SL0 und SL1 und dem Knoten zwischen den Abschlusswiderständen R11 und R12 getrennt werden, und sie werden statt dessen zwischen der Referenzspannung Vref und den Eingangsknoten der Verriegelungsschaltung 2040 angeschlossen. Auf diese Weise wird die Gleichtaktspannung auf den Signalleitungen SL0 und SL1 vollständig entfernt, wodurch die Möglichkeit eliminiert wird, dass die Gleichtaktspannung an den Eingangsknoten der Verriegelungsschaltung 2040 erscheint.
  • Das heißt, in der Vorladeperiode werden die beiden Kondensatoren C11 und C12 geladen, indem sie zwischen dem Gleichtaktspannungsknoten NC und den jeweiligen Signalleitungen SL0 und SL1 angeschlossen sind, und in der Entscheidungsperiode wird der Knoten NC, an dem die Gleichtaktspannung angelegt wird, mit der Referenzspannung Vref verbunden, wohingegen die Knoten, an denen die Signalleitungsspannungen (V0 und V1) angelegt werden, mit den Eingängen in die Verriegelungsschaltung (Differentialempfänger) 2040 verbunden werden. Dieser besondere Aufbau dient dazu, die Gleichtaktspannung an den Eingängen in die Verriegelungsschaltung 2040 zu eliminieren.
  • Da in diesem Beispiel (und in den hier im Nachstehenden beschriebenen Beispielen) das Mittel zur Eliminierung der Gleichtaktspannung durch das Schalten der passiven Anordnungen (Kondensatoren) implementiert wird, wird die Eliminierungscharakteristik nicht beeinträchtigt, wenn Variationen in den Transistorcharakteristika bestehen; wenn das Gleichtaktrauschen stark variiert, bleibt ferner die Eliminierungsfähigkeit unberührt, und es breitet sich nahezu keine Gleichtaktspannung zum Empfänger in der nachfolgenden Stufe aus. Demgemäß kann ein Empfänger mit einer ausgezeichneten Immunität gegen ein Gleichtaktrauschen realisiert werden.
  • 21 ist ein Schaltbild, das ein Beispiel jedes Schalters in den 19 und 20 zeigt.
  • Jeder Schalter SW (SW11 bis SW16), wie in 21 gezeigt, ist beispielsweise aus einem Transfergate konstruiert, das einen PMOS-Transistor 2401 und einen NMOS-Transistor 2402 umfasst, wobei die Konfiguration so ist, dass ein Steuersignal SS an das Gate des Transistors 2402 direkt und an das Gate des Transistors 2401 angelegt wird, nachdem es von einem Inverter 2401 invertiert wird. Das heißt, das Transfergate ist ein, wenn das Steuersignal SS auf einem Hochpegel "H" ist, und aus, wenn es auf einem Niederpegel "L" ist.
  • 22 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als zweites Beispiel gemäß dem zweiten Aufbau zeigt, und 23 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als zweites Beispiel gemäß dem zweiten Aufbau zeigt.
  • Zuerst sind, wie in 22 gezeigt, in der Abtastperiode (Vorladeperiode), die Schalter SW21 und SW24 ausgeschaltet, und die Schalter SW22, SW23, SW25 und SW26 sind eingeschaltet. Das heißt, die Gleichtaktspannung wird an einen Knoten jedes Kondensators C21 und C22 durch den Schalter (SW22 oder SW23) und den Abschlusswiderstand (R11 oder R12) angelegt, und der andere Knoten wird auf die Vorladespannung Vpr durch den Eingangsknoten der Verriegelungsschaltung 2040 vorgeladen. Die Gleichtaktspannung ist hier die Spannung an dem Knoten zwischen den Abschlusswiderstän den R11 und R12.
  • Als Nächstes werden, wie in 23 gezeigt, in der Entscheidungsperiode, die Schalter SW21 und SW24 eingeschaltet, und die Schalter SW22, SW23, SW25 und SW26 werden ausgeschaltet. Das heißt, der eine Knoten jedes Kondensators C21 und C22, an dem die Gleichtaktspannung angelegt wird, wird nun mit der Signalleitung SL0 oder SL1 über den Schalter (SW21 oder SW22) verbunden; zu dieser Zeit werden die Vorladeschalter (SW25 und SW26) ausgeschaltet.
  • Wenn die Eingangsknoten der Verriegelungsschaltung 2040 von der Vorladespannung Vpr am Ende der Vorladeperiode getrennt werden, sind auf diese Weise in dem zweiten Beispiel, da die Spannung an jedem Eingangsknoten immer auf einem konstanten Wert (Vorladespannung Vpr) gehalten wird, die in die Eingangsknoten injizierten Kanalladungen nicht von den Signalladungen abhängig, und es können Signalbitentscheidungen mit einer höheren Genauigkeit erreicht werden.
  • 24 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als drittes Beispiel gemäß dem zweiten Aufbau zeigt, und 25 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als drittes Beispiel gemäß dem zweiten Aufbau zeigt. In dem dritten Beispiel werden die beiden Kopplungskondensatoren C11 und C12 in dem mit Bezugnahme auf 19 und 20 beschriebenen ersten Beispiel in einem einzigen Kondensator C30 kombiniert, und, wie in dem mit Bezugnahme auf 22 und 23 beschriebenen zweiten Beispiel, werden die Eingangsknoten der Verriegelungsschaltung 2040 auf die Vorladespannung Vpr während der Abtastperiode (Vorladeperiode) vorgeladen.
  • Das heißt, wie in 24 gezeigt, sind in der Abtastperiode die Schalter SW31, SW32, SW35 und SW36 eingeschaltet, und die Schalter SW33 und SW34 sind ausgeschaltet, wodurch die gegenüberliegenden Enden des Kopplungskondensa tors C30 mit den Signalleitungen SL0 bzw. SL1 verbunden sind. Zu dieser Zeit werden die Eingangsknoten der Verriegelungsschaltung 2040 auf die Vorladespannung Vpr vorgeladen.
  • Als Nächstes werden, wie in 25 gezeigt, in der Entscheidungsperiode die Schalter SW31, SW32, SW35 und SW36 ausgeschaltet, und die Schalter SW33 und SW34 werden eingeschaltet, wobei als Ergebnis davon die gegenüberliegenden Enden des Kopplungskondensators C30 von den Signalleitungen SL0 und SL1 getrennt werden, und statt dessen mit den Eingangsknoten der Verriegelungsschaltung 2040 verbunden werden.
  • Das dritte Beispiel entfernt die Gleichtaktspannung unter Verwendung eines einzigen Kopplungskondensators C30 (eines sogenannten fliegenden Kondensators), und bietet den Vorteil, dass die Anzahl notwendiger Kondensatoren und Schalter (Schalttransistoren) reduziert werden kann.
  • 26 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als viertes Beispiel gemäß dem zweiten Aufbau zeigt, und 27 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als viertes Beispiel gemäß dem zweiten Aufbau zeigt. Das vierte Beispiel implementiert eine PRD (Partial Response-Detektion), indem zwei zusätzliche Kopplungskondensatoren in der Konfiguration des zweiten Beispiels eingeschlossen sind, das mit Bezugnahme auf 22 und 23 beschrieben wird.
  • Zuerst sind, wie in 26 gezeigt, in der Abtastperiode die Schalter SW42, SW43, SW45 und SW46 eingeschaltet, und die Schalter SW41 und SW44 sind ausgeschaltet; unter dieser Bedingung wird die Gleichtaktspannung an einen Knoten jedes Kopplungskondensators C42 und C43 über den Schalter (SW42, SW43) und den Abschlusswiderstand (R11, R12) angelegt. Die anderen Knoten der Kopplungskondensatoren C42 und C43 werden auf die Vorladespannung Vpr über die Eingangskno ten der Verriegelungsschaltung 2040 vorgeladen. Andererseits sind die Kopplungskondensatoren C41 und C44 permanent an einem Ende mit den Signalleitungen SL0 und SL1 und am anderen Ende mit den Eingangsknoten der Verriegelungsschaltung 2040 verbunden.
  • Als Nächstes, wie in 27 gezeigt, werden, in der Entscheidungsperiode, die Schalter SW42, SW43, SW45 und SW46 ausgeschaltet, und die Schalter SW41 und SW44 werden eingeschaltet, wodurch die Kopplungskondensatoren C42 und C43 jeweils mit den Kopplungskondensatoren C41 und C44 parallel geschaltet sind. Zu dieser Zeit werden die Vorladeschalter (SW45 und SW46) ausgeschaltet. Bei der herkömmlichen PRD wechseln die Kopplungskondensatorknoten auf der Signalleitungsseite zyklisch zwischen dem Laden auf eine vorgeschriebene Spannung und dem Verbinden mit den Signalleitungen; in dem vierten Beispiel wird anstelle der vorgeschriebenen Spannung die Gleichtaktspannung an diese Knoten angelegt.
  • Gemäß dem vierten Beispiel kann die Gleichtaktspannung bei der das Kondensatornetz implementierenden PRD eliminiert werden; dadurch wird es möglich, die Gleichtaktspannung gleichzeitig mit der Intersymbolinterferenz zu eliminieren, und so kann eine höhere Transmissionsrate erzielt werden.
  • 28 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als fünftes Beispiel gemäß dem zweiten Aufbau zeigt, und 29 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als fünftes Beispiel gemäß dem zweiten Aufbau zeigt. In dem fünften Beispiel nimmt das Kondensatornetz die Eliminierung der Gleichtaktspannung gleichzeitig mit der Konvertierung von einem Differentialsignal in ein Eintaktsignal vor.
  • Zuerst sind, wie in 28 gezeigt, in der Abtastperiode, die Schalter SW51, SW52 und SW55 eingeschaltet, und die Schalter SW53 und SW54 sind ausgeschaltet, wodurch die gegenüberliegenden Enden des Kopplungskondensators (fliegenden Kondensators) C50 mit den Signalleitungen SL0 bzw. SL1 verbunden sind. Zu dieser Zeit wird der Eingangsknoten eines CMOS-Inverters IN50 vorgeladen, indem sein Eingang und Ausgang miteinander verbunden werden.
  • Als Nächstes, wie in 29 gezeigt, werden, in der Entscheidungsperiode, die Schalter SW51, SW52 und SW55 ausgeschaltet, und die Schalter SW53 und SW54 werden eingeschaltet, wobei als Ergebnis davon die gegenüberliegenden Enden des Kondensators C50 von den Signalleitungen SL0 und SL1 getrennt werden, und ein Ende mit dem Eingang des Inverters IN50 und das andere Ende mit der Referenzspannung Vref verbunden wird.
  • Da auf diese Weise in dem fünften Beispiel nicht nur die Eliminierung der Gleichtaktspannung, sondern auch die Konvertierung des Signals von einer Differential- in eine Eintaktform in dem Kondensatornetz vorgenommen wird, kann die erste Stufe des Empfängers nur unter Verwendung eines Hochgeschwindigkeits-Inverters (IN50) mit hoher Empfindlichkeit konstruiert werden.
  • 30 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als sechstes Beispiel gemäß dem zweiten Aufbau zeigt, und 31 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als sechstes Beispiel gemäß dem zweiten Aufbau zeigt. Das sechste Beispiel unterscheidet sich vom vorhergehenden fünften Beispiel dadurch, dass insgesamt zwei Inverter, einer für jede Signalleitung, als erste Stufe des Empfängers verwendet werden.
  • Zuerst sind, wie in 30 gezeigt, in der Abtastperiode, die Schalter SW61, SW62, SW65 und SW66 eingeschaltet, und die Schalter SW63 und SW64 sind ausgeschaltet, wodurch die gegenüberliegenden Enden des Kopplungskondensators (fliegenden Kondensators) C60 mit den Signalleitungen SL0 bzw. SL1 verbunden sind. Zu dieser Zeit werden die Eingangsknoten der CMOS-Inverter IN61 und IN62 vorgeladen, indem ihre jeweiligen Eingänge und Ausgänge miteinander verbunden sind.
  • Als Nächstes, wie in 31 gezeigt, werden, in der Entscheidungsperiode, die Schalter SW61, SW62, SW65 und SW66 ausgeschaltet, und die Schalter SW63 und SW64 werden eingeschaltet, wobei als Ergebnis davon die gegenüberliegenden Enden des Kondensators C60 von den Signalleitungen SL0 und SL1 getrennt werden, und statt dessen mit den Eingangsknoten der Inverter IN61 bzw. IN62 verbunden werden.
  • Hier wirkt der besondere Aufbau der Inverter, wie in dem sechsten Beispiel gezeigt, üblicherweise nicht als Differentialverstärker, sondern er wirkt insgesamt als Differentialverstärker, da die Gleichtaktspannung bereits vom Kondensatornetz eliminiert wird. Mit seiner hohen Schaltungssymmetrie hat dieses sechste Beispiel die Vorteile, dass es gegen Energiezufuhrvariationen resistent ist, und einen stabilen Betrieb vorsehen kann.
  • 32 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als siebentes Beispiel gemäß dem zweiten Aufbau zeigt, und 33 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als siebentes Beispiel gemäß dem zweiten Aufbau zeigt. In dem siebenten Beispiel wird das Gleichtaktspannungs-Eliminierungsverhältnis erhöht, indem eine Gleichtakt-Rückkopplungsschaltung 2600 an der Ausgangsseite der Inverter IN61 und IN62 vorgesehen ist, die in dem vorhergehenden sechsten Beispiel von 30 und 31 gezeigt sind. Die Schaltbetriebe in dem Empfänger in den Abtast- und Entscheidungsperioden sind gleich wie jene in dem sechsten Beispiel.
  • 34 ist ein Schaltbild, das ein Beispiel der Gleichtakt-Rückkopplungsschaltung 2600 in dem in 32 und 33 gezeigten siebenten Beispiel zeigt.
  • Die Gleichtakt-Rückkopplungsschaltung 2600, wie in 34 gezeigt, umfasst PMOS-Transistoren 2601 und 2602, NMOS-Transistoren 2603 bis 2608, und Inverter IN601 und IN602. Die Gleichtakt-Rückkopplungsschaltung 2600 detektiert die Gleichtaktspannung am Ausgang des Inverterpaars IN61, IN62, und führt einen Konstantstrom zurück, so dass die Differenz zwischen der Gleichtaktspannung und der Referenzspannung Vref (beispielsweise Vdd/2) Null wird.
  • Auf diese Weise kann gemäß dem siebenten Beispiel nicht nur eine höhere Gleichtakt-Eliminierungsfähigkeit erhalten werden, sondern wegen der ausgezeichneten Ausgangssymmetrie der Inverter (IN61, IN62) der ersten Stufe kann auch ein stabiler Betrieb erzielt werden.
  • 35 ist ein Schaltbild, das einen Empfänger (in einer Abtastperiode) als achtes Beispiel gemäß dem zweiten Aufbau zeigt, und 36 ist ein Schaltbild, das den Empfänger (in einer Entscheidungsperiode) als achtes Beispiel gemäß dem zweiten Aufbau zeigt. In dem achten Beispiel sind zwei fliegenden Kondensatoren (C71 und C72) vorgesehen; in der Vorladeperiode sind die beiden Kondensatoren C71 und C72 zwischen den Signalleitungen SL0 und SL1 parallel geschaltet, wohingegen in der Entscheidungsperiode die beiden Kondensatoren C71 und C72 für eine Verbindung mit den Eingangsknoten der Verriegelungsschaltung 2040 in Serie geschaltet werden.
  • Spezifischer, wie in 35 gezeigt, sind in der Abtastperiode (Vorladeperiode) die Schalter SW71 bis SW74 eingeschaltet, und die Schalter SW75 bis SW78 sind ausgeschaltet, wodurch die beiden Kondensatoren C71 und C72 zwischen den Signalleitungen SL0 und SL1 parallel geschaltet sind.
  • Als Nächstes, wie in 36 gezeigt, werden in der Entscheidungsperiode die Schalter SW71 bis SW74 ausgeschal tet, und die Schalter SW75 bis SW78 werden eingeschaltet, wodurch die beiden Kondensatoren C71 und C72 für eine Verbindung mit den Eingangsknoten der Verriegelungsschaltung 2040 in Serie geschaltet werden. Mit diesem Aufbau kann das achte Beispiel nicht nur die Gleichtaktspannung eliminieren, sondern auch die Signalspannung verdoppeln, die an den Ausgängen der Verriegelungsschaltung 2040 erzeugt wird; demgemäß kann ein Empfänger mit einer höheren Empfindlichkeit. konstruiert werden.
  • Gemäß dem ersten bis achten Beispiel in dem zweiten Aufbau, wie oben beschrieben, können eine Eliminierung der Gleichtaktspannung, eine Konvertierung des Signals von einer Differential- in eine Eintaktform, eine Verstärkung der Signalspannung, etc., nur unter Verwendung passiver Komponenten erreicht werden, wie in dem Fall der Verwendung eines Transformators; außerdem kann, im Gegensatz zu dem Fall des Transformators, eine größere Anzahl von Anordnungen innerhalb der CMOS-Schaltung integriert werden. Demgemäß kann ein Empfänger mit einer hohen Immunität gegen ein Gleichtaktrauschen ohne Verwendung externer Komponenten konstruiert werden.
  • Gemäß dem vorliegenden Aufbau, wie oben detailliert beschrieben, kann eine Sender/Empfänger-Schaltung vorgesehen werden, die das Signaltransmissionssystem evaluieren und eine Diagnose desselben vornehmen, Empfangs/Transmissionsparameter optimieren und die Empfindlichkeit des Empfängers verstärken kann. Ferner kann gemäß dem vorliegenden Aufbau auch ein Empfänger vorgesehen werden, der eine große Gleichtaktspannung eliminieren kann.
  • Wenn, wie vorstehend mit Bezugnahme auf 1 und 2 beschrieben, ein herkömmlicher Differentialverstärker verwendet wird, um mit hoher Geschwindigkeit gesendete Differentialsignale zu empfangen, besteht wegen der Unfähigkeit, zwischen Signaldaten "0" und "1" aufgrund der Intersymbolinterferenz korrekt zu diskriminieren, ein Risiko, dass fehlerhafte Entscheidungen getroffen werden.
  • Es wird vorgeschlagen, eine PRD (Partial Response-Detektion) als Technik zur Lösung dieses Problems zu verwenden.
  • 37 ist ein Blockschaltbild, das schematisch ein Beispiel eines früher vorgeschlagenen Empfängers zeigt, und 38 ist eine Darstellung zur Erläuterung des mit dem Empfänger von 37 assoziierten Problems.
  • Der Empfänger, wie in 37 gezeigt, umfasst ein Kondensatornetz und eine Entscheidungsschaltung (Verriegelung 4020). Das Kondensatornetz besteht aus Schaltern 4010 bis 4015 und Kondensatoren 4016 bis 4019; ein Eingang (Signal) V+ des Empfängers (4103) ist mit einem Eingang der Verriegelung 4020 über den Kondensator 4016 und die Serienschaltung des Schalters 4010 und des Kondensators 4017 verbunden, und ähnlich ist der andere Eingang V– des Empfängers mit dem anderen Eingang der Verriegelung 4020 über den Kondensator 4019 und die Serienschaltung des Schalters 4013 und des Kondensators 4018 verbunden.
  • Die Referenzspannung Vref wird an den Knoten zwischen dem Schalter 4010 und dem Kondensator 4017 über den Schalter 4011 angelegt, und auch an den Knoten zwischen dem Schalter 4013 und dem Kondensator 4018 über den Schalter 4012, wohingegen die Vorladespannung Vpr an die Eingänge der Verriegelung 4020 über die Schalter 4014 bzw. 4015 angelegt wird. Das Kondensatornetz (4010 bis 4019) nimmt einem Betrieb vor, um die in dem Differentialsignal enthaltene Intersymbolinterferenzkomponente zu schätzen, abwechselnd mit einem Betrieb für eine Signalbitentscheidung, um eine Entscheidung über die Daten zu treffen.
  • Spezifischer werden, in dem Betrieb zum Schätzen der Intersymbolinterferenzkomponente, die Schalter 4011, 4012, 4014 und 4015 eingeschaltet, und die Schalter 4010 und 4013 werden mit der Abfallzeiteinstellung tf des Takts CLK in 38 ausgeschaltet, wodurch die Spannung zur vorherigen Bitzeit in die Kondensatoren gespeichert wird. Andererseits wird der Signalentscheidungsbetrieb vorgenommen, indem die Schalter 4011, 4012, 4014 und 4015 ausgeschaltet werden, und die Schalter 4010 und 4013 mit der Anstiegzeiteinstellung tr des Takts CLK in 38 eingeschaltet werden, und indem ein Teil des Spannungswerts, der in den Kondensatoren zur vorherigen Bitzeit gespeichert wurde, von dem Signalwert subtrahiert wird, wenn eine Bitentscheidung zur aktuellen Zeit getroffen wird, das heißt, indem die Kondensatoren 4017 und 4018, wo die Signalspannung des vorherigen Bits gespeichert ist, mit den Kopplungskondensatoren 4016 und 4019 parallel geschaltet werden, die die Eingangsleitungen mit der Entscheidungsschaltung verbinden. Mit dem Empfänger unter Verwendung der PRD wird eine korrekte Entscheidung über die Signaldaten getroffen, indem die Effekte der Intersymbolinterferenz reduziert werden. Der Empfänger ist hinsichtlich der Konfiguration nicht auf den in 37 gezeigten beschränkt, sondern es können verschiedenste andere Konfigurationen verwendet werden.
  • Mit dem oben beschriebenen Empfänger unter Verwendung der PRD kann jedoch die Subtraktion der Intersymbolinterferenz nur zu der Zeiteinstellung korrekt erreicht werden, die eine Bitzeit (T) später ist als die Zeiteinstellung, zu der der Signalwert des vorherigen Bits gespeichert wurde, und nach dieser Zeit ändert sich der Signalwert der Verriegelung 4020 (Entscheidungsschaltung) mit Änderungen in der Signalspannung. Das heißt, die Entscheidungsschaltung muss mit extrem hoher Geschwindigkeit mit einer korrekten Zeiteinstellung betrieben werden, was bedeutet, dass die Spanne für die Betriebszeiteinstellung der Entscheidungsschaltung klein ist.
  • Als Nächstes werden verschiedenste Ausführungsformen gemäß der vorliegenden Erfindung mit Bezugnahme auf die 39 bis 51 beschrieben.
  • 39 ist ein Blockschaltbild, das die Grundkonfiguration eines Empfängers gemäß der vorliegenden Erfindung zeigt, und 40 ist ein Zeitdiagramm zur Erläuterung des Betriebs in dem Empfänger von 39. In 39 sind die Bezugszahlen 1 und 2 Eingangsleitungen, 3-1 bis 3-n sind Abtast-Halte-Schaltungen, und 4-1 bis 4-n sind Entscheidungsschaltungen (Verriegelungen). Hier müssen die Eingangsleitungen nicht unbedingt komplementäre Leitungen (zwei Leitungen) sein, sondern es kann eine Eintakteingangsleitung (eine Leitung) eingesetzt werden.
  • Die Empfängerschaltung in der vorliegenden Erfindung verwendet die Abtast-Halte-Schaltungen 3-1 bis 3-n, die Kondensatoren und Schalter umfassen, es sind jedoch verschiedenste Typen von Abtast-Halte-Schaltungen verfügbar. Die hier im Nachstehenden angegebenen Ausführungsformen werden beschrieben, indem als Beispiel der Typ herangezogen wird, bei dem die Spannungen von den Signalleitungen (V+ und V–) jeweils mit einem Kondensator über einen Transistorschalter verbunden sind.
  • Zuerst wird angenommen, dass der Transistorschalter während der Hochpegel "H"-Periode des Takts ϕ leitet. Während der leitenden Periode wird der Kondensator von der Signalspannung geladen. Wenn das Produkt des EIN Widerstands des Schalters und der Abtastkapazität ausreichend kleiner ist als die Länge ts der Hochpegel "H"-Periode des Takts ϕ, dann folgt die Spannung am Abtastkondensator nahezu genau der Signalspannung.
  • Als Nächstes, wenn der Schalter ausgeschaltet wird, wird die Spannung am Abtastkondensator auf dem Signalwert zu dem Zeitpunkt gehalten, zu dem der Schalter ausgeschaltet wurde. Wenn die gültige Periode des gehaltenen Signals mit Th bezeichnet wird, ist die Summe von Ts und Th gleich der Periode Tp des Takts ϕ (ϕk).
  • Wenn die Vielzahl von Abtast-Halte-Schaltungen 3-1 bis 3-n mit mehrphasigen Takten ϕ1 bis ϕn betrieben wird, wird hier der Operationstakt hinsichtlich der Zeit durch die Bitzeit T zwischen zwei aufeinanderfolgend operierenden Abtast-Halte-Schaltungen 3-k und 3-(k+) verschoben. Wenn die ausgegebene gültige Periode Th jeder Abtast-Halte-Schaltung länger ist als die Bitzeit T, tritt daher eine Überlappungsperiode Top zwischen den benachbarten Abtast-Halte-Schaltungen (3-k und 3-(k + 1)) auf, wobei eine gültige Periode in die nächste gültige Periode überlappt. Während dieser Überlappungsperiode werden die Ausgänge der beiden Abtast-Halte-Schaltungen (3-k und 3-(k + 1)) konstant gehalten, wodurch eine Zeitspanne äquivalent zu dieser Periode zugelassen wird.
  • So erhöht der Empfänger gemäß der vorliegenden Erfindung durch die Verwendung mehrphasiger Takte die Taktperiode Tp jeder Abtast-Halte-Schaltung und reduziert die Abtastperiode Ts, wodurch die Überlappungsperiode Top erhöht und eine entsprechend längere Zeit für die Operation der Entscheidungsschaltung zugelassen wird. Das heißt, die Zeitspanne für die Operation der Entscheidungsschaltung kann erhöht werden. Indem in dem Empfänger, der die PRD einsetzt, gemäß der vorliegenden Erfindung zugelassen wird, dass die gültige Ausgangsperiode einer Abtast-Halte-Schaltung in die gültige Ausgangsperiode der nächsten Abtast-Halte-Schaltung überlappt, kann ferner eine entsprechend längere Zeit für die Operation der Entscheidungsschaltung zugelassen werden, wodurch die Zeitspanne erhöht und so ein Hochgeschwindig keitsbetrieb erzielt wird.
  • 41 ist ein Blockschaltbild, das eine erste Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt, und 42 ist ein Zeitdiagramm zur Erläuterung des Betriebs des Empfängers von 41. In 41 sind die Bezugszahlen 4001 und 4002 Signalleitungen, 4031 und 4032 sind Abtast-Halte-Schaltungen, und 4041 und 4042 sind Entscheidungsschaltungen (Verriegelungen).
  • Der Empfänger der ersten Ausführungsform, wie in 41 gezeigt, umfasst zwei Abtast-Halte-Schaltungen 4031 und 4032, und zwei Entscheidungsschaltungen 4041 und 4042. Jede der Abtast-Halte-Schaltungen 4031 und 4032 enthält Kondensatoren 4311 und 4312, oder 4321 und 4322, und Schalter 4313 und 4314, oder 4323 und 4324, und über die Signalleitungen 4001 und 4002 gesendete Signale werden in die Kondensatoren 4311 und 4312, oder 4321 und 4322, über die jeweiligen Schalter 4313 und 4314, oder 4323 und 4324, eingegeben.
  • Die Schalter 4313 und 4314 operieren mit dem Takt ϕ1, und sind EIN während der Hochpegel H-Periode des Takts ϕ1 und AUS in den anderen Perioden. Ähnlich operieren die Schalter 4323 und 4324 mit dem Takt ϕ2, und sind EIN während der Hochpegel H-Periode des Takts ϕ2 und AUS in den anderen Perioden. Die beiden Abtast-Halte-Schaltungen 4031 und 4032 operieren so mit den Takten ϕ1 bzw. ϕ2, die, wie in 42 gezeigt, dieselbe Periode 2T aufweisen, jedoch voneinander um die Zeit T (T ist die Bitzeit) verschoben sind, wobei die Niederpegel L-Periode (Top) eines Takts in die Niederpegelperiode des anderen Takts überlappt. In 42 ist das Bezugszeichen S die Abtastzeiteinstellung, D ist die Detektions (Entscheidungs)-Zeiteinstellung, Ts ist die Hochpegel H-Periode des Takts ϕ1, und Th ist die gültige Periode des gehaltenen Signals.
  • Die Entscheidungsschaltungen 4041 und 4042 sind regene rative Verriegelungsschaltungen. Die regenerativen Verriegelungsschaltungen 4041 und 4042 umfassen jeweils zwei Eingangstransistorpaare, wie hier im Nachstehenden beschrieben.
  • 43 ist ein Schaltbild, das ein Konfigurationsbeispiel jeder Verriegelung in dem Empfänger von 41 zeigt.
  • Die Entscheidungsschaltung 4041 (4042), wie in 43 gezeigt, umfasst P-Kanal-MOS-Transistoren 4401 bis 4404, N-Kanal-MOS-Transistoren 4405 bis 4412, und NICHT-UND-Gates 4413 und 4414; die Transistoren 4405 und 4406 bilden das erste Transistorpaar zum Empfangen der Signale V+ und V–, wohingegen die Transistoren 4407 und 4408 das zweite Transistorpaar zum Empfangen der Signale Vo+ und Vo– bilden. Hier werden die Gatebreite (2W) der Transistoren 4405 und 4406 und die Gatebreite (2Wt) des Transistors 4411 so gewählt, dass sie das Zweifache der Gatebreite (W) der Transistoren 4407 und 4408 bzw. der Gatebreite (Wt) des Transistors 4412 betragen. In der Entscheidungsschaltung 4041 werden beispielsweise die Ausgänge (V+ und V–) einer Abtast-Halte-Schaltung 4031 in der vorhergehenden Stufe den Gates der Transistoren 4405 und 4406 in dem ersten Transistorpaar zugeführt, und die Ausgänge (Vo+ und Vo–) der anderen Abtast-Halte-Schaltung 4032 werden den Gates der Transistoren 4407 und 4408 in dem zweiten Transistorpaar mit einer Polarität entgegengesetzt zu jener des ersten Transistorpaars zugeführt. Hier ist das Verhältnis der Gatebreite der Transistoren 4405, 4406 und 4411 zur Gatebreite der Transistoren 4407, 4408 und 4412 nicht auf 2:1 beschränkt, sondern kann unter Berücksichtigung des Effekts variiert werden, den das Signal (Vo+, Vo–) zur unmittelbar vorhergehenden Bitzeit auf das Signal (V+, V–) zur aktuellen Bitzeit hat.
  • Mit dem obigen Aufbau trifft die Entscheidungsschaltung 4041 eine Entscheidung auf der Basis des Werts, der durch das Subtrahieren von 50% des Signals (Vo+, Vo–) zur unmittelbar vorhergehenden Bitzeit von dem Signal (V+, V–) zur aktuellen Bitzeit erhalten wird.
  • Die Entscheidungsschaltung 4042 nimmt dieselbe Operation wie jene der Entscheidungsschaltung 4041 vor, wobei die Phase jedoch um die Bitzeit T verzögert ist.
  • Da in der ersten Ausführungsform die Entscheidungsschaltungen 4041 und 4042 die Entscheidungsoperation während der Periode vornehmen, in der die Ausgänge der beiden Abtast-Halte-Schaltungen 4031 und 4032 beide konstant gehalten werden, hat, wenn die Entscheidungszeiteinstellung durch die Überlappungsperiode (Top) verschoben wird, dies keinen Effekt auf das Ergebnis der Entscheidung, wobei eine größere Spanne für einen Hochgeschwindigkeitsbetrieb verglichen mit der bekannten Schaltung vorgesehen wird.
  • 44 ist ein Schaltbild, das ein modifiziertes Beispiel der Abtast-Halte-Schaltung 4031, 4032 in dem Empfänger von 41 zeigt.
  • Die Abtast-Halte-Schaltung 4030 in diesem modifizierten Beispiel, wie in 44 gezeigt, umfasst Kondensatoren (Halte-Kondensatoren) 4301 und 4302 und Schalter 4303 bis 4308. Während der Abtastperiode sind die Schalter 4303, 4306, 4307 und 4308 EIN, und die Schalter 4304 und 4305 sind AUS, so dass die Halte-Kondensatoren 4301 und 4302 an einem Ende mit den Signalleitungen 4001 und 4002 und am anderen Ende mit den Eingängen der Entscheidungsschaltung 4040 verbunden sind, und das Eingangsende der Entscheidungsschaltung 4040 wird auf die Vorladespannung Vpr geladen. Während der Halte-Periode sind andererseits die Schalter 4303, 4306, 4307 und 4308 AUS, und die Schalter 4304 und 4305 sind EIN, so dass das eine Ende jedes der Halte-Kondensatoren 4301 und 4302 jeweils von der Signalleitung 4001 oder 4002 getrennt wird, und statt dessen mit dem Referenzpotential Vref ver bunden wird.
  • Im Allgemeinen fließt in einer Abtast-Halte-Schaltung die beim Ausschalten des Transistors auftretende Kanalladung in den Halte-Kondensator, wodurch ein Fehler verursacht wird, aber in dem Fall des hier gezeigten modifizierten Beispiels ist der Vorteil, da die Ladung konstant und von der Signalamplitude unabhängig ist, dass, solange Differentialsignale bearbeitet werden, eines von dem anderen versetzt wird, und der Ausgang nicht beeinträchtigt wird.
  • 45 ist ein Schaltbild, das eine zweite Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt, und 46 ist ein Zeitdiagramm zur Erläuterung des Betriebs des Empfängers von 45. In 45 sind die Bezugszahlen 3-1 bis 3-4 Abtast-Halte-Schaltungen, und 4-1 bis 4-4 sind Entscheidungsschaltungen (Verriegelungen).
  • Die zweite Ausführungsform, wie in 45 gezeigt, umfasst vier Abtast-Halte-Schaltungen 3-1 bis 3-4 und vier Entscheidungsschaltungen 4-1 bis 4-4, und Signale (Takte) ϕ1 bis ϕ4 werden zugeführt, um die jeweiligen Abtast-Halte-Schaltungen 3-1 bis 3-4 zu treiben. Hier sind die Treibsignale ϕ1 bis ϕ4 für die Abtast-Halte-Schaltungen 3-1 bis 3-4 vierphasige Takte mit einer Periode Tp gleich 4 Bitzeiten (4T), wie in 46 gezeigt, und die Verriegelungssignale LATZ bis LAT4 zur Steuerung der Verriegelungszeiteinstellungen der Entscheidungsschaltungen 4-1 bis 4-4 werden mit einer geringfügigen Verzögerung relativ zu den Signalen ϕ1 bis ϕ4 generiert. Die Hochpegel H-Periode Ts jedes Takts ϕ (ϕ1 bis ϕ4) ist gleich 2 Bitzeiten (2T), und die gültige Periode Th des gehaltenen Signals ist auch gleich 2 Bitzeiten (2T). Eine Überlappungsperiode Top von 1 Bitzeit (T) tritt auf, wobei eine ausgegebene gültige Periode die nächste ausgegebene gültige Periode zwischen zwei Abtast-Halte-Schaltungen überlappt, die mit benachbar ten Phasen operieren (beispielsweise zwischen den Abtast-Halte-Schaltungen 3-1 und 3-2), und daher kann eine Zeitspanne gleich der Bitzeit T für den Betrieb jeder der Entscheidungsschaltungen (Verriegelungen) 4-1 bis 4-n vorgesehen werden. Da in der zweiten Ausführungsform die Zeitspanne für den Betrieb jeder Entscheidungsschaltung ausreichend groß eingestellt werden kann, um eine Zeit gleich der Bitzeit (T) zuzulassen, kann spezifischer die Entscheidungsschaltung mit einer ausreichenden Spanne auch in dem Fall einer Ultrahochgeschwindigkeits-Signaltransmission von beispielsweise etwa 10 Gb/s betrieben werden.
  • 47 ist ein Schaltbild, das einen Abschnitt (Entscheidungsschaltung) einer dritten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt.
  • Die Entscheidungsschaltung der dritten Ausführungsform, wie in 47 gezeigt, umfasst eine Verriegelung 4420, P-Kanal-MOS-Transistoren 4421 und 4422, und N-Kanal-MOS-Transistoren 4423 bis 4428, und die Ausgangsspannungen (V+, V– und Vo+ und Vo–) der Abtast-Halte-Schaltungen in der vorhergehenden Stufe sind mit Differentialtranskonduktoren verbunden, die jeweils eine Spannung-Strom-Wandlerfunktion haben. Jeder Differentialtranskonduktor verwendet ein Differentialpaar (4423 und 4424 oder 4425 und 4426) mit einem Schwanzstrom als Konstantstrom, und diese Differentialpaare sind jeweils mit den Lastanordnungen verbunden, die aus den P-Kanal-Transistoren (4421 und 4422) gebildet werden. Das heißt, in der dritten Ausführungsform wird eine gewichtete Summe der Ausgänge der Abtast-Halte-Schaltungen in der Form einer Summe von Strömen in der Stufe der Entscheidungsschaltung generiert, und über diesen Wert wird eine Entscheidung getroffen. Auf diese Weise sieht die dritte Ausführungsform, verglichen mit der direkt angeschlossenen Verriegelungskonfiguration, eine ausgezeichnete Linearität bei der Generie rung der gewichteten Summe vor und erzielt Entscheidungen mit hoher Genauigkeit.
  • Hier werden die Gatebreite (2W) der Transistoren 4423 und 4424 und die Gatebreite (2Wt) des Transistors 4427 so gewählt, dass sie beispielsweise das Zweifache der Gatebreite (W) der Transistoren 4425 und 4426 bzw. der Gatebreite (Wt) des Transistors 4428 betragen, und eine Entscheidung wird über den Wert getroffen, der durch das Subtrahieren von 50% des Signals (Vo+, Vo–) zur unmittelbar vorhergehenden Bitzeit von dem Signal (V+, V–) zur aktuellen Bitzeit und durch das Gewichten des Ergebnisses der Subtraktion erhalten wird. Das Verhältnis der Gatebreite der Transistoren 4423, 4424 und 4427 zur Gatebreite der Transistoren 4425, 4426 und 4428 ist nicht auf 2:1 beschränkt, sondern kann unter Berücksichtigung des Effekts variiert werden, den das Signal zur unmittelbar vorhergehenden Bitzeit auf das Signal zur aktuellen Bitzeit hat, wie vorstehend angegeben.
  • 48 ist ein Schaltbild, das eine vierte Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt; hier sind nur eine Abtast-Halte-Schaltung (3-n) und eine Entscheidungsschaltung (4-n) gezeigt.
  • Die Abtast-Halte-Schaltung (3-n), wie in 48 gezeigt, umfasst Kondensatoren 4331 und 4332 und Schalter 4335 bis 4342, und die Verbindung der beiden Halte-Kondensatoren 4331 und 4332 wird von den Schaltern 4335 bis 4342 gesteuert, die ihrerseits von dem n-ten und dem (n – 1)-ten Steuersignal ϕn und ϕn-1 gesteuert werden. Die Entscheidungsschaltung (4-n) umfasst einen Kondensator 4333, einen Inverter 4334, und Schalter 4343 und 4344. Hier ist das Bezugszeichen ϕop ein Signal, das während der Überlappungsperiode der Steuersignale /ϕn-1 und /ϕn ausgegeben wird, und /ϕop ist ein Signal, dessen Pegel relativ zum Signal ϕop invertiert ist.
  • In dem Empfänger der vierten Ausführungsform wird, in der Entscheidungsperiode, der Kondensator 4332, der die Signalspannung zur aktuellen Bitzeit hält, mit dem Kondensator 4331, der die Signalspannung zur vergangenen Bitzeit hält, in Serie geschaltet, welcher seinerseits mit dem anderen Kopplungskondensator 4333 parallel geschaltet wird. Als Ergebnis ist der in die Verriegelung eingegebene Signalwert gleich dem Signalwert zur aktuellen Bitzeit minus WWx (Signalwert zur vergangenen Bitzeit). Wenn hier der Wert des Kondensators 4331 mit C1 bezeichnet wird, der Wert des Kondensators 4332 mit C2, und der Wert des Kondensators 4333 mit C3, wird WW durch das Verhältnis der parallel geschalteten Kapazitäten 4331 und 4333 bestimmt, das heißt WW = C1/(C1 + C3). Da in der vierten Ausführungsform die gewichtete Summe durch das Kapazitätsverhältnis (C1, C2, C3) der Kondensatoren 4331 bis 4333 bestimmt wird, kann die Linearität tatsächlich erhöht werden.
  • 49 ist ein Schaltbild, das eine fünfte Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt. In 49 sind die Bezugszahlen 4031 und 4032 Abtast-Halte-Schaltungen, die beispielsweise dieselbe Konfiguration haben wie jene in der mit Bezugnahme auf 41 beschriebenen ersten Ausführungsform, 4430 ist eine Verriegelung (Entscheidungsschaltung), 4431 bis 4434 sind N-Kanal-MOS-Transistoren, und 4435 und 4436 sind Schalter.
  • In der fünften Ausführungsform, wie in 49 gezeigt, werden in der Entscheidungsperiode die Kondensatoren in den Abtast-Halte-Schaltungen (die in 41 gezeigten Kondensatoren 4311, 4312, 4321 und 4322) mit den Sourcen der N-Kanal-MOS-Transistoren 4431 bis 4434 verbunden, deren Gates auf ein konstantes Potential vorgespannt sind (der sogenannte Gate-Erdungstyp). Da die Transistoren 4431 bis 4434 im Konstantstromodus betrieben werden, entlädt der Ladungs fluss vom Halte-Kondensator (4311, 4312, 4321, 4322) in die Source den Knoten auf der Drain-Seite mit einem Konstantstrom, und eine Änderung der Ladung äquivalent zum Betrag der entladenen Ladung tritt auf der Drain-Seite auf. Dies bedeutet, dass eine Ladungsänderung, die der gewichteten Summe der Signalladung zur aktuellen Bitzeit und der Signalladung eine Bitzeit davor entspricht, auf der Drain-Seite auftritt. Diese Betriebsweise ist gleich wie das Betriebsprinzip des sogenannten Ladungstransferverstärkers.
  • Gemäß der fünften Ausführungsform treten die gewichtete Summe von Signalen und die Signalverstärkung gleichzeitig auf. Da die für einen Ladungstransfer verwendete Gate-Source-Spannung jedes Transistors automatisch nahe zur Schwellenspannung (Vth) vorgespannt wird, werden ferner Variationen in der Transistor-Vth kompensiert, wobei eine Verstärkung mit hoher Empfindlichkeit erzielt wird, die durch Variationen in der Vth nicht beeinträchtigt wird. So kann gemäß der fünften Ausführungsform leicht ein Empfänger mit hoher Empfindlichkeit erzielt werden.
  • 50 ist ein Schaltbild, das einen Abschnitt (Entscheidungsschaltung) einer sechsten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt.
  • Die Entscheidungsschaltung der sechsten Ausführungsform, wie in 50 gezeigt, umfasst eine Verriegelung 4440, P-Kanal-MOS-Transistoren 4441 und 4442, und N-Kanal-MOS-Transistoren 4443 bis 4445, 4446-1 bis 4446-n, 4447-1 bis 4447-n, 4448-1 bis 4448-n, und 4449-1 bis 4449-n.
  • Im Gegensatz zur in 47 gezeigten Entscheidungsschaltung der dritten Ausführungsform ist in der Entscheidungsschaltung der sechsten Ausführungsform der Transkonduktor zum Konvertieren des Signals eine Bitzeit früher in einen Strom aus einer parallelen Verbindung einer Vielzahl von Transkonduktoren (4446-1, 4447-1, 4448-1 und 4449-1 bis 4446-n, 4447-n, 4448-n und 4449-n) konstruiert, und die Anzahl von Transkonduktoren, die jeweils durch das Schalten ihrer Schwanzströme operieren, wird unter Verwendung eines Gewichtungssteuercodes steuerbar gemacht. Derselbe Gewichtungssteuercode wird an alle Entscheidungsschaltungen angelegt.
  • In der sechsten Ausführungsform ist es möglich, Entzerrungsparameter, beispielsweise für eine PRD, zu steuern, und Entzerrungsparameter, die mit der Qualität der Transmissionsleitung übereinstimmen, können ausgewählt werden. Es ist klar, dass die Entzerrungsparameter ähnlich angepasst werden können, nicht nur hinsichtlich der Konfiguration, die die Transkonduktoren verwendet, sondern auch hinsichtlich der Konfiguration, die die kapazitive Kopplung oder den Ladungstransfer wie in der vierten oder fünften Ausführungsform verwendet.
  • 51 ist ein Schaltbild, das einen Abschnitt (Entscheidungsschaltung) einer siebenten Ausführungsform des Empfängers gemäß der vorliegenden Erfindung zeigt.
  • Die Entscheidungsschaltung der siebenten Ausführungsform, wie in 51 gezeigt, umfasst eine Verriegelung 4450, P-Kanal-MOS-Transistoren 4451 und 4452, N-Kanal-MOS-Transistoren 4453 bis 4459, und einen Stromausgangs-D/A-Wandler 4460.
  • Im Gegensatz zur in 47 gezeigten Entscheidungsschaltung der dritten Ausführungsform wird in der Entscheidungsschaltung der siebenten Ausführungsform der Schwanzstrom des Transkonduktors zum Konvertieren des abgetasteten Signals in einen Strom vom Stromausgangs-D/A-Wandler 4460 mit beispielsweise 6 Bits gesteuert, um die gewichtete Summe anzupassen.
  • Da gemäß der siebenten Ausführungsform die gewichtete Summe mit einer Genauigkeit äquivalent zur Auflösung des D/A-Wandlers gesteuert werden kann, ist es leicht, die Auflösung der Steuerung zu erhöhen, und als Ergebnis kann ferner eine optimale Entzerrung erreicht werden, und so kann ein Empfänger mit hoher Empfindlichkeit erzielt werden.
  • Da gemäß der vorliegenden Erfindung, wie oben detailliert beschrieben, die Zeitspanne für den Betrieb der Entscheidungsschaltung in dem PRD-Empfänger erhöht werden kann, kann ein Empfänger konstruiert werden, der zu einer Signaltransmission mit höherer Genauigkeit und höherer Geschwindigkeit in der Lage ist.
  • Als Nächstes wird ein dritter Aufbau beschrieben, davor werden jedoch zuerst der dem dritten Aufbau entsprechende Stand der Technik und das mit dem Stand der Technik assoziierte Problem beschrieben.
  • 52 ist ein Schaltbild, das schematisch ein Beispiel eines früher vorgeschlagenen Signaltransmissionssystems zeigt. In 52 sind die Bezugszahlen 801 und 803 Sender/Empfänger-Schaltungen, und 802 ist eine Signaltransmissionsleitung (Kabel).
  • Das früher vorgeschlagene Signaltransmissionssystem, wie in 52 gezeigt, umfasst die Sender/Empfänger-Schaltungen 801 und 803 und die Signaltransmissionsleitung 802, die zwischen den Sender/Empfänger-Schaltungen angeschlossen ist. Die Sender/Empfänger-Schaltung 801 ist auf einer Platte oder in einem Gehäuse (beispielsweise einem Server) an einem Ende montiert, wohingegen die Sender/Empfänger-Schaltung 803 auf einer Platte oder in einem Gehäuse (beispielsweise einer Hauptspeicheranordnung) am anderen Ende montiert ist. Wenn dieses Signaltransmissionssystem hier für eine Signaltransmission beispielsweise zwischen auf einem LSI-Chip aufgenommenen Schaltungsblöcken angewendet wird, sind die Sender/Empfänger-Schaltungen 801 und 803 in verschiedenen Schaltungsblöcken enthalten. Die Signalleitungen (821, 822 und 824, 823) sind hier als komplementäre Signalleitungen gezeigt, aber es kann die sogenannte Eintakt-Signalleitungskonfiguration eingesetzt werden.
  • Jede Sender/Empfänger-Schaltung 801, 803 enthält einen Treiber 811, 831 und einen Empfänger 812, 832. Der Treiber 811 in der Sender/Empfänger-Schaltung 801 ist mit dem Empfänger 832 in der Sender/Empfänger-Schaltung 803 über die Signalleitungen (komplementäre Signalleitungen) 821 und 822 verbunden, wohingegen der Treiber 831 in der Sender/Empfänger-Schaltung 803 mit dem Empfänger 812 in der Sender/Empfänger-Schaltung 801 über die komplementären Signalleitungen 823 und 824 verbunden ist.
  • In den letzten Jahren hat sich die Datentransmissionsmenge zwischen LSI-Chips oder zwischen Platten oder Gehäusen rasch erhöht, und, um diese zunehmenden Datenmengen zu bewältigen, besteht eine Notwendigkeit der Erhöhung der Signaltransmissionsgeschwindigkeit pro Anschluss (Stift). Eine steigende Signaltransmissionsgeschwindigkeit ist beispielsweise notwendig, um eine Erhöhung der Packungskosten aufgrund einer erhöhten Stiftanzahl zu vermeiden. Als Ergebnis ist es dazu gekommen, dass die Geschwindigkeit der Signaltransmission zwischen LSIs, etc., in den letzten Jahren 1 Gbps überschritten hat, und in der Zukunft (drei bis acht Jahre von heute) wird erwartet, dass sie einen extrem hohen Wert von etwa 4 Gbps bis 10 Gbps erreicht.
  • Bei einer derartigen Hochgeschwindigkeits-Signaltransmission, die 1 Gbps überschreitet, beispielsweise bei einer Signaltransmission zwischen einem Server und einer Hauptspeicheranordnung, wird jedoch die Bandbreite pro Signaltransmissionsleitung durch solche Faktoren begrenzt wie Hochfrequenzkomponentenverluste aufgrund des Hauteffekts der Transmissionsleitung und Hochfrequenzkomponentenreflexionen aufgrund einer parasitären Induktanz und Kapazität, etc. Diese Einschränkungen für die Signaltransmissionsbandbreite können beispielsweise unter Verwendung von Kabeln mit großem Kern gemildert werden, wenn jedoch eine Signal (Daten)-Transmission mit großer Kapazität erzielt werden soll, beispielsweise durch die parallele Bündelung vieler Signalleitungen, ist zu beachten, dass der Kabeldurchmesser auch begrenzt wird, da es eine Grenze für den Durchmesser des Kabelbündels gibt.
  • Das heißt, wenn eine Signaltransmission mit großer Kapazität mit dem früher vorgeschlagenen Signaltransmissionssystem, wie in 52 gezeigt, erzielt werden soll, sind nicht nur viele Stifte und Signalleitungen erforderlich, sondern ist auch die maximale Länge der Signaltransmissionsleitung wegen Einschränkungen, etc., bezüglich der Dicke jeder Signalleitung begrenzt.
  • Im Stand der Technik ist eine bidirektionale Transmissionstechnologie als Signaltransmissionsverfahren bekannt, das die Anzahl von Signalleitungen reduzieren kann. Ein Beispiel eines Signaltransmissionssystems, das eine genaue Signaltransmission (Entscheidung) durch den Einsatz dieser bidirektionalen Signaltransmissionstechnologie erzielt, wird von M. Haycock et al. in "A 2.5 Gb/s Bidirectional Signaling Technology", Hot Interconnects Symposium V, S. 149–156, 21.–23. August 1997, vorgeschlagen. 53 ist ein Schaltbild, das schematisch ein weiteres Beispiel des bekannten Signaltransmissionssystems zeigt; hier ist spezifisch das von M. Haycock et al. vorgeschlagene Signaltransmissionssystem gezeigt.
  • In 53 sind die Bezugszahlen 901 und 903 Sender/Empfänger-Schaltungen, und 902 ist eine Signaltransmissionsleitung (Kabel). Das bekannte Signaltransmissionssystem, wie in 53 gezeigt, umfasst die Sender/Empfänger-Schaltungen 901 und 903 und die Signaltransmissionsleitung 902, die zwischen den Sender/Empfänger-Schaltungen angeschlossen ist.
  • Jede Sender/Empfänger-Schaltung 901, 903 enthält einen Treiber (Konstantspannungstreiber) 911, 931, einen Empfänger (Differentialverstärker) 912, 932, einen Selektor 913, 933, und eine Vielzahl von Widerstandspaaren R1/R2 zum Generieren von zwei Referenzspannungen (1/4-Vdd und 3/4-Vdd). Die Treiber 911 und 931 sind über eine Signalleitung 921 für eine bidirektionale Signaltransmission verbunden. Beiden Enden der Signalleitungen (Referenzspannungsleitungen) 922 und 923 werden widerstandsgeteile vorgeschriebene Spannungen zugeführt (beispielsweise 1/4-Vdd der Referenzspannungsleitung 922 und 3/4-Vdd der Referenzspannungsleitung 923), und die beiden Referenzspannungen (1/4-Vdd und 3/4-Vdd) werden jedem Selektor 933 zugeführt.
  • Wenn in dem in 53 gezeigten Signaltransmissionssystem der Treiber 911 in der Sender/Empfänger-Schaltung 901 an einem Ende einen Niederpegel "L" ausgibt (Vss: 0 Volt), wird die Referenzspannung von l/4-Vdd von dem Selektor 913 ausgewählt und an den Empfänger (Differentialverstärker) 912 angelegt. Der Empfänger 912 beurteilt gegenüber der Referenzspannung von 1/4-Vdd den Ausgang des Treibers 931, der über die Signalleitung 921 von der Sender/Empfänger-Schaltung 903 am anderen Ende zugeführt wird. Wenn der Ausgang des Treibers 911 an einem Ende nieder "L" ist, dann ist spezifischer, wenn der Ausgang des Treibers 931 am anderen Ende auch nieder "L" ist, logischerweise die Spannung auf der Signalleitung 921 (die Eingangsspannung für den Empfänger 912) nieder "L" (Vss: 0 Volt); wenn andererseits der Ausgang des Treibers 931 am anderen Ende hoch "H" (Vdd) ist, dann ist logischerweise die Spannung auf der Signalleitung 921 1/2-Vdd. Wenn der Ausgang des Treibers 911 nieder "L" ist, variiert auf diese Weise in dem Signaltransmissionssystem von 53 der Eingang für den Empfänger 912 inner halb des Bereichs von 0 bis 1/2-Vdd; daher wird, indem er mit der Zwischenreferenzspannung von 1/4-Vdd verglichen (differentialverstärkt) wird, der Signalpegel vom Treiber 931 am anderen Ende (Sender/Empfänger-Schaltung 903 am anderen Ende) korrekt bestimmt.
  • Wenn der Treiber 911 in der Sender/Empfänger-Schaltung 901 an einem Ende einen Hochpegel "H" (Vdd) ausgibt, wird ferner die Referenzspannung von 3/4-Vdd vom Selektor 913 ausgewählt und an den Empfänger 912 angelegt. Der Empfänger 912 beurteilt gegenüber der Referenzspannung von 3/4-Vdd den Ausgang des Treibers 931, der über die Signalleitung 921 von der Sender/Empfänger-Schaltung 903 am anderen Ende zugeführt wird. Wenn der Ausgang des Treibers 911 an einem Ende hoch "H" ist, dann ist spezifischer, wenn der Ausgang des Treibers 931 am anderen Ende nieder "L" ist, logischerweise die Spannung auf der Signalleitung 921 1/2-Vdd; wenn andererseits der Ausgang des Treibers 931 am anderen Ende auch hoch "H" (Vdd) ist, dann ist logischerweise die Spannung auf der Signalleitung 921 Vdd. Wenn der Ausgang des Treibers 911 hoch "H" ist, variiert auf diese Weise in dem Signaltransmissionssystem von 53 der Eingang für den Empfänger 912 innerhalb des Bereichs von 1/2-Vdd bis Vdd; daher wird, indem er mit der Zwischenreferenzspannung von 3/4-Vdd verglichen wird, der Signalpegel vom Treiber 931 am anderen Ende korrekt bestimmt.
  • In dem obigen bekannten bidirektionalen Signaltransmissionssystem kann jedoch beispielsweise die Entscheidung über das Ausgangssignal des Treibers 931 in der Sender/Empfänger-Schaltung 903 am anderen Ende solange nicht vom Empfänger 912 in der Sender/Empfänger-Schaltung 903 an einem Ende getroffen werden, bis die von dem Ausgangssignal des Treibers 931 verursachte Spannungsänderung am Eingang des Empfängers 912 erschienen ist, und die Differenzspannung in Bezug auf die ausgewählte Referenzspannung groß genug geworden ist, das heißt, bis der Signalpegel bestimmt wurde. Ferner darf in diesem bekannten bidirektionalen Signaltransmissionssystem das empfangene Signal in Bezug auf das gesendete Signal nicht wesentlich in der Phase verschoben werden (es muss eine Synchronisation zwischen den gesendeten und den empfangenen Signalen aufrechterhalten werden), und diese Zwangsbedingung hat eine starke Beschränkung für die maximale Länge der Signalleitung (Verdrahtungsleitung) (beispielsweise etwa 10 cm in dem Fall von 10 Gbps) eingeführt.
  • Mit Bezugnahme auf die 54 bis 70 werden nun verschiedenste Beispiele des dritten Aufbaus nachstehend detailliert beschrieben.
  • 54 ist ein Blockschaltbild, das die Grundkonfiguration der Sender/Empfänger-Schaltung gemäß dem dritten Aufbau zeigt. In 54 sind die Bezugszahlen 1 und 3 Sender/Empfänger-Schaltungen, und 2 ist eine Signaltransmissionsleitung (Kabel). Das Signaltransmissionssystem gemäß dem dritten Aufbau, wie in 54 gezeigt, umfasst die Sender/Empfänger-Schaltungen 1 und 3 und die Signaltransmissionsleitung 2, die zwischen den Sender/Empfänger-Schaltungen angeschlossen ist.
  • Jede Sender/Empfänger-Schaltung 1, 3 enthält einen Treiber 11, 31, einen Empfänger 12, 32 und eine Kompensationsspannungsgeneratorschaltung 13, 33. In 54 und den anderen Figuren, die die hier im Nachstehenden angegebenen Beispiele darstellen, ist die Signaltransmission so gezeigt, dass sie über komplementäre Signalleitungen 21 und 22 durchgeführt wird, es ist jedoch klar, dass die Signaltransmission auch unter Verwendung der sogenannten Eintaktsignalleitung erreicht werden kann.
  • In der Sender/Empfänger-Schaltung (dem Signaltransmissionssystem und dem Signaltransmissionsverfahren) gemäß dem dritten Aufbau, wie in 54 ersichtlich ist, wird eine bidirektionale Transmission eingesetzt, um die Nutzungseffizienz der Signaltransmissionsleitung zu erhöhen. Das heißt, die komplementären Signalausgänge (V+ und V–) des Treibers 11 in der Sender/Empfänger-Schaltung 1 an einem Ende sind mit den Eingängen des Empfängers 12 in der Sender/Empfänger-Schaltung 1 an demselben Ende verbunden, und sind auch über die Signalleitung 2 (21, 22) mit den komplementären Signalausgängen des Treibers 31 in der Sender/Empfänger-Schaltung 3 am anderen Ende verbunden.
  • Bei einer Punkt-zu-Punkt-Signaltransmission können üblicherweise Signale zu einer Zeit nur in einer Richtung gesendet werden, und beim Senden von Signalen in beiden Richtungen unter Verwendung einer einzelnen Transmissionsleitung (Signaltransmissionsleitung) wird die Transmission durch das Umschalten zwischen dem Treiber und dem Empfänger erreicht. Wenn eine bidirektionale Signaltransmission möglich ist, ohne zwischen dem Treiber und dem Empfänger umschalten zu müssen, kann die Signaltransmissionsrate pro Transmissionsleitung erhöht werden. Dies ist darauf zurückzuführen, dass die Signaltransmissionsleitung inhärent die Eigenschaft aufweist, gleichzeitig ein Signal in eine Richtung und ein anderes Signal in die entgegengesetzte Richtung tragen zu können. Wenn Mittel zum Trennen von Signalen, die in einer Richtung gesendet werden, und jenen, die in der entgegengesetzten Richtung gesendet werden, an beiden Enden der Transmissionsleitung vorgesehen werden, können Signale in beiden Richtungen zu einer Zeit über eine einzelne Transmissionsleitung gesendet werden, und die Transmissionsrate pro Transmissionsleitung kann dann verglichen mit der früher möglichen Transmissionsrate verdoppelt werden.
  • Wenn in dem dritten Aufbau ein Ende der Transmissionsleitung (beispielsweise die Sender/Empfänger-Schaltung 1) betrachtet wird, besteht das in den Empfänger 12 eingegebene Signal (V+, V–) aus dem Signal, das vom Treiber 31 am gegenüberliegenden Ende gesendet wird, überlagert auf der Spannung, die vom Treiber 11 an dem einen Ende verursacht wird. Angesichts dessen generiert, in der Sender/Empfänger-Schaltung (beispielsweise der Sender/Empfänger-Schaltung 1) gemäß dem dritten Aufbau, die Kompensationsspannungsgeneratorschaltung 13 eine Versetzungsspannung (Voff+, Voff–), die der von dem Treiber 11 an demselben Ende verursachten Spannung (Interferenzspannung) entspricht, und führt diese dem Empfänger 12 zu, der dann aus der empfangenen Wellenform die von dem Treiber 11 verursachte Interferenzspannung entfernt, so dass das Signal (das vom Treiber 31 am gegenüberliegenden Ende gesendet wird) korrekt empfangen (diskriminiert) werden kann, auch wenn Signale gleichzeitig in beiden Richtungen gesendet werden.
  • Da in der Sender/Empfänger-Schaltung 1 an einem Ende beispielsweise das Signal (Vin) bekannt ist, das der Treiber 11 an demselben Ende sendet, generiert spezifischer die Kompensationsspannungsgeneratorschaltung 13 (in der Konfiguration grundsätzlich gleich wie der Treiber) die Interferenzspannung (Versetzungsspannung Voff+, Voff–), die mit dem Ausgang des Treibers 11 assoziiert ist; durch die Entfernung dieser Interferenzspannung (Voff+, Voff–) aus der empfangenen Wellenform (V+, V–) kann der Empfänger 12 eine korrekte Entscheidung über den Ausgang des Treibers 31 in der Sender/Empfänger-Schaltung 3 am gegenüberliegenden Ende treffen. Die Signalentscheidung am Empfänger 32 in der Sender/Empfänger-Schaltung 3 am gegenüberliegenden Ende wird auch auf ähnliche Weise vorgenommen.
  • Ferner können in dem dritten Aufbau, im Gegensatz zur in 53 gezeigten bekannten bidirektionalen Signaltransmission, korrekte Signalentscheidungen getroffen werden, wenn eine willkürliche Phasenverschiebung zwischen den empfangenen und den gesendeten Signalen existiert. Dies ist darauf zurückzuführen, dass ein Signalempfang mit einer beliebigen Zeiteinstellung unter Verwendung einer Schaltung vorgenommen werden kann, die die korrekte Kompensationsversetzungsspannung zur Signalentscheidungszeiteinstellung generiert, wie nachstehend beschrieben wird.
  • Auf diese Weise wird gemäß dem dritten Aufbau zugelassen, dass die Phasenbeziehung zwischen den gesendeten und den empfangenen Signalen einen willkürlichen Wert annimmt, und es wird auch zugelassen, dass der Phasenwert mit der Zeit variiert; dies bietet die Vorteile, dass es keine Beschränkungen hinsichtlich der Länge der Signaltransmissionsleitung gibt, und dass keine Notwendigkeit besteht, das empfangene Signal mit dem gesendeten Signal präzise zu synchronisieren.
  • 55 ist ein Schaltbild, das einen Treiber in einer Sender/Empfänger-Schaltung als erstes Beispiel gemäß dem dritten Aufbau zeigt; der hier gezeigte Treiber entspricht dem Treiber 11 (31) in der in 54 gezeigten Sender/Empfänger-Schaltung 1 (3). In 55 sind auch die in den Treiber 11 eingegebenen Signale als komplementäre Signale (Vin+, Vin–) gezeigt. In 55 sind die Bezugszahlen 111 und 112 Inverter, 113 und 115 sind P-Kanal-MOS-Transistoren (PMOS-Transistoren), und 114 und 116 sind N-Kanal-MOS-Transistoren (NMOS-Transistoren).
  • In dem Treiber des ersten Beispiels ist die Ausgangsstufe als Gegentakt-Inverterstufe konfiguriert. Das heißt, das Eingangssignal Vin+ in positiver Logik wird über den Inverter 111 dem Gegentakt-Inverter zugeführt (der aus dem PMOS-Transistor 113 und dem NMOS-Transistor 114 besteht), und auf der Signaltransmissionsleitung 21 ausgesendet, wohingegen das Eingangssignal Vin– in negativer Logik über den Inverter 112 dem Gegentakt-Inverter zugeführt wird (der aus dem PMOS-Transistor 115 und dem NMOS-Transistor 116 besteht), und auf der Signaltransmissionsleitung 22 ausgesendet.
  • Die Signalleitung 21, die das Ausgangssignal in positiver Logik vom Treiber 11 in der Sender/Empfänger-Schaltung (1) an einem Ende trägt, ist mit dem positiven Logikausgang des Treibers 31 in der Sender/Empfänger-Schaltung (3) am anderen Ende verbunden, und ähnlich ist die Signalleitung 22, die das Ausgangssignal in negativer Logik vom Treiber 11 trägt, mit dem negativen Logikausgang des Treibers 31 verbunden. Ferner sind in der Sender/Empfänger-Schaltung (1) an einem Ende die Ausgänge (Signalleitungen 21 und 22) des Treibers 11 mit den Ausgängen des Empfängers (12) verbunden, wohingegen in der Sender/Empfänger-Schaltung (3) am anderen Ende die Ausgänge (Signalleitungen 21 und 22) des Treibers 31 mit den Eingängen des Empfängers (32) verbunden sind. Spezifisch sendet der Treiber 11 NRZ (Non-Return-to-Zero- oder Keine-Rückkehr-zum-Nullpegel)-Signale auf den Signalleitungen mit einer Datentransmissionsrate von beispielsweise 1,25 Gbps.
  • 56 ist ein Schaltbild, das einen Empfänger in einer Sender/Empfänger-Schaltung als zweites Beispiel gemäß dem dritten Aufbau zeigt; der hier gezeigte Empfänger entspricht dem Empfänger 12 (32) in der in 54 gezeigten Sender/Empfänger-Schaltung 1 (3). In 56 sind die Bezugszahlen 121 und 122 PMOS-Transistoren, 123 bis 128 NMOS-Transistoren, und 120 und 129 sind NICHT-UND-Gates. Ferner zeigt das Bezugszeichen Vcn die Vorspannung an, die an die Gates der NMOS-Transistoren 124 und 127 angelegt wird.
  • Der Empfänger 12, wie in 56 gezeigt, ist aus zwei Differentialverstärkerschaltungen konstruiert, und erhält als Eingang die Versetzungsspannung (Voff+, Voff–) von der Kompensationsspannungsgeneratorschaltung (13) zusätzlich zum normalen Eingangssignal (Vin+, Vin–). Das heißt, in dem Empfänger 12 wird die Versetzungsspannung Voff+, Voff– von dem normalen Eingangssignal Vin+, Vin– subtrahiert, und die Entscheidung darüber, ob das Signal ein Hochpegel "H"-Signal (eine 1) oder ein Niederpegel "L"-Signal (eine 0) ist, wird unter Verwendung der regenerativen Verriegelung getroffen, die aus einem Paar kreuzgekoppelter NICHT-UND-Gates 120 und 129 konstruiert ist.
  • Der Empfänger 12 hebt so die Interferenzspannung (Versetzungsspannung), die mit dem Ausgangssignal des Treibers 11 assoziiert ist, in dem Empfängereingang auf, und empfängt (diskriminiert) korrekt das Ausgangssignal des Treibers (31), das über die Signalleitungen 21 und 22 von der Sender/Empfänger-Schaltung (3) am anderen Ende zugeführt wird. Die Schaltungskonfiguration der Kompensationsspannungsgeneratorschaltung (13) ist hier beispielsweise gleich wie jene des Treibers 11. Die gleiche Schaltung wie die Sender/Empfänger-Schaltung (1), die den Treiber 11, den Empfänger 12 und die Kompensationsspannungsgeneratorschaltung 13 umfasst, ist am gegenüberliegenden Ende der Signalleitungen 21 und 22 vorgesehen.
  • Das obige Beispiel wurde beschrieben, indem als Beispiel der Fall herangezogen wurde, in dem die gesamte Signaltransmission unter Verwendung von Differentialsignalen (komplementären Signalen) vorgenommen wird, das vorliegende kann jedoch auch, wie vorstehend angegeben, bei der sogenannten Eintaktsignaltransmission verwendet werden.
  • Nur die Spannung, die rein auf dem Treiber (11) basiert, und die Effekte des vom Treiber (31) am gegenüberliegenden Ende eingegebenen Signals nicht enthält, erscheint am Ausgang (Versetzungsspannung Voff+, Voff–) der Kompensationsspannungsgeneratorschaltung (13: ein Replica-Treiber mit derselben Konfiguration wie der Treiber), wie oben beschrieben; daher wird durch das Subtrahieren der Versetzungsspannung (Voff+, Voff–) vom Eingangssignal (Vin+, Vin–) ein Signalempfang in einer bidirektionalen Transmission möglich.
  • Wenn der Treiber beispielsweise aus einer Vielzahl von Treibereinheiten (beispielsweise 4, 8 oder 16 Treibereinheiten) konstruiert ist, wie in dem im Nachstehenden mit Bezugnahme auf 59 beschriebenen fünften Beispiel), kann der Replica-Treiber unter Verwendung derselben Konfiguration wie jener einer der den Treiber bildenden Treibereinheiten konstruiert werden.
  • 57 ist ein Schaltbild, das einen Treiber 11 (31) in einer Sender/Empfänger-Schaltung als drittes Beispiel gemäß dem dritten Aufbau zeigt. Der Treiber des in 57 gezeigten dritten Beispiels unterscheidet sich von dem vorher in 55 gezeigten Treiber dadurch, dass ein PMOS-Transistor 117 und ein NMOS-Transistor 118 zwischen den Endstufen-Invertern (113, 114 und 115, 116) bzw. den Zufuhrleitungen für hohe und niedere Spannungen (Vdd und Vss) zum Treiben mit Konstantstrom vorgesehen sind, und dass Widerstände (Abschlusswiderstände: Einrichtungen zum Vorsehen einer Impedanz) 23 und 24, die auf eine Zwischenspannung (1/2-Vdd) gezogen sind, an den Treiberausgängen (Signalleitungen) 21 und 22 vorgesehen sind. Hier zeigen die Bezugszeichen Vcp und Vcn die Vorspannungen an, die an die Gates des PMOS-Transistors 117 bzw. des NMOS-Transistors 118 angelegt werden.
  • Der Treiber des dritten Beispiels ist so konstruiert, dass die Ausgangsimpedanz des Treibers unabhängig vom Ausgangszustand konstant bleibt (egal ob der Ausgang ein Hochpegel "H" oder ein Niederpegel "L" ist, oder egal ob er in einer Übergangsperiode von nieder zu hoch oder in einer Übergangsperiode von hoch zu nieder ist); spezifischer ist die Endstufe aus einem Konstantstromtreiber (Konstantstrominverter) konstruiert, und seine Ausgänge sind mit parallelen Abschlusswiderständen 23 und 24 abgeschlossen, um die Ausgangsimpedanz konstant zu halten. Hier werden die Widerstandswerte der Widerstände 23 und 24 gewählt, um mit den charakteristischen Impedanzen der Signalleitungen 21 und 22 übereinzustimmen.
  • Da der Treiber (11) an einem Ende als Abschlusswiderstand für das vom Treiber (31) am anderen Ende (gegenüberliegenden Ende) gesendete Signal wirkt, können auf diese Weise gemäß dem dritten Beispiel Wellenformstörungen aufgrund von Signalreflexionen unterdrückt werden, und so kann eine Hochgeschwindigkeits-Signaltransmission erzielt werden.
  • 58 ist ein Schaltbild, das einen Treiber 11 (31) in einer Sender/Empfänger-Schaltung als viertes Beispiel gemäß dem dritten Aufbau zeigt. Der in 58 gezeigte Treiber des vierten Beispiels unterscheidet sich von dem oben beschriebenen Treiber von 57 dadurch, dass Kondensatoren 1111 und 1112 und Kondensatoren 1121 und 1122 an den Eingängen der jeweiligen Endstufeninverter vorgesehen sind, um die Schärfe des aus dem Treiber auszugebenden Signals zu moderieren, und dadurch die Anstiegzeit (Übergangszeit) mit der Bitzeit T im Wesentlichen gleich zu machen. Hier sind die Kondensatoren 1111 und 1121 MOS-Kondensatoren, die jeweils aus einem PMOS-Transistor und einem NMOS-Transistor bestehen, und die Kondensatoren 1112 und 1122 sind MOS-Kondensatoren, die jeweils aus zwei NMOS-Transistoren bestehen. Die Übergangszeit des aus dem Treiber ausgegebenen Sendesignals kann statt dessen auf etwa 50% der Bitzeit T eingestellt werden.
  • Auf diese Weise wird in dem Treiber des vierten Beispiels die Anstiegzeit des Treiberausgangs verlängert, indem die Kondensatoren 1111 und 1112 zwischen dem Eingang des Endstufeninverters (113, 114), der die positive Logik ausgibt, bzw. den Zufuhrleitungen für hohe und niedere Spannungen (Vdd und Vss), und die Kondensatoren 1121 und 1122 zwischen dem Eingang des Endstufeninverters (115, 116), der die negative Logik ausgibt, bzw. den Zufuhrleitungen für hohe und niedere Spannungen (Vdd und Vss) vorgesehen sind.
  • Der Grund dafür ist, dass, wenn das Ausgangssignal des Treibers scharf ansteigt (die Anstiegzeit des Treiberausgangs ist kurz), die Entscheidungsperiode des empfangenen Signals in die Anstieg-(oder Abfall-)Periode überlappt, wobei ein wesentlicher Fehler eingebracht wird, wenn die vom Treiber verursachte Spannung in dem Kompensationsprozess entfernt wird. Das heißt, wenn es einen Zeitversatz zwischen der von der Kompensationsspannungsgeneratorschaltung (13) generierten Kompensationsspannung und der tatsächlichen Treiberspannung gibt, tritt ein Fehler (eine Fehlerspannung aufgrund einer Verschiebung in der Zeit) äquivalent zu [Zeitversatz] × [Spannungsänderungsrate] auf, und die Fehlerspannung erhöht sich während der Periode (der Anstieg- oder Abfallperiode), über welche die Änderungsrate des Treiberausgangs groß ist. Da die Anstiegzeit im Gegensatz dazu gemäß dem vierten Beispiel erhöht wird, sinkt die Änderungsrate der vom Treiber verursachten Spannungen, wodurch entsprechend die Fehlerspannung aufgrund des Zeitversatzes reduziert wird, und so ermöglicht wird, dass vom Empfänger (12) korrekte Signalentscheidungen getroffen werden.
  • 59 ist ein Schaltbild, das einen Treiber 11 (31) in einer Sender/Empfänger-Schaltung als fünftes Beispiel gemäß dem dritten Aufbau zeigt. In 59 ist die Bezugszahl 101 ein erstes Treibereinheiten-Array, und 102 ist ein zweites Treibereinheiten-Array. Wenn Kondensatoren verwendet werden, um die Schärfe des Treiberausgangs zu moderieren, wie in dem vorhergehenden vierten Beispiel, kann die Schaltungskonfiguration vereinfacht werden, es ist jedoch schwierig, Kapazitätswerte korrekt einzustellen. Angesichts dessen wird in dem fünften Beispiel der Treiberausgang geeignet moderiert (die Übergangscharakteristik wird angepasst), wobei die Treibereinheiten-Arrays verwendet werden.
  • Das heißt, wie in 59 gezeigt, der Treiber des fünften Beispiels umfasst das erste Treibereinheiten-Array 101, das aus einer Vielzahl von Konstantstrom-Treibereinheiten 1011 bis 101n besteht, die parallel geschaltet sind, und das zweite Treibereinheiten-Array 102, das aus einer Vielzahl von Konstantstrom-Treibereinheiten besteht, die parallel geschaltet sind; in dieser Konfiguration wird die Anzahl von Treibereinheiten, die in jedem Treibereinheiten-Array zu betreiben sind, mit dem Verstreichen der Zeit angepasst, um so die Anstiegzeit (oder Abfallzeit, d.h. Übergangszeit) im Wesentlichen gleich wie die Bitzeit T zu machen. Das zweite Treibereinheiten-Array 102 ist in der Konfiguration gleich wie das erste Treibereinheiten-Array 101, und die jeweiligen Ausgänge jedes von dem ersten und dem zweiten Treibereinheiten-Array sind mit den jeweiligen Signalleitungen 21 und 22 verbunden.
  • Dem ersten Treibereinheiten-Array 101 werden beispielsweise die (n – 1)-ten Daten D(n – 1) zugeführt, wohingegen dem zweiten Treibereinheiten-Array 102 beispielsweise die n-ten Daten D(n) zugeführt werden. Spezifischer ist der Treiber 11 aus den beiden Treibereinheiten-Arrays 101 und 102 konstruiert, und Daten, beispielsweise ein Bit davor, werden in das erste Treibereinheiten-Array 101 eingegeben, und die aktuellen Bitdaten werden dem zweiten Treibereinheiten-Array 102 zugeführt. In diesem Fall werden die nächsten Bitdaten dem ersten Treibereinheiten-Array 101 zugeführt.
  • 60 ist eine Darstellung zur Erläuterung des Be triebs des in 59 gezeigten Treibers. In der grafischen Darstellung von 60 sind die Anzahl von Ströme ausgebenden Treibereinheiten entlang der Ordinate und die Zeit entlang der Abszisse aufgetragen. 60 nimmt den Fall an, in dem die Treibereinheiten-Arrays 101 und 102 jeweils aus vier Konstantstromtreibern bestehen, es ist jedoch klar, dass die Anzahl von Treibereinheiten, die jedes Array bilden, nach Wunsch variiert werden kann.
  • Die Anzahl aktiver Treibereinheiten in dem ersten Treibereinheiten-Array 101 sinkt inkrementierend von Vier auf Null mit dem Verstreichen der Zeit, wohingegen die Anzahl aktiver Treibereinheiten in dem zweiten Treibereinheiten-Array 102 inkrementierend von Null auf Vier mit dem Verstreichen der Zeit zunimmt, wie in 60 gezeigt; hier wird die Steuerung so vorgenommen, dass zwischen dem ersten und dem zweiten Treibereinheiten-Array die Gesamtanzahl von Ströme ausgebenden Treibereinheiten zu einem beliebigen Zeitpunkt Vier ist. So wird der abfallende Abschnitt der Wellenform der Daten D(n – 1) durch das erste Treibereinheiten-Array 101 weniger steil gemacht, und der Anstiegabschnitt der Wellenform der Daten D(n) wird durch das zweite Treibereinheiten-Array 102 weniger steil gemacht.
  • 61 ist ein Blockschaltbild, das ein Beispiel eines Vortreibers zur Verwendung mit dem in 59 gezeigten Treiber zeigt, und 62 ist ein Schaltbild, das ein Beispiel eines Multiplexers in dem in 61 gezeigten Vortreiber zeigt. Die 61 und 62 zeigen ein Beispiel eines Vortreibers zur Verarbeitung paralleler Daten mit vier Bits (N = 4); von den Vier Bit-Differentialdaten (komplementären Signalen) D0, /D0; D1, /D1; D2, /D2; und D3, /D3 ist hier der Schaltungsaufbau gezeigt, der für die Verarbeitung der positiven Logiksignale D0, D1, D2 und D3 verantwortlich ist.
  • Der Vortreiber 400, wie in 61 gezeigt, umfasst eine Vielzahl von Verriegelungsschaltungen (411 bis 416) beispielsweise zum Verriegeln von parallelen Vier Bit-Daten D0, D1, D2 und D3, und Multiplexer (401 bis 404), jeweils zum Einfangen der Ausgänge der jeweiligen Verriegelungsschaltungen mit vorgeschriebenen Takten und zum Ausgeben der eingefangenen Daten. Spezifischer werden Daten D0 bis D3 den Verriegelungsschaltungen 411 bis 414 zugeführt, die die Daten beispielsweise durch die Anstiegkante eines Takts CK44 verriegeln, und die Ausgänge der Verriegelungsschaltungen 413 und 414 werden in den Verriegelungsschaltungen 415 bzw. 416 durch die Anstiegkante eines Takts CK24 verriegelt; dann werden die Ausgänge der Verriegelungsschaltungen 411, 412, 415 und 416 dem Multiplexer 401 zugeführt.
  • Der Multiplexer 401 umfasst eine Vielzahl von Transfergates 411 bis 418, deren Schaltbetriebe von vorgeschriebenen Takten gesteuert werden, und beispielsweise wird der Ausgang (D0) der Verriegelungsschaltung 411 einem Inverter (Konstantstrom-Treibinverter) 419 über das Transfergate 411, das von einem Takt CK11 (f1) gesteuert wird, und das Transfergate 415 zugeführt, das von einem Takt /CK21 (/f2) gesteuert wird. Ähnlich wird der Ausgang (D1) der Verriegelungsschaltung 412 dem Inverter 419 über das Transfergate 412, das von einem Takt CK21 (f2) gesteuert wird, und das Transfergate 416 zugeführt, das von einem Takt /CK31 (/f3) gesteuert wird.
  • In jedem der Multiplexer 401 und 404 werden die verschiedenen Transfergates 411 bis 418 von verschiedenen Takten gesteuert. Ferner werden in 62 die Ausgänge einer Vortreibersektion 410, welche die negativen Logikdaten /D0 bis /D3 verarbeitet, und welche dieselbe Konfiguration hat wie jene zur Verarbeitung der positiven Logikdaten D0 bis D3, einem Inverter 419' zugeführt, und komplementäre (Diffe rential-) Signale DD1 und /DD1 werden aus den Invertern 419 bzw. 419' ausgegeben. Die Ausgangssignale der Multiplexer 401 bis 404, DD0, /DD0; DD1, /DD1; DD2, /DD2; und DD3, /DD3 werden in die Ausgänge DD und /DD (D(n – 1)) kombiniert, die jeder Treibereinheit (1011 bis 101n) zugeführt werden.
  • Die 63A und 63B sind Darstellungen zur Erläuterung mehrphasiger Takte, die an den in 61 gezeigten Vortreiber angelegt werden. 63A ist ein Blockbild einer Mehrphasen-Taktgeberschaltung zum Zuführen mehrphasiger Takte (4n-phasiger Takte: CK11 bis CK14; CK21 bis CK24; CK31 bis CK34; und CK41 bis CK44) zum Vortreiber 400, und 63B ist eine Darstellung, die Zeiteinstellungswellenformen der mehrphasigen Takte (4n-phasigen Takte) zeigt.
  • Auf diese Weise wird in dem fünften Beispiel die Vielzahl von Treibereinheiten 1011, 1012, ..., 101n in jedem Treibereinheiten-Array (101) von einem Vortreiber getrieben, der beispielsweise von mehrphasigen Takten CK1, /CK1, CK2, /CK2, ... CKn, /CKn gesteuert wird, und der Strom in der Treiberstufe wird sequentiell umgeschaltet. Hier wird der Vortreiber 400 (jede der Treibereinheiten 1011 bis 101n) durch 4n-phasige Takte CK11 bis CK14; CK21 bis CK24; CK31 bis CK34; und CK41 bis CK44 gesteuert, deren Taktzyklus beispielsweise auf das Zweifache der Bitzeit T eingestellt ist, und der Strom in der Treiberstufe wird sequentiell umgeschaltet.
  • 64 ist ein Schaltbild, das einen Treiber 11 (31) in einer Sender/Empfänger-Schaltung als sechstes Beispiel gemäß dem dritten Aufbau zeigt. In 64 sind die Bezugszahlen 1031 bis 103n Konstantstrom-Treibereinheiten, und 1032 bis 103n sind Verzögerungsstufen. Hier ist zu beachten, dass in der 64 Daten D(n) als sogenanntes Eintaktsignal gezeigt sind, nicht als komplementäres Signal.
  • In dem sechsten Beispiel, wie in 64 gezeigt, wird die Anstieg-(oder Abfall-)Zeit des Treiberausgangs erhöht, indem sequentiell die Daten D(n) durch die Verzögerungsstufen 1032, ..., 103n verzögert werden, die durch Ketten von direkt verbundenen und in Serie geschalteten Invertern implementiert werden, und indem die so verzögerten Daten der Vielzahl von Konstantstrom-Treibereinheiten 1031, 1032, ..., 103n zugeführt werden.
  • Gemäß dem fünften und sechsten Beispiel kann, verglichen mit dem vierten Beispiel, das die Anstieg-(Abfall-)Zeit unter Verwendung von Kondensatoren definiert, die Anstieg-(Abfall-)Zeit mit einer höheren Genauigkeit gesteuert werden, und, da keine große Kapazität notwendig ist, kann die von der Schaltung eingenommene Fläche reduziert werden.
  • 65 ist ein Schaltbild, das eine Kompensationsspannungsgeneratorschaltung 13 (33) in einer Sender/Empfänger-Schaltung als siebentes Beispiel gemäß dem dritten Aufbau zeigt.
  • Die Kompensationsspannungsgeneratorschaltung 13, wie in 65 gezeigt, ist grundsätzlich als Replica-Treiber ähnlich dem in 57 gezeigten Konstantstromtreiber 11 konfiguriert. Die Kompensationsspannungsgeneratorschaltung 13 des siebenten Beispiels ist konstruiert, um nicht nur die Signale (Kompensationsspannung) Voff+ und Voff– auszugeben, die jenen des Treibers (Haupttreibers) 11 entsprechen, sondern auch um fähig zu sein, die Ausgangssignale mittels eines PMOS-Transistors 139 und eines NMOS-Transistors 140 unter Verwendung von Steuersignalen Vcont und /Vcont zu erhöhen oder zu senken. Ferner sind in dem siebenten Beispiel Kondensatorschaltsektionen 141 und 142, die jeweils aus einer Vielzahl von Kondensatoren und Schaltern bestehen, an den jeweiligen Ausgängen der Kompensationsspannungsgenera torschaltung vorgesehen, so dass die Anstiegzeit des Ausgangs (Kompensationsspannung Voff+ und Voff–) angepasst werden kann, indem die Kondensatoren umgeschaltet werden. Hier können Vorkehrungen getroffen werden, um das Kondensatorschalten in den Kondensatorschaltsektionen 141 und 142 beispielsweise während der Einschalt-Initialisierung automatisch vorzunehmen.
  • Der Replica-Treiber (Kompensationsspannungsgeneratorschaltung) 13 kann unter Verwendung kleinerer Transistoren als der in dem Haupttreiber 11 verwendeten konstruiert werden, beispielsweise um den Energieverbrauch zu reduzieren, aber in diesem Fall wird jedoch, wegen der Differenzen in der Treiberstärke, der Ausgangslastkapazität, etc., ein Fehler (Verschiebung) in der Kompensationsspannung (Versetzungsspannung Voff+ und Voff–) verursacht, die generiert wird, um die mit dem Ausgang des Treibers 11 assoziierte Interferenzspannung zu kompensieren. Um dies zu bewältigen, passt die Kompensationsspannungsgeneratorschaltung des siebenten Beispiels die Anstiegzeit der Kompensationsspannung unter Verwendung der Kondensatorschaltsektionen 141 und 142 an, wodurch die Genauigkeit der Kompensationsspannung verstärkt und die Signalempfangsempfindlichkeit des Empfängers 12 (32) erhöht wird.
  • 66 ist ein Blockschaltbild, das schematisch eine Kompensationsspannungsgeneratorschaltung 33 (13) in einer Sender/Empfänger-Schaltung als achtes Beispiel gemäß dem dritten Aufbau zeigt. In 66 ist die Bezugszahl 330 eine Phasendaten-Referenzsektion, 3311 bis 3314 sind D/A-Wandler (Kompensationsspannungsgeneratoren), und 3321 bis 3324 sind Schalter. Der Zweckmäßigkeit halber ist die Kompensationsspannungsgeneratorschaltung 33 am anderen Ende in 66 (und in 67 und 68) dargestellt, aber es ist erkennbar, dass die Kompensationsspannungsgeneratorschaltung 13 an dem einen Ende gleich ist wie die hier gezeigte.
  • Die Kompensationsspannungsgeneratorschaltung des achten Beispiels, wie in 66 gezeigt, enthält beispielsweise vier Kompensationsspannungsgeneratoren (D/A-Wandler) 3311 bis 3314. Wenn die Ausgangssequenz mit zwei Bits [0, 0] ist (das heißt wenn die aktuellen Ausgangsdaten des Treibers 11 auf einem Niederpegel "L" sind, und die unmittelbar vorhergehenden Ausgangsdaten auch auf einem Niederpegel "L" sind), wird der erste Kompensationsspannungsgenerator 3311 von dem Schalter 3321 ausgewählt; wenn die Ausgangssequenz mit zwei Bits [0, 1] ist (das heißt wenn die aktuellen Ausgangsdaten des Treibers 11 auf einem Niederpegel "L" sind, und die unmittelbar vorhergehenden Ausgangsdaten auf einem Hochpegel "H" sind), wird der zweite Kompensationsspannungsgenerator 3312 von dem Schalter 3322 ausgewählt; wenn die Ausgangssequenz mit zwei Bits [1, 0] ist (das heißt wenn die aktuellen Ausgangsdaten des Treibers 11 auf einem Hochpegel "H" sind, und die unmittelbar vorhergehenden Ausgangsdaten auf einem Niederpegel "L" sind), wird der dritte Kompensationsspannungsgenerator 3313 von dem Schalter 3323 ausgewählt; und wenn die Ausgangssequenz mit zwei Bits [1, 1] ist (das heißt wenn die aktuellen Ausgangsdaten des Treibers 11 auf einem Hochpegel "H" sind, und die unmittelbar vorhergehenden Ausgangsdaten auch auf einem Hochpegel "H" sind), wird der vierte Kompensationsspannungsgenerator 3314 von dem Schalter 3324 ausgewählt.
  • Die Phasendaten-Referenzsektion 330, die beispielsweise aus einem RAM (Direktzugriffsspeicher) konstruiert ist, empfängt einen Empfängerphasencode (beispielsweise ein 6 Bit-Signal), der die Signalentscheidungszeiteinstellung (die Phase des Empfangstakts) des Empfängers 32 anzeigt, und führt dem Empfängerphasencode entsprechende Daten den Kompensationsspannungsgeneratoren (D/A-Wandlern) 3311 bis 3314 zum Treiben zu. Der Grund dafür, dass ein RAM für die Phasendaten-Referenzsektion 330 verwendet wird, ist, dass jedem Empfängerphasencode entsprechende Daten beispielsweise bei der Einschalt-Initialisierung zur Verwendung im Betrieb geschrieben werden.
  • Allgemein ist die Differenz zwischen dem Sendetakt und dem Empfangstakt nicht größer als die Frequenzabweichung des Kristalloszillators, und die Phasendifferenz zwischen den beiden Takten variiert langsam von Zyklus zu Zyklus. Dies bedeutet, dass die vier Kompensationsspannungsgeneratoren 3311 bis 3314 nur mit einer niedrigen Frequenz operieren müssen. Dann wird, in Abhängigkeit von dem Wert der 2 Bit-Sendedaten ([0, 0], [0, 1], [1, 0] oder [1, 1]), die den aktuellen Daten folgen, der entsprechende eine der vier Kompensationsspannungsgeneratoren 3311 bis 3314 ausgewählt, und so wird die notwendige Kompensationsspannung (Versetzungsspannung) Voff+, Voff– erhalten. Die Kompensationsspannung wird dem Empfänger 32 zugeführt und verwendet, um die mit dem Ausgang des Treibers 11 assoziierte Interferenzspannung zu eliminieren; als Ergebnis kann der Empfänger 32 das vom Treiber 11 am gegenüberliegende Ende gesendete Signal korrekt diskriminieren. Hier wird die Anzahl von Bits in der Treiberausgangssequenz auf 2 auf der Basis der Voraussetzung eingestellt, dass es ausreichend ist, den Ausgangspegel des aktuellen Bits in Bezug auf den Ausgangspegel des unmittelbar vorhergehenden Bits zu berücksichtigen, aber die Anzahl von Bits in der Treiberausgangssequenz kann beispielsweise auf 3 oder mehr erhöht werden, obwohl in diesem Fall die Anzahl von Kompensationsspannungsgeneratoren, etc., erhöht werden muss.
  • Auf diese Weise kann gemäß dem achten Beispiel die Kompensationsspannung mit einer höheren Genauigkeit ohne die Notwendigkeit eines mit hoher Geschwindigkeit operierenden Replica-Treibers generiert werden.
  • 67 ist ein Blockschaltbild, das eine Kompensationsspannungsgeneratorschaltung in einer Sender/Empfänger-Schaltung als neuntes Beispiel gemäß dem dritten Aufbau zeigt, wobei die Verarbeitung veranschaulicht ist, die der Schreiboperation in die Phasendaten-Referenzsektion (RAM) 330 während der Initialisierung im vorhergehenden achten Beispiel entspricht.
  • In dem in 67 gezeigten neunten Beispiel wird, vor dem tatsächlichen Signalempfang, beispielsweise während der Einschalt-Initialisierung, der Ausgang des Treibers 11 an einem Ende auf den Nullpegel eingestellt (der Ausgangsstrom ist Null), und ein Testmuster wird vom Treiber 31 am anderen Ende gesendet. Dann wird die Kompensationsspannung (Versetzungsspannung) in Bezug auf die Phase eines bestimmten Empfangstakts erhöht oder gesenkt, um die Kompensationsspannung für die Grenze zu bestimmen, über welche die Entscheidung in dem Empfänger 32 von einer 0 zu einer 1 oder von einer 1 zu einer 0 wechselt, und der resultierende Wert wird in den RAM in der Kompensationsspannungsgeneratorschaltung 33 geschrieben. Diese Initialisierung wird für jede Sender/Empfänger-Schaltung, mit dem auf der Platte montierten Chip, vorgenommen, und so wird das Schreiben der für jede Sender/Empfänger-Schaltung notwendigen Kompensationsspannung erreicht.
  • Hier ist die zeitliche Auflösung beispielsweise eine Bitzeit geteilt durch 64, und die Kompensationsspannungsauflösung wird beispielsweise durch 6 Bit-Daten definiert. Dann werden diese Daten für jeweils zwei aufeinanderfolgende Bits erhalten, das heißt für jede der 2 Bit-Ausgangssequenzen [0, 0], [0, 1], [1, 0] und [1, 1], und sie werden in den RAM (130) geschrieben. Die zeitliche und Kompensationsspannungsauflösung können nach Bedarf variiert werden, und ferner kann die Anzahl von Bits in der Treiberausgangssequenz an stelle von 2 auf 3 oder mehr eingestellt werden.
  • Auf diese Weise kann gemäß dem neunten Beispiel eine genaue Versetzungskompensation (Generierung der Kompensationsspannungen), die alle Faktoren einschließt, wie Schwankungen der Treiberstärke des Treibers, Lastwerte, etc., erreicht werden, und ein Signalempfang mit höherer Empfindlichkeit wird möglich.
  • 68 ist ein Blockschaltbild, das schematisch eine Sender/Empfänger-Schaltung 3 als 10. Beispiel gemäß dem dritten Aufbau zeigt.
  • In dem 10. Beispiel sind die Ausgänge der Kompensationsspannungsgeneratoren (D/A-Wandler) 3311 bis 3314 in dem in 66 gezeigten achten Beispiel jeweils direkt mit vier Treibern 321 bis 324 gekoppelt, ohne die Intervention der Schalter 3321 bis 3324, etc., und der Ausgang eines der Treiber 321 bis 324 wird gemäß der 2 Bit-Ausgangssequenz (Datensequenz) ausgewählt. Das heißt, der Ausgang des Kompensationsspannungsgenerators 3311 für die Datensequenz [0, 0] wird direkt in den Treiber 321 geführt; ähnlich werden die Ausgänge der Kompensationsspannungsgeneratoren 3312, 3313 und 3314 für die Datensequenzen [0, 1], [1, 0] bzw. [1, 1] in die Treiber 322, 323 und 324 für die Datensequenzen [0, 1], [1, 0] bzw. [1, 1] geführt, und der Ausgang des Treibers, der der tatsächlich vom Treiber 31 ausgegebenen Datensequenz entspricht, wird von einem Selektor 320 zur Ausgabe ausgewählt. Hier empfangen die vier Treiber 321 bis 324 die Kompensationsspannungen von den entsprechenden Kompensationsspannungsgeneratoren 3311 bis 3314, und nehmen gleichzeitig Entscheidungsoperationen an dem vom Treiber 11 am anderen Ende empfangenen Signal vor. Die Anzahl von Bits in der Datensequenz (Treiberausgangssequenz) kann anstelle von 2 auf 3 oder mehr eingestellt werden, um die Verarbeitungsgenauigkeit zu erhöhen, obwohl in diesem Fall die An zahl von Kompensationsspannungsgeneratoren und Treibern erhöht werden muss.
  • Da sich die jedem Treiber zugeführte Kompensationsspannung (Versetzungsspannung) mit einer niederen Frequenz ändert, können auf diese Weise gemäß dem 10. Beispiel kaum Fehler aufgrund einer parasitären Kapazität, etc., auftreten, und es kann ein Signalempfang (Signalentscheidung) mit höherer Genauigkeit erzielt werden.
  • 69 ist ein Schaltbild, das einen Empfänger in einer Sender/Empfänger-Schaltung als 11. Beispiel gemäß dem dritten Aufbau zeigt.
  • Das 11. Beispiel, wie in 69 gezeigt, verwendet eine PRD (Partial Response-Detektion) für den Empfänger, und Signalentscheidungen werden getroffen, indem die Intersymbolinterferenz unter Verwendung eines Kondensatornetzes und einer Entscheidungsschaltung (Verriegelung 1200) geschätzt wird. Hier kann der in 56 gezeigte Treiber für die Entscheidungsschaltung 1200 verwendet werden. Das Verriegelungssignal LAT ist ein Signal zum Steuern des Betriebs des Treibers von 56; PMOS-Transistoren können beispielsweise zwischen der Zufuhrleitung (Vdd) für hohe Spannungen und den Transistoren 121 bzw. 122 eingeführt werden, und das Verriegelungssignal LAT kann an die Gates der PMOS-Transistoren angelegt werden.
  • Das Kondensatornetz umfasst Schalter 1201 bis 1206, 1211 bis 1213, und 1221 bis 1223, und Kondensatoren 1207, 1208, 1214 bis 1216 und 1224 bis 1226. Verglichen mit der herkömmlichen PRD-Schaltung enthält dieses Kondensatornetz zusätzlich eine Parameteranpassungsschaltung, die aus den Schaltern 1211 bis 1213 und 1221 bis 1223 und den Kondensatoren 1214 bis 1216 und 1224 bis 1226 besteht, und stellt die Entzerrungsparameter durch die Steuerung der Verbindung der Kondensatoren 1214 bis 1216 und 1224 bis 1226 unter Ver wendung der Schalter 1211 bis 1213 und 1221 bis 1223 ein.
  • In dem Empfänger des 11. Beispiels wird zur Bestimmung der Entzerrungsparameter ein Testmuster vom Treiber 31 am gegenüberliegenden Ende ausgesendet, und die Kompensationsspannung Voff+, Voff– für den Empfänger 12 (die Kompensationsspannung für die Verriegelung 1200) wird erhöht oder gesenkt, wodurch der Punkt gesucht wird, an dem sich der Ausgang der Entscheidungsschaltung von einem Niederpegel "L" auf einen Hochpegel "H" ändert. Zu dieser Zeit wird der Ausgangsstrom des Treibers 11 an demselben Ende auf Null gehalten. Auf diese Weise wird der Wert der zu kompensierenden Intersymbolinterferenz erhalten, und optimale Entzerrungsparameter werden von dem Steuerprozessor bestimmt (das heißt, die Ein/Aus-Zustände der Schalter 1211 bis 1213 und 1221 bis 1223 werden gesteuert). Die Schalter 1211 bis 1213 und 1221 bis 1223 und die Kondensatoren 1214 bis 1216 und 1224 bis 1226 sind so gezeigt, dass drei für jeden Eingang der Entscheidungsschaltung 1200 vorgesehen sind, aber diese Anzahl kann nach Wunsch geändert werden, und auch der Wert jedes einzelnen Kondensators kann geändert werden.
  • Da die Intersymbolinterferenz aufgrund von Hochfrequenzverlusten auf der Signalleitung (Signaltransmissionsleitung) auch kompensiert werden kann, kann auf diese Weise gemäß dem 11. Beispiel eine Signaltransmission mit höherer Geschwindigkeit erzielt werden.
  • 70 ist ein Schaltbild, das eine Kompensationsspannungsgeneratorschaltung 13 (33) in einer Sender/Empfänger-Schaltung als 12. Beispiel gemäß dem dritten Aufbau zeigt.
  • Die Kompensationsspannungsgeneratorschaltung des 12. Beispiels, wie in 70 gezeigt, ist beispielsweise äquivalent zu einer Kombination des Treibers des in 57 gezeigten dritten Beispiels und der Kompensationsspannungs generatorschaltung des in 66 gezeigten achten Beispiels. Spezifischer entspricht der Replica-Treiber 1100 in dem 12. Beispiel dem in 57 gezeigten Treiber. In dem 12. Beispiel hat der Replica-Treiber 1100 beispielsweise ein Achtel der Größe (Transistorgröße) des Treibers von 57, und Abschlusswiderstände 1101 und 1102 werden so gewählt, dass sie einen Widerstandswert beispielsweise des Achtfachen der Abschlusswiderstände 23 und 24 in 57 aufweisen.
  • Ferner entsprechen der RAM (Phasendaten-Referenzsektion) 130, D/A-Wandler (Kompensationsspannungsgeneratoren) 1311 bis 1314 und ein Selektor 132 in dem 12. Beispiel der Phasendaten-Referenzsektion 330, den Kompensationsspannungsgeneratoren 3311 bis 3314 bzw. den Schaltern 3321 bis 3324.
  • In dem 12. Beispiel werden unter Verwendung des RAM 130, der ein Digitalsignal in Übereinstimmung mit dem Empfängerphasencode ausgibt, der D/A-Wandler 1311 bis 1314, wobei jeder von ihnen das von dem RAM 130 zugeführte Signal konvertiert und ein Korrektursignal ausgibt (eine Spannung zum Korrigieren der Kompensationsspannung), und des Selektors 132, der den Ausgang eines der D/A-Wandler 1311 bis 1314 auswählt, weitere Korrekturen an die Kompensationsspannung (Voff+, Voff–) angelegt, um die Genauigkeit der Kompensationsspannung zur Entscheidungszeiteinstellung des Empfängers weiter zu erhöhen. In der in 70 gezeigten Schaltung generieren die D/A-Wandler 1311 bis 1314 jeweils ein Korrektursignal (Korrekturspannung), beispielsweise in Übereinstimmung mit der 2 Bit-Ausgangssequenz 00, 01, 10 oder 11, die dem aktuellen Bit folgt, und das Signal wird vom Selektor 132 zum Anlegen an die Kompensationsspannung ausgewählt. Da in dem 12. Beispiel eine Kompensation mit einem bestimmten Genauigkeitsgrad durch den Replica-Treiber 1100 erreicht wird, kann die Korrekturschaltung (RAM 130, D/A- Wandler 1311 bis 1314, etc.) mit einem einfachen Schaltungsaufbau mit etwa 2 Bits konstruiert werden. Auf diese Weise wird gemäß dem 12. Beispiel mit dem Hinzufügen eines einfachen Schaltungsaufbaus die Genauigkeit der von dem Replica-Treiber vorgenommenen Kompensation weiter erhöht, wodurch ein Signalempfang mit höherer Empfindlichkeit erzielt wird.
  • Da gemäß den Beispielen des dritten Aufbaus eine bidirektionale Transmission möglich wird, die die Bandbreite der Transmissionsleitung effektiv nutzen kann, und da zugelassen wird, dass die Phasenbeziehung zwischen dem gesendeten Signal und dem empfangenen Signal mit dem Verstreichen der Zeit variiert, kann so die Länge der Transmissionsleitung erweitert werden.
  • Gemäß dem dritten Aufbau, wie oben detailliert beschrieben, können ein Signaltransmissionssystem, ein Signaltransmissionsverfahren und eine Sender/Empfänger-Schaltung vorgesehen werden, die eine effizientere Nutzung der Signaltransmissionsleitung erzielen können, und eine Hochgeschwindigkeits-Signaltransmission unter Verwendung von weniger Signalleitungen genau vornehmen können, und die die maximale Signalleitungslänge erweitern können.
  • Viele verschiedene Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne vom Umfang der vorliegenden Erfindung wie durch die Ansprüche definiert abzuweichen, und es ist klar, dass die vorliegende Erfindung nicht auf die in dieser Spezifikation beschriebenen spezifischen Ausführungsformen beschränkt ist.

Claims (11)

  1. Empfänger, mit: einer Eingangsleitung (1, 2), über die ein Eingangssignal zugeführt wird; einer Vielzahl von Abtast-Halte-Schaltungen (3-1 bis 3-n) zum sequentiellen Verriegeln des Eingangssignals durch einen mehrphasigen periodischen Takt, und zum Halten des verriegelten Eingangssignals; gekennzeichnet durch eine Entscheidungsschaltung (4-1 bis 4-n) zum Treffen einer Entscheidung über das Eingangssignal durch das Generieren eines Signals, das einer gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht; bei welchem: eine ausgegebene gültige Periode jeder Abtast-Halte-Schaltung (3-1 bis 3-n) länger gemacht wird als eine Bitzeit des Eingangssignals; und die Entscheidungsschaltung (4-1 bis 4-n) unter Verwendung der gewichteten Summe betrieben wird, die während einer Periode generiert wird, wo die ausgegebene gültige Periode der Abtast-Halte-Schaltung die ausgegebene gültige Periode einer anderen Abtast-Halte-Schaltung überlappt, die vor oder nach der genannten Abtast-Halte-Schaltung operiert.
  2. Empfänger nach Anspruch 1, bei welchem die Entscheidungsschaltung (4-1 bis 4-n) eingerichtet ist, ein Spannungs-, Strom- oder Ladungssignal zu generieren, das der gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht.
  3. Empfänger nach Anspruch 1, bei welchem: ein Operationszyklus der Abtast-Halte-Schaltung (3-1 bis 3-n) gleich zwei Bitzeiten des Eingangssignals eingestellt wird; und eine Abtastperiode der Abtast-Halte-Schaltung länger gemacht wird als eine Halteperiode davon, wodurch bewirkt wird, dass die ausgegebene gültige Periode der Abtast-Halte-Schaltung in die ausgegebene gültige Periode einer anderen Abtast-Halte-Schaltung überlappt, die vor oder nach der genannten Abtast-Halte-Schaltung operiert.
  4. Empfänger nach Anspruch 1, bei welchem ein Operationszyklus der Abtast-Halte-Schaltung (3-1 bis 3-n) gleich drei oder mehreren Bitzeiten des Eingangssignals eingestellt wird, und die ausgegebene gültige Periode der Abtast-Halte-Schaltung gleich einer oder länger als eine Bitzeit des Eingangssignals eingestellt wird.
  5. Empfänger nach Anspruch 1, bei welchem die gewichtete Summe der Ausgänge der Abtast-Halte-Schaltungen (3-1 bis 3-n) durch das Konvertieren der Ausgangssignale der Abtast-Halte-Schaltungen in Ströme durch einen Transkonduktor unter Verwendung von Transistoren, und durch das Führen der Ströme in eine gemeinsame Lastanordnung generiert wird.
  6. Empfänger nach Anspruch 5, bei welchem ein Gewicht in der gewichteten Summe durch das Variieren der Anzahl von Transistoren angepasst wird, die in dem Transkonduktor parallel zu schalten sind.
  7. Empfänger nach Anspruch 5, bei welchem ein Gewicht in der gewichteten Summe durch das Variieren eines Stromvorspannungswerts in dem Transkonduktor angepasst wird.
  8. Empfänger nach Anspruch 1, bei welchem die Entscheidungsschaltung (4-1 bis 4-n) eingerichtet ist, das Signal, das der gewichteten Summe der Ausgänge der Abtast-Halte- Schaltungen entspricht, durch das gegenseitige Verbinden von Kondensatoren, die jeweils auf eine Haltespannung geladen sind, zu generieren.
  9. Empfänger nach Anspruch 8, bei welchem die Entscheidungsschaltung (4-1 bis 4-n) eingerichtet ist, die gewichtete Summe auf der Basis von Differenzen in Ladungen zu generieren, die in den Kondensatoren gespeichert sind.
  10. Empfänger nach Anspruch 1, bei welchem die Entscheidungsschaltung (4-1 bis 4-n) eingerichtet ist, das Signal, das der gewichteten Summe der Ausgänge der Abtast-Halte-Schaltungen entspricht, durch das Bewegen von Ladungen, die den Ausgängen der Abtast-Halte-Schaltungen entsprechen, in einen gemeinsamen Kondensator durch eine Ladungstransferschaltung zu generieren.
  11. Empfänger nach Anspruch 10, bei welchem ein Gewicht in der gewichteten Summe durch das Variieren der Anzahl von Transistoren angepasst wird, die in der Ladungstransferschaltung parallel zu schalten sind.
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