KR101727719B1

KR101727719B1 - 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법

Info

Publication number: KR101727719B1
Application number: KR1020100098802A
Authority: KR
Inventors: 나태식; 김양기
Original assignee: 삼성전자주식회사
Priority date: 2010-10-11
Filing date: 2010-10-11
Publication date: 2017-04-18
Also published as: US8373475B2; US20120086486A1; KR20120037190A

Abstract

본 발명에 따른 위상 보간기는 지연 차 검출기 및 위상 보간 구동기를 포함한다. 상기 지연 차 검출기는 지연 코드를 입력받아 지연 차를 검출한다. 상기 위상 보간기는 서로 상보적으로 동작하는 둘 이상의 블록을 구비하고, 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간한다. 상기 각 블록은 입력과 출력이 각각 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변된다.

Description

위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법{PHASE INTERPOLATOR AND SEMICONDUCTOR COMPRISING THE SAME AND PHASE INTERPOLATING METHOD THEREROF}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 입력되는 신호 구간의 위상 차에 상관없이 선형성이 향상된 위상 보간기, 메모리 장치 및 위상 보간 방법에 관한 것이다.

일반적으로, 반도체 장치의 내부 회로에서는 다양한 목적을 위해 입출력 신호들의 미세한 지연시간을 조절하는 회로가 사용된다. 특히, 내부 클럭 신호 등의 지연시간을 조절하기 위한 용도로써, 위상 보간기(Phase Interpolator)가 보편적으로 사용되고 있다. 이러한 위상 보간기는 서로 다른 위상을 가지는 둘 이상의 입력 신호들을 수신하고, 입력 신호들 사이에 있는 특정 위상을 가지는 보간된 위상 신호를 발생한다. 위상 보간기는 간단한 하드웨어로 구현될 수 있고, 원하는 위상을 정밀하게 출력할 수 있기 때문에 다양한 응용 회로들에서 사용된다.

본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 입력되는 신호의 위상 차이에 상관없이 높은 선형성을 유지할 수 있는 위상 보간기와 위상 보간 방법 및 그를 포함하는 반도체 메모리 장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 위상 보간기는 지연 차 검출기 및 위상 보간 구동기를 포함한다. 상기 지연 차 검출기는 지연 코드를 입력받아 지연 차를 검출한다. 상기 위상 보간기는 서로 상보적으로 동작하는 둘 이상의 블록을 구비하고, 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간한다. 상기 각 블록은 입력과 출력이 각각 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변된다.

실시예에 있어서, 상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 단위 구동기의 온/오프되는 개수에 따라 결정될 수 있다.

실시예에 있어서, 상기 단위 구동기 중 일부는 상기 지연 차가 기준치를 넘을 경우 오프될 수 있다.

실시예에 있어서, 상기 위상 보간기는 상기 지연 차의 크기에 따라 상기 단위 구동기의 온/오프를 제어하는 구동 제어기를 더 포함할 수 있다.

실시예에 있어서, 상기 단위 구동기는 상기 지연 차의 크기에 상관없이 동작하는 제1 단위 구동기와 상기 지연 차의 크기에 따라 온/오프되는 적어도 하나의 제2 단위 구동기가 쌍으로 이루어질 수 있다.

실시예에 있어서, 상기 위상 보간기는 상기 위상 보간 구동기의 출력단에 선택적으로 연결되는 용량성 부하를 더 포함하며, 상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 용량성 부하와의 연결여부에 의한 상기 출력단의 용량의 증감에 따라 결정될 수 있다.

실시예에 있어서, 상기 용량성 부하는 상기 지연 차가 기준치를 넘을 경우 상기 출력단과 연결되어 상기 출력단의 용량을 증가시킬 수 있다.

실시예에 있어서, 상기 위상 보간기는 상기 지연 차의 크기에 따라 상기 용량성 부하와 상기 출력단의 연결 여부를 제어하는 지연 제어기를 더 포함할 수 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 장치의 지연 고정 루프는 위상 비교기, 콘트롤 로직, 지연 라인 및 위상 보간기를 포함한다. 상기 위상 비교기는 클럭 신호와 피드백된 출력 신호의 위상을 비교한다. 상기 콘트롤 로직은 상기 위상 비교기의 결과에 따라 코오스 락과 파인 락을 제어한다. 상기 지연 라인은 상기 클럭 신호를 입력으로 상기 콘트롤 로직의 제어에 따라 코오스 락이 이루어진다. 상기 위상 보간기는 상기 지연 라인으로부터 제공되는 코오스 락 정보와 지연 코드를 바탕으로 상기 콘트롤 로직의 제어에 따라 파인 락을 결정한다. 상기 위상 보간기는 상기 지연 코드를 입력받아 지연 차를 검출하는 지연 차 검출기 및 서로 상보적으로 동작하는 둘 이상의 블록을 구비하고, 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간하는 위상 보간 구동기를 포함하며, 상기 각 블록은 입력과 출력이 각각 공통으로 연결된 복수의 단위 구동기를 포함하며 상기 지연 차의 크기에 따라 그 지연 량이 가변된다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 위상 보간 방법에서는 지연 차 검출기에서 지연 코드를 입력받아 지연 차를 검출한다. 서로 상보적으로 동작하는 둘 이상의 블록을 구비하는 위상 보간 구동기에서 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간한다. 상기 각 블록은 입출력이 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변된다.

실시예에 있어서, 상기 위상 보간 방법에서는 상기 지연 차의 크기에 따라 상기 단위 구동기의 온/오프를 더 제어할 수 있다.

실시예에 있어서, 상기 위상 보간 방법에서는 상기 지연 차의 크기에 따라 상기 위상 보간 구동기의 출력단에 선택적으로 연결되는 용량성 부하가 더 제공될 수 있다.

실시예에 있어서, 상기 지연차가 기준치를 넘을 경우 상기 용량성 부하는 상기 출력단과 연결되어 상기 출력단의 용량을 증가시킬 수 있다.

이상과 같은 본 발명에 따른 위상 보간기 및 그것을 포함하는 반도체 장치에 따르면, 입력되는 신호의 위상 지연 차에 상관없이 선형성을 높일 수 있어, 위상 보간기 또는 반도체 메모리 장치의 동작에 대한 신뢰성을 높일 수 있다.

도 1은 본 발명의 실시 예에 따른 위상 보간기를 도시한 블록도이다.
도 2는 본 발명의 다른 실시 예에 따른 위상 보간기를 도시한 블록도이다.
도 3은 도 1 및 도 2에서 제시된 위상 보간 구동기의 일 예를 도시한 회로도이다.
도 4는 도 3의 위상 보간 구동기의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3의 위상 보간 구동기를 이루는 단위 구동기의 일 실시 예를 도시한 회로도이다.
도 6은 도 3의 위상 보간 구동기를 이루는 단위 구동기의 다른 실시 예를 도시한 회로도이다.
도 7은 도 3의 위상 보간 구동기를 이루는 단위 구동기의 또 다른 실시 예를 도시한 회로도이다.
도 8은 위상 보간 시의 선형성을 증대시키기 위한 단위 구동기의 일 예를 도시한 회로도이다.
도 9는 본 발명의 실시 예에 따른 위상 보간 과정을 나타내는 플로우 챠트이다.
도 10은 전술한 보간 과정을 포함한 본 발명의 일 실시 예에 따른 DLL 과정을 나타내는 플로우 챠트이다.
도 11은 본 발명의 실시 예에 따른 위상 보간기를 포함하는 DLL 회로를 도시한 블록도이다.
도 12는 본 발명의 실시 예에 따른 DLL 회로를 포함하는 DRAM을 개략적으로 도시한 블록도이다.
도 13은 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 14는 본 발명의 메모리 시스템을 그래픽 메모리 시스템에 응용한 예를 도시한 도면이다.
도 15는 도 14의 메모리 시스템을 그래픽 카드에 응용한 예를 도시한 도면이다.
도 16은 도 15의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용예를 개략적으로 도시한 도면이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 반도체 메모리 장치로 DRAM(Dynamic Random Access Memory)가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 위상 보간기를 도시한 블록도이다.

도 1을 참조하면, 위상 보간기는 보간을 위해 입력되는 두 입력 신호의 위상 지연 차이(Phase Delay difference)를 검출하기 위한 지연 차 검출기(10)와, 지연 차 검출기(10)의 출력 정보를 통해 위상 보간(Phase Interpolation)을 실시하는 복수의 위상 보간 구동기(11)와 위상 지연 차이에 따라 위상 보간 구동기(11)의 구동 능력(Driving strength)을 조절하기 위한 구동 제어기(12)를 포함하여 구성된다.

여기서, 지연 차 검출기(11)의 입력 신호로 예시된 지연 코드(Delay Code)는 위상 보간기가 지연 고정 루프(DLL, Delay Locked Loop)에서 파인 락(Fine Lock)을 위한 구성 요소로 동작할 때 제공받는 코오스 락(Coarse Lock) 정보일 수 있다.

위상 보간 구동기(11)는 서로 다른 위상을 갖는 신호를 입력 신호로 하는 둘 이상의 구동기 블록으로 구성되며, 각 구동기 블록은 상보적으로 온/오프 동작을 한다. 이렇듯 서로 상보적인 구동기 블록에서의 단위 구동기의 온 되는 개수에 따라 출력되는 보간 신호(PI OUT)의 위상이 결정된다.

위상 보간 구동기(11)는 구동 제어기(12)로부터 제어되어 온/오프되는 부가적인 구동기를 포함한다. 부가적인 구동기는 각 단위 구동기와 쌍으로 이루어질 수 있다. 예컨대, 지연 차가 기준치를 넘을 경우 부가적인 구동기를 오프 시켜 즉, 단위 구동기의 구동 능력을 1/2로 감쇄시켜 출력 신호(PIOUT)의 기울기를 완만하게 한다.

반면, 지연 차가 기준치를 넘지 않을 경우 (즉, 지연 코드(Delay Code)의 값이 일정 범위를 넘지 않을 경우), 부가적인 구동기를 온 시킴으로써 단위 구동기의 구동 능력을 정상적으로 한다.

요컨대, 지연 코드의 지연 차이가 작을 경우에는 위상 보간 구동기(11)를 정상적으로 풀 가동 하더라도 출력 신호(PI OUT)의 선형성(Linearity)이 유지되도록 한다. 또한, 지연 코드의 지연 차이가 클 경우에는 위상 보간 구동기(11)의 구동 능력 감쇄시킴으로써, 출력 신호(PIOUT)의 기울기(Slew Rate)를 완만하게 유지하여 선형성이 유지될 수 있도록 한다.

도 2는 본 발명의 다른 실시 예에 따른 위상 보간기를 도시한 블록도이다.

도 2를 참조하면, 위상 보간기는 보간을 위해 입력되는 두 입력 신호의 위상 지연 차이를 검출하기 위한 지연 차 검출기(20)와, 지연 차 검출기(20)의 출력 정보를 통해 위상 보간을 실시하는 복수의 위상 보간 구동기(21)와, 출력 단에서 출력 신호(PIOUT)의 기울기를 용량성으로 제어하기 위한 용량성 부하(23)와, 위상 지연 차이에 따라 위상 보간 구동기(21)의 구동 능력 및/또는 용량성 부하(Capacitive Load)와 출력단 사이의 연결을 제어하기 위한 지연 조절기(22)를 구비하여 구성된다.

지연 조절기(22)는 도 1에 도시된 구동 제어기(12)와 동일한 동작을 위한 구동 제어기(24)와 용량성 부하(23)를 제어하기 위한 용량성 부하 제어기(25)를 포함한다.

여기서, 도 1과 동일한 구성 요소에 대해서는 그 상세한 설명을 생략한다.

용량성 부하(23)는 캐패시터(C20)와 스위치(SW)를 포함한다. 스위치(SW)는 용량성 부하 제어기(25)의 제어에 따라 온/오프 제어된다. 즉, 스위치(SW)의 온-오프에 따라 캐패시터(C20)와 출력단과의 연결이 제어된다.

예를 들어, 보간을 위한 두 입력 신호의 지연 차가 기준치를 초과할 경우에는 스위치(SW)를 턴 온 시켜 출력단에 캐패시터(C20)가 연결되도록 한다. 이 경우 출력단은 캐패시터(C20)의 용량만큼 그 용량(Capacitance)이 증가하여 도 1의 실시 예에서 살펴본 구동기가 오프된 경우와 실질적으로 동일하게 출력 기울기를 낮추는 역할을 한다.

여기서, 캐패시터(C20)와 스위치(SW)는 임의의 구조적인 형태로의 변형이 가능할 것이다. 예를 들어, 복수의 스위치(SW)와 복수의 캐패시터(C20)가 조합된 구조를 포함할 수 있다.

아울러, 지연 조절기(22)는 도 1의 실시 예에서 살펴본 바와 같이, 구동 제어기(24)를 포함함으로써 지연 차의 기준치 초과 여부에 따라 위상 보간 구동기(21)를 이루는 단위 구동기의 온-오프를 추가적으로 제어할 수 있다.

도 3은 도 1 및 도 2에서 제시된 위상 보간 구동기의 일 예를 도시한 회로도이다.

도 3을 참조하면, 위상 보간 구동기는 서로 상보적으로 동작하는 두 개의 블록(30, 31)과, 입력 신호를 지연시키는 지연부(33)와, 두 개의 블록(30, 31)으로부터 출력된 복수의 출력 신호를 결합하고 반전 출력하기 위한 출력 구동기(32)를 구비하여 구성된다.

여기서, 각각 두 개의 구동기(예를 들어, 30a_1, 30b_1)가 쌍을 이루어 하나의 단위 구동기를 이루도록 구성되며, 각 블록(30, 31)은 이러한 단위 구동기를 복수 개 포함한다.

단위 구동기의 개수는 위상 보간의 어느 정도로 정밀하게 할 것인가에 따라 달라질 수 있는 바, 그 개수가 많아질수록 보간 이 보다 세밀하게 진행될 수 있다.

예컨대, 지연 고정 루프(DLL)의 코오스 락에서 설정된 파인 락 구간을 몇 개의 구간으로 나누어 보간을 할 것인가에 따라 결정될 수 있다. 이 때, 16 개의 구간으로 나눌 경우 16개의 단위 구동기가 필요할 것이다.

입력 신호(IN)는 예컨대, 클럭 신호를 포함하며, 코오스 락에서 일정 지연 차를 갖는 두 개의 신호가 입력될 경우에는 지연부(33)없이 두 개의 입력 신호가 될 것이다. 반면, 도시된 바와 같이 하나의 입력 신호(IN)가 제공될 경우 두 개의 블록(30, 31)이 일정 지연된 위상을 갖는 신호를 입력으로 갖도록 하는 지연부(33)가 포함될 수 있다.

단위 구동기는 제1 단위 구동기(30a_1~31a_4) 중 하나와 제2 단위 구동기(30b_1~31b_4) 중 하나로 이루어진다. 제1 단위 구동기(30a_1~31a_4)는 제1 제어신호 쌍(W(#), WB(#))을 통해 제어되며, 제2 단위 구동기(30b_1~31b_4)는 제1 제어신호 쌍(HW(#), HWB(#))을 통해 제어된다.

또한, 제1 블록(30)에 속한 제1 단위 구동기(30a_1~30a_4)는 제1 제어신호 쌍(W(#), WB(#))을 통해 제어되는 반면, 제2 블록(31)에 속한 제1 단위 구동기(31a_1~31a_4)는 제1 제어신호 쌍(W(#), WB(#))의 반전된 신호를 통해 제어된다.

또한, 제1 블록(30)에 속한 제2 단위 구동기(30b_1~30b_4)는 제2 제어신호 쌍(HW(#), HWB(#))을 통해 제어되는 반면, 제2 블록(31)에 속한 제2 단위 구동기(31b_1~31b_4)는 제2 제어신호 쌍(HW(#), HWB(#))의 반전된 신호를 통해 제어된다.

제1 제어신호 쌍(W(#), WB(#))은 해당 제1 단위 구동기(30a_1~31a_4)의 온-오프를 제어한다. 제1 단위 구동기(30a_1~31a_4)는 두 입력 신호 'IN'과 'IND'의 지연 차에 상관없이(예컨대, 코오스 락 지연 구간에 상관없이) 항상 제1 제어신호 쌍(W(#), WB(#))을 통해 온-오프 동작이 이루어진다. 이 때, 제1 블록(30)과 제2 블록(31)은 서로 상보적인 동작을 하므로, 하나의 동작 구간에서 두 블록(30, 31)의 턴-온된 제1 단위 구동기(30a_1~31a_4)는 하나의 블록(30, 31)에 해당하는 전체 제1 단위 구동기(30a_1~31a_4)의 수와 동일하다. 이는 두 블록(30, 31) 사이의 출력이 서로 경쟁 관계를 가지고 있고, 어느 하나의 블록(30, 321)에 가중치가 더해질 경우(턴-온된 제1 단위 구동기(30a_1~31a_4)의 개수가 어느 한쪽이 많을 경우) 출력 신호(OUT)가 더 우세한 블록(30, 31)의 위상을 따라가는 것을 의미한다.

전술한 바와 같이, 제2 제어신호 쌍(HW(#), HWB(#))은 두 입력 신호 'IN'과 'IND'의 지연 차(위상 차)의 크기에 따라 온-오프 제어된다. 예컨대, 두 입력 신호 'IN'과 'IND'의 지연 차가 기준치를 초과할 경우에는 제2 단위 구동기(30b_1~31b_4)를 턴-오프 시킴으로써 출력 신호(OUT)의 기울기가 더 작아지도록 즉, 슬루율(Slew Rate)이 작아지도록 한다. 반면, 두 입력 신호 'IN'과 'IND'의 지연 차가 기준치 보다 작을 경우에는 제2 단위 구동기(30b_1~31b_4)를 턴-온 시킴으로써 출력 신호(OUT)의 기울기가 더 커지도록 즉, 슬루율이 커지도록 한다.

전술한 바와 같이, 본 발명의 실시 예에 따른 위상 보간 구동기는 두 입력 신호(IN, IND)의 지연 차에 따라 제2 제어신호 쌍(HW(#), HWB(#))을 통해 제2 단위 구동기(30b_1~31b_4)의 온-오프를 선택적으로 제어함으로써 지연 차에 상관없이 위상 보간된 출력 신호의 선형성을 유지할 수 있도록 한다.

도 4는 도 3의 위상 보간 구동기의 동작을 설명하기 위한 타이밍도이다.

도 4의 (a)를 참조하면, 두 입력 신호(IN, IND)의 지연 차 "tD"가 작은 경우(기준치 이하인 경우)에는 제2 제어신호 쌍(HW(#), HWB(#))을 통해 제2 단위 구동기(30b_1~31b_4)를 턴-온 시킨다.

도 4의 (b)를 참조하면, 두 입력 신호(IN, IND)의 지연 차 "tD"가 큰 경우(기준치 이상인 경우)에는 제2 제어신호 쌍(HW(#), HWB(#))을 통해 제2 단위 구동기(30b_1~31b_4)를 턴-오프 시킨다.

따라서, 도 4의 (a)와 도 4(b)의 경우 비록 입력 신호들(IN, IND)의 지연 차가 다르더라도, 출력 신호(OUT)가 일정하게 선형성을 유지하는 것을 확인할 수 있다.

여기서, 'A'는 제1 블록(30)의 단위 구동기(30a_1~30a_4)의 턴-온된 개수가 더 많아질 경우의 보간된 출력 신호의 위상의 변화 방향이고, 'B'는 제2 블록(31)의 단위 구동기(31a_1~31a_4)의 턴-온된 개수가 많아질 경우의 보간된 출력 신호의 위상의 변화 방향이다.

도 5는 도 3의 위상 보간 구동기를 이루는 단위 구동기의 일 실시 예를 도시한 회로도이다.

도 5를 참조하면, 두 개의 단위 구동기 쌍(50, 51)이 입력되는 신호(IN)를 보간하여 위상이 보간된 출력 신호(PIOUT)를 출력하는 구조를 개략적으로 도시한다.

여기서, 입력 신호(IN)와 입력 측에서 제공되는 위상 차(예를 들어, DLL에서 코오스 락에 따른 파인 락을 위한 하나의 구간에서의 두 신호의 위상(지연) 차)를 갖는 신호(예를 들어, 도 3의 'IND' 신호)는 도 5에 도시된 단위 구동기 쌍(50, 51)과 상보적인 동작을 하며, 여기서는 그 구조를 생략하였다.

단위 구동기 쌍(50)은 제1 단위 구동기(50_1)와 제2 단위 구동기(50_2)를 포함한다. 제1 단위 구동기(50_1)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루는 4개의 트랜지스터(MP51, MP52, MN51, MN52)가 직렬 접속되어 있다. PMOS 트랜지스터(MP51)와 NMOS 트랜지스터(MN52)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP52)와 NMOS 트랜지스터(MN51)는 각각 상보적인 가중 제어 신호(Weight Control Signal)인 'W<0>'와 'WB<0>'를 게이트 입력으로 한다.

제1 단위 구동기(50_1)는 입력 신호(IN)와 또 다른 입력 신호(도시하지 않음) 사이의 지연 차에 상관없이 가중 제어 신호 'W<0>'와 'WB<0>'에 의해 온/오프 제어된다.

제2 단위 구동기(50_2)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP53, MP54, MN53, MN54)를 구비한다. PMOS 트랜지스터(MP53)와 NMOS 트랜지스터(MN54)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP54)와 NMOS 트랜지스터(MN53)는 각각 상보적인 구동 제어 신호 (Driver Strength Control Signal)인 'HW<0>'와 'HWB<0>'를 게이트 입력으로 한다.

제2 단위 구동기(50_2)는 입력 신호(IN)와 또 다른 입력 신호(도시하지 않음) 사이의 지연 차에 따라 구동 제어 신호 'HW<0>'와 'HWB<0>'에 의해 온/오프 제어된다.

예컨대, 두 입력 신호의 지연 차가 일정 기준치 이상일 경우 구동 제어 신호 'HW<0>'와 'HWB<0>'를 각각 '로직 하이'와 '로직 로우'로 설정함으로써, 제2 단위 구동기(50_2)를 오프 시킨다. 이 때, PMOS 트랜지스터(MP53)와 NMOS 트랜지스터(MN54)는 더미 로드(Dummy Load)로서 작용할 것이다.

단위 구동기 쌍(51)의 구성 및 동작 역시 단위 구동기 쌍(50)과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다. 다만, 단위 구동기 쌍(51)의 제1 단위 구동기(51-1)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루는 4개의 트랜지스터(MP55, MP56, MN55, MN56)가 직렬 접속되어 있다. 또한 제2 단위 구동기(51_2)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루는 4개의 트랜지스터(MP57, MP58, MN57, MN58)가 직렬 접속되어 있다. 여기서는 가중 제어 신호가 해당 어드레스를 반영한 'W<1>'와 'WB<1>'로 바뀌고, 구동 제어 신호가 'HW<1>'과 'HWB<1>'로 바뀐 것을 확인할 수 있다.

가중 제어 신호(W<0>, WB<0>, W<1>, WB<1>)는 서머미터 코드(Thermometer Code)를 포함할 수 있다.

도 6은 도 3의 위상 보간 구동기를 이루는 단위 구동기의 다른 실시 예를 도시한 회로도이다.

도 6을 참조하면, 두 개의 단위 구동기 쌍(60, 61)이 입력되는 신호(IN)을 보간하여 위상이 보간된 출력 신호(PIOUT)를 출력하는 구조를 개략적으로 도시한다. 여기서, 입력 신호(IN)와 입력 측에서 제공되는 위상 차를 갖는 신호는 단위 구동기 쌍(60, 61)과 상보적인 동작을 하며, 여기서는 그 구조를 생략하였다.

도 5의 실시 예에서는 단위 구동기 쌍(50)이 두 개의 단위 구동기(50_1, 50_2)를 포함하고, 입력 신호(IN) 간의 지연 차가 큰 경우에는 제1 단위 구동기(50_1)만이 저주파(Low frequency) 동작을 한다. 또한, 입력 신호(IN) 간의 지연 차가 작은 경우에는 제1 및 제2 단위 구동기(50_1, 50_2)를 모두 온 시켜 고주파(High frequency) 동작을 한다.

반면, 도 6의 실시 예에서는 단위 구동기 쌍(60)이 세 개의 단위 구동기(60_1, 60_2, 60_3)를 포함한다. 따라서, 입력 신호(IN) 간의 지연 차가 큰 경우에는 제1 단위 구동기(60_1)만을 이용하여 저주파 동작을 하고, 입력 신호(IN) 간의 지연 차가 그 보다 작은 경우에는 제1 및 제2 단위 구동기(60_1,60_2)를 온 시켜 중간 주파수(Medium frequency) 동작을 한다. 입력 신호(IN) 간의 지연 차가 가장 작은 경우에는 제1 내지 제3 단위 구동기(60_1, 60_2, 60_3)를 모두 온 시켜 고주파 동작을 한다.

제1 단위 구동기(60_1)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루는 4개의 트랜지스터(MP61, MP62, MN61, MN62)가 직렬 접속되어 있다. PMOS 트랜지스터(MP61)와 NMOS 트랜지스터(MN62)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP52)와 NMOS 트랜지스터(MN51)는 각각 상보적인 가중 제어 신호인 'W<0>'와 'WB<0>'를 게이트 입력으로 한다. 제1 단위 구동기(60_1)는 입력 신호(IN)와 또 다른 입력 신호(도시하지 않음) 사이의 지연 차에 상관없이 가중 제어 신호 'W<0>'와 'WB<0>'에 의해 온/오프 제어된다.

제2 단위 구동기(60_2)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP63, MP64, MN63, MN64)를 구비한다. PMOS 트랜지스터(MP63)와 NMOS 트랜지스터(MN64)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP64)와 NMOS 트랜지스터(MN63)는 각각 상보적인 구동 제어 신호 (Driver Strength Control Signal)인 'HW1<0>'와 'HW1B<0>'를 게이트 입력으로 한다. 제2 단위 구동기(60_2)는 입력 신호(IN)와 또 다른 입력 신호(도시하지 않음) 사이의 지연 차에 따라 구동 제어 신호 'HW1<0>'와 'HW1B<0>'에 의해 온/오프 제어된다.

제3 단위 구동기(60_3)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP65, MP66, MN65, MN66)를 구비한다. PMOS 트랜지스터(MP65)와 NMOS 트랜지스터(MN66)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP66)와 NMOS 트랜지스터(MN65)는 각각 상보적인 구동 제어 신호 (Driver Strength Control Signal)인 'HW2<0>'와 'HW2B<0>'를 게이트 입력으로 한다. 제3 단위 구동기(60_2)는 입력 신호(IN)와 또 다른 입력 신호(도시하지 않음) 사이의 지연 차에 따라 구동 제어 신호 'HW2<0>'와 'HW2B<0>'에 의해 온/오프 제어된다.

또한 단위 구동기 쌍(61)의 제1 단위 구동기(60_1)은 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP67, MP68, MN67, MN68)를 구비한다. 여기서는 가중 제어 신호가 해당 어드레스를 반영한 'W<1>'와 'WB<1>'로 바뀐 것을 확인할 수 있다.

도 5 및 도 6의 실시 예에서는 단위 구동기 쌍이 각각 두 개 또는 세 개의 단위 구동기를 포함하는 것을 그 예로 하였으나, 네 개 또는 그 이상의 단위 구동기와 서머코드를 이용한 가중 제어 신호를 통해 제어가 가능할 것이다.

도 7은 도 3의 위상 보간 구동기를 이루는 단위 구동기의 또 다른 실시 예를 도시한 회로도이다.

도 7을 참조하면, 두 개의 단위 구동기 쌍(70, 71)이 입력되는 신호(IN)을 보간하여 위상이 보간된 출력 신호(PIOUT)를 출력하는 구조를 개략적으로 도시한다. 여기서, 입력 신호(IN)와 입력 측에서 제공되는 위상 차를 갖는 신호는 단위 구동기 쌍(70, 71)과 상보적인 동작을 하며, 여기서는 그 구조를 생략하였다.

도 7에서도 도 6과 유사하게 단위 구동기 쌍(70)에 3개의 단위 구동기(70_1, 70_2, 70_3)를 포함하고 있다.

제1 단위 구동기(70_1)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루는 4개의 트랜지스터(MP71, MP72, MN71, MN72)가 직렬 접속되어 있다. PMOS 트랜지스터(MP71)와 NMOS 트랜지스터(MN72)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP72)와 NMOS 트랜지스터(MN71)는 각각 상보적인 가중 제어 신호인 'W<0>'와 'WB<0>'를 게이트 입력으로 한다.

제2 단위 구동기(70_2)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP73, MP74, MN73, MN74)를 구비한다. PMOS 트랜지스터(MP73)와 NMOS 트랜지스터(MN74)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP74)와 NMOS 트랜지스터(MN73)는 각각 상보적인 구동 제어 신호 (Driver Strength Control Signal)인 'HW1<0>'와 'HW1B<0>'를 게이트 입력으로 한다.

제3 단위 구동기(70_3)는 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP75, MP76, MN75, MN76)를 구비한다. PMOS 트랜지스터(MP65)와 NMOS 트랜지스터(MN66)는 입력 신호(IN)를 게이트 입력으로 하고, PMOS 트랜지스터(MP66)와 NMOS 트랜지스터(MN65)는 각각 상보적인 구동 제어 신호 (Driver Strength Control Signal)인 'HW2<0>'와 'HW2B<0>'를 게이트 입력으로 한다.

또한 단위 구동기 쌍(71)의 제1 단위 구동기(60_1)은 전원전압 또는 일정한 전압 레벨을 갖는 전압단과 접지 전압단 사이에 인버터 구조를 이루며 직렬 접속된 4개의 트랜지스터(MP77, MP78, MN77, MN78)를 구비한다. 여기서는 가중 제어 신호가 해당 어드레스를 반영한 'W<1>'와 'WB<1>'로 바뀐 것을 확인할 수 있다.

도 6의 경우는 각 단위 구동기(60_1, 60_2, 60_3)의 구동 능력이 동일하게 구성되고 이들은 각각 서머미터 코드를 통해 구동된다. 반면, 도 7의 실시 예에서는 3개의 단위 구동기(70_1, 70_2, 70_3)가 각기 다른 전류 구동 능력을 갖는다. 예컨대, 제1 단위 구동기(70_1)가 "1"의 구동 능력을 가진다고 가정할 경우, 제2 단위 구동기(70_2)는 "2", 제3 단위 구동기(70_3)는 "4"의 구동 능력을 가진다. 이 때, 구동 제어 신호(HW1<0>, HWB<0>, HW2<0>, HWB2<0>)는 바이너리 코드(Binary Code)를 포함할 수 있다.

도 8은 위상 보간 시의 선형성을 증대시키기 위한 단위 구동기의 일 예를 도시한 회로도이다.

도 8에 도시된 구조는 출력 단자(OUT)에서의 신호가 상승 천이하거나 하강 천이할 때 모두 단락 전류(숏 서킷 전류(Short Circuit current))가 흐르지 않도록 함으로써 보다 선형성을 개선시킬 수 있는 구조이다. 이는 클럭드(Clocked) CMOS 먹스(Mux)라 칭할 수 있다.

반전 입력 신호(INB1, INB2)가 상승 천이하는 경우를 고려한다. 먼저, 반전 입력 신호 'INB1'과 'INB2'가 모두 '로직 로우'일 때는 출력 단자(OUTB)가 VCTL로 프리차지된다. 입력신호(INB1)가 '로직 하이'가 되면 PMOS 트랜지스터 MP81과 MP82가 오프되고 NMOS 트랜지스터 MN81과 MN82가 턴 온 되어 출력 단자(OUTB)가 디스차지(Discharge) 되기 시작한다. 이 때, 전류는 'I'가 흐른다. 입력 신호(INB2)가 '로직 하이'가 되면 NMOS 트랜지스터 MN83와 MN84도 턴 온되어 출력 단자(OUTB)에서 '2I'의 전류가 디스차지 된다. 따라서, 선형적인 보간이 이루어진다.

반대로 반전 입력 신호(INB1, INB2)가 하강 천이하는 경우를 고려한다. 인력 신호(INB1, INB2)가 '로직 하이' 상태가 되면 출력 단자(OUTB)는 접지전압(VSS)으로 디스차지 된다. 입력 신호(INB1)가 '로직 하이'에서 '로직 로우'로 변하면 NMOS 트랜지스터(MN81, MN84)가 턴 오프되고 PMOS 트랜지스터(MP81, MP82)가 턴 온되어 출력 단자(OUTB)가 차지되기 시작하며 이 때 전류는 'I'가 흐른다. 이어서, 입력 신호(INB2)가 '로직 하이'에서 '로직 로우' 로 변하면 PMOS 트랜지스터(MP83, MP84)도 턴 온되어 출력 단자(OUTB)가 '2I'로 차지된다. 따라서, 하강 에지(Falling edge)의 경우에도 선형적으로 보간이 이루어 진다. 여기서, 접지 전압에 상보적인 전압을 'VCTL'로 표시한 것은 DLL이나 PLL(Phase Locked Loop)의 제어 전압을 사용해 주파수에 따른 선형성을 보장하기 위한 것이고 일반적인 전원전압(VDD)도 사용할 수 있다.

도 9는 본 발명의 실시 예에 따른 위상 보간 과정을 나타내는 플로우 챠트이다.

먼저, 입력되는 두 신호의 지연 차를 검출한다(S901). 여기서, 입력되는 두 신호는 보간을 위해 사용되는 두 신호로 예컨대, DLL에서 코오스 락 이후 정해진 특정 구간의 상한 및 하한을 나타내는 신호일 수 있다. 검출된 지연 차를 기준치(또는 임계치)와 비교한다(S902). 이 때, 입력된 두 신호의 지연 차가 기준치 보다 클 경우에는 보간 신호의 지연 량을 늘린다(S903). 이러한 지연 량을 늘리는 방법으로는, 보간 구동기의 구동 능력(Driving strength)을 줄여 슬루 율을 낮춤으로써 저주파 동작이 이루어지도록 하거나, 또는 보간 신호의 출력단에서의 채널 용량을 증가시킴으로써 슬루 율을 낮출 수 있다.

비교 결과, 지연 차가 기준치 보다 작을 경우에는 전술한 'S903'에서와는 반대로 즉, 보간 구동기의 구동 능력을 정상적으로 유지하거나, 또는 보간 신호의 출력단에서 용량을 증가시키지 않는다(S904). 전술한 보간 구동기 및 출력단에서의 제어를 통해 위상 보간을 실시한다(S905).

따라서, 보간을 위해 입력되는 신호들간의 지연 차에 따라 그 지연 량을 제어함으로써 보간 신호의 선형성을 향상시킬 수 있다.

도 10은 전술한 보간 과정을 포함한 본 발명의 일 실시 예에 따른 DLL 과정을 나타내는 플로우 챠트이다.

도 10을 참조하면, 먼저 DLL 루프를 거친 신호와 입력되는 클럭 신호의 위상을 비교하고, 이를 통해 지연 라인의 특정 구간을 정하는 코오스 락을 실시한다(S101). 이어서, 코오스 락을 통해 보간을 위해 제공되는 두 입력 신호의 지연 차를 검출한다(S102). 지연 차에 따라 보간 신호의 지연 량을 조절한다(S103). 지연 량의 조절은 보간 구동기의 구동 능력을 조절하거나, 또는 보간 신호 출력단에서의 용량 변화를 통해 가능하다. 전술한 조절 이후 정상적인 위상 보간을 실시한다(S104). 위상 보간을 통해 파인 락이 이루어지고, 이 파인 락 정보는 다시 위상 비교와 입력 클럭 신호의 비교라는 과정을 통해 반복됨으로써 DLL 락을 찾는다.

도 11은 본 발명의 실시 예에 따른 위상 보간기를 포함하는 DLL 회로를 도시한 블록도이다.

도 11을 참조하면, DLL 회로는 클럭 패드(111)을 통해 입력되는 외부 클럭(CLK)을 버퍼링하는 클럭 버퍼(112)와, 복수의 지연 셀(Delay Cell)들로 구성되어 버퍼링되어 제공되는 입력 클럭 신호(CLKIN)를 소정 시간 지연 시킨 신호를 출력하는 지연 라인(113)과, 위상 보간 이후의 피드백된 클럭 신호와 입력 클럭 신호(CLKIN)의 위상차를 검출하는 위상 검출기(117)와, 메모리의 데이터 출력단으로 이어지는 실제 클럭의 경로와 동일한 지연 조건을 갖는 레플리카(118, Replica)와, 위상 검출기(117)의 결과를 바탕으로 지연 라인(113)과 위상 보간기(114)를 각각 제어하여 코오스 락 및 파인 락을 위한 전체적인 위상의 선택과 제어를 위한 콘트롤 로직(116, Control logic)과, 지연 라인(113)에 의해 제공되는 코오스 락 정보와 콘트롤 로직(116)의 제어에 응답하여 입력되는 코오스 락 신호를 보간하여 파인 락을 결정하는 위상 보간기(114, Phase Interpolator)를 포함한다. DLL 회로(100) 위상 보간기(114)를 거쳐 지연 고정이 이루어진 출력 신호(C3)의 듀티 비를 보정하기 위한 듀티 보정기(115, DCC; Duty Cycle Corrector)가 더 포함될 수 있다.

콘트롤 로직(116)은 가중 제어 신호 또는 바이너리 제어 신호를 생성하고 이를 내부의 레지스터(R1)에 저장하며, 용량 부하와 출력단 사이의 연결을 제어하거나 또는 보간 구동기의 구동 능력을 제어하기 위한 제어 신호를 생성하여 내부의 다른 레지스터(R2)에 저장한다.

위상 보간기(114)는 지연 라인(113)에서 출력되는 두 개의 서로 다른 위상의 클럭 신호(C1, C2)를 보간하여 두 개의 클럭 신호(C1, C2) 사이의 위상을 갖는 임의의 클럭 신호(C3)를 발생시킨다.

이 때, 서머미터 모드 또는 바이너리 코드를 통해 제공되는 가중 제어 신호를 이용하여 상하 대칭으로 서로 상보적으로 이루어진 보간 구동기를 제어함으로써 최적의 보간된 클럭 신호(C3)를 출력한다.

전술한 도 3 내지 도 8의 실시 예에서 살펴본 위상 보간기를 도 11에서 예시된 DLL의 위상 보간기(114)에 대응시킬 수 있다.

레플리카(118)는 위상 보간기(114)에서 출력되는 두 클럭 신호(C1, C2)가 반도체 메모리 장치의 최종 데이터 출력단으로 전달되는 실제 클럭 경로(Clock Path; 일명 'tSAC path')와 동일한 지연 조건을 가지도록 구성된 회로를 구비한다. 이들 회로는 전술한 바와 같은 레플리카(118) 회로 또는 레플리카 패스라고도 불린다. 위상 보간기(114)에서 출력되는 클럭 신호(C3)는 레플리카(18)를 통해 실제 클럭 경로와 동일한 지연 조건 하에서 재생되어 출력된다. 레플리카(118)를 통하여 재생되어 피드백된 클럭 신호(C4)는 DLL회로가 채용된 반도체 메모리 장치의 최종 데이터 출력단에 전달되는 클럭 신호와 동일한 위상을 갖는다.

위상 검출기(117)는 입력 클럭 신호(CLKIN)와 레플리카(118)로부터 피드백된 클럭 신호(C4)의 위상을 비교하여 그 결과 신호(CON)를 콘트롤 로직(116)에 제공한다.

콘트롤 로직(116)은 위상 검출기(117)로부터 입력되는 위상 검출 결과 신호(CON)에 따라 지연 라인(113)의 지연 정도에 대한 증감(UP/DN)을 결정하고, 그 결과에 따라 지연 라인(113)의 지연 량을 제어한다. 예를 들면, 콘트롤 로직(116)은 제어신호(D)를 이용하여 지연 라인(113) 내의 단위 셀을 통과한 클럭 신호들 중 입력 클럭 신호(CLKIN)와 위상 차가 가장 적은 두 개의 클럭 신호(C1, C2)를 선택한다.

전술한 구성을 갖는 DLL 회로는 반도체 메모리 장치의 최종 데이터 입출력단에 사용되는 클럭 신호의 위상이 외부 클럭 신호(CLK)에 동기되도록 클럭 신호를 고정시킨다. 즉, DLL 회로에 의해 지연된 클럭 신호가 최종 데이터 입출력단까지 전달되는 과정에서 발생하는 지연 시간을 레플리카(118)를 통해 재생하여 피드백시킨다. 그리고, 입력 클럭 신호(CLKIN)와 피드백된 클럭 신호(C4)의 위상차를 이용하여 지연 라인(113)의 지연 정도를 제어하고, 지연된 클럭 신호를 고정함으로써 최종 데이터 입출력에 사용되는 클럭 신호의 위상이 외부 클럭 신호(CLK)에 동기되도록 한다.

도 12는 본 발명의 실시 예에 따른 DLL 회로를 포함하는 DRAM을 개략적으로 도시한 블록도이다.

도 12를 참조하면, DRAM(120)은 셀 어레이(121)와 외부 클럭(CLK)을 입력받아 버퍼링하는 입력 버퍼(122)와, 데이터 입출력 구동기(123)와 데이터 스트로브 신호(Data Strobe Signal; 이하 DQS 신호라 함)를 생성하는 DQS 생성기(124)와 DLL 회로(125)를 구비하여 구성된다.

DQS는 유효한 데이터 구간을 나타내는 신호로서 외부 클럭 신호(CLK)와 동기되어야 한다. DQ[0:N]은 데이터 출력 라인을 나타낸다.

외부 클럭 신호(CLK)에 데이터 신호(DQ) 혹은 DQS를 동기시킴으로써 데이터 입출력 구동기(530)를 거쳐 데이터 입출력 라인(DQ[0:N])을 통해 데이터가 전송된다. DLL 회로(125)는 전술한 바와 같이 클럭 트리에서 발생할 수 있는 모든 지연 성분을 고려하여 입력 클럭 신호(CLKIN)을 적절한 타이밍으로 지연시켜 데이터 입출력단에 사용되는 클럭 신호의 위상이 외부 클럭 신호(CLK)에 동기되도록 클럭 신호를 고정시킨다.

DLL 회로(125)는 위상 검출기(129)와, 콘트롤 로직(128)과, 지연 라인(126) 및 위상 보간기(127)를 포함한다. DLL 회로(125) 내부의 구성 및 동작은 전술한 도 11과 동일하므로 그 구체적인 설명은 생략한다.

전술한 도 11의 실시 예에서는 메모리 장치로 DRAM(Dynamic Random Access Memory)을 그 예로 하였으나, 이외에도 PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory)나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), NAND 플래시, NOR 플래시 등을 포함할 수 있다.

도 13은 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.

도 13을 참조하면, 전자 시스템(1000)은 입력 장치(1100), 출력 장치(1200), 프로세서 장치(1300) 그리고 메모리 장치(1400)를 포함한다.

메모리 장치(1400)는 본 발명의 실시예에 따른 메모리(1450)를 포함할 수 있다.

프로세서 장치(1300)는 각각 해당하는 인터페이스를 통해서 입력 장치(1100), 출력 장치(1200) 그리고 메모리 장치(1400)를 제어한다.

도 14는 본 발명의 메모리 시스템을 그래픽 메모리 시스템에 응용한 예를 도시한 도면이다.

도 14를 참조하면, 그래픽 메모리 시스템(2000)은 복수의 메모리(2110)와 내부 인터페이스(21030) 및 메모리 인터페이스(2120)를 포함하는 메모리 그룹(2100)과, 메모리 그룹(2100)을 제어하기 위한 콘트롤러(2200, 예컨대 GPU)와, 메모리 그룹(2100)과 콘트롤러(2200) 사이의 시스템 버스(2300)를 포함한다. 복수의 메모리(2110)는 전술한 바와 같이 비트라인을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지하여 센싱 마진을 증가시킬 수 있다.

콘트롤러(2200)는 그래픽 엔진 코어를 포함할 수 있으며, 메모리 그룹(2100)과 데이터를 송수신한다. 전술한 시스템 버스(2300)와 메모리 인터페이스(2120) 및 내부 인터페이스(2130)는 통합하여 하나의 I/O로 구현하거나 혹은 분리할 수 있으며, 응용 시스템의 구성에 따라 SERDES(SERializer DESerializer) 등을 통해 데이터 포맷이 자체적으로 일부 변화될 수 있다.

도 15는 도 14의 메모리 시스템을 그래픽 카드에 응용한 예를 도시한 도면이다.

도 15를 참조하면, 그래픽 카드(3100)는 메모리(3110)와 메모리(3110)를 제어하기 위한 콘트롤러(3120, 예컨대 GPU)와, 메모리(3110)와 콘트롤러(3120) 사이의 시스템 버스(3130)를 포함한다. 콘트롤러(3120)는 제1인터페이스(3500)를 통해 모니터(3300)와 데이터 등을 송수신하는 바, 모니터(3300)를 화상 및 영상 신호를 수신하고 이를 화면으로 표시한다. 또한, 콘트롤러(3120)는 제2인터페이스(3400)를 통해 칩셋(3200, Chipset)과 데이터 등을 송수신한다.

여기서, 제1 및 제2인터페이스(3500,3400)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 만족한다.

도 16은 도 15의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용예를 개략적으로 도시한 도면이다.

도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4710, 4720, 4730, 4740, 4750)에 각각 전기적으로 연결된 모니터(4100), 그래픽 카드(4200), 메인 메모리(4300), 칩셋(4400), 입출력 장치(4600) 및 CPU(4500)를 포함한다.

그래픽 카드(4200)는 전술한 도 15의 구성을 가질 수 있으며, 메인 메모리(4300)는 모듈(Module)의 형태로 실장될 수 있다. 메인 메모리(4300)는 본 발명의 실시예들에 따른 DRAM으로 구성되어 비트라인을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지하여 센싱 마진을 증가시킬 수 있다.

본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있다.

아울러, 메모리 시스템 또는 컴퓨팅 시스템 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10, 20 : 지연 차 검출기 11, 21 : 위상 보간 구동기
12, 24 : 구동 제어기 23 : 용량성 부하
22 : 지연 제어기 25 : 용량 부하 제어기

Claims

지연 코드를 입력받아 지연 차를 검출하는 지연 차 검출기; 및
서로 상보적으로 동작하는 둘 이상의 블록을 구비하고, 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간하는 위상 보간 구동기를 포함하며,
상기 각 블록은 입력과 출력이 각각 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변되고,
상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 단위 구동기의 온/오프되는 개수에 따라 결정되고,
상기 단위 구동기 중 일부는 상기 지연 차가 기준치를 넘을 경우 오프되는 위상 보간기.
삭제
삭제
제1항에 있어서,
상기 지연 차의 크기에 따라 상기 단위 구동기의 온/오프를 제어하는 구동 제어기를 더 포함하고,
상기 단위 구동기는, 상기 지연 차의 크기에 상관없이 동작하는 제1 단위 구동기와 상기 지연 차의 크기에 따라 온/오프되는 적어도 하나의 제2 단위 구동기가 쌍으로 이루어진 위상 보간기.
삭제
제1항에 있어서,
상기 위상 보간 구동기의 출력단에 선택적으로 연결되는 용량성 부하를 더 포함하며, 상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 용량성 부하와의 연결여부에 의한 상기 출력단의 용량의 증감에 따라 결정되는 위상 보간기.
제6항에 있어서,
상기 용량성 부하는 상기 지연 차가 기준치를 넘을 경우 상기 출력단과 연결되어 상기 출력단의 용량을 증가시키고,
상기 위상 보간기는 상기 지연 차의 크기에 따라 상기 용량성 부하와 상기 출력단의 연결 여부를 제어하는 지연 제어기를 더 포함하는 위상 보간기.
삭제
클럭 신호와 피드백된 출력 신호의 위상을 비교하는 위상 비교기;
상기 위상 비교기의 결과에 따라 코오스 락과 파인 락을 제어하기 위한 콘트롤 로직;
상기 클럭 신호를 입력으로 상기 콘트롤 로직의 제어에 따라 코오스 락이 이루어지는 지연 라인; 및
상기 지연 라인으로부터 제공되는 코오스 락 정보와 지연 코드를 바탕으로 상기 콘트롤 로직의 제어에 따라 파인 락을 결정하는 위상 보간기를 포함하며,
상기 위상 보간기는,
상기 지연 코드를 입력받아 지연 차를 검출하는 지연 차 검출기; 및
서로 상보적으로 동작하는 둘 이상의 블록을 구비하고, 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간하는 위상 보간 구동기를 포함하며, 상기 각 블록은 입력과 출력이 각각 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변되고,
상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 단위 구동기의 온/오프되는 개수에 따라 결정되는 반도체 장치의 지연 고정 루프.
삭제
삭제
제9항에 있어서,
상기 위상 보간 구동기의 출력단에 선택적으로 연결되는 용량성 부하를 더 포함하며, 상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 용량성 부하와의 연결여부에 의한 상기 출력단의 용량의 증감에 따라 결정되는 반도체 장치의 지연 고정 루프.
삭제
지연 차 검출기에서 지연 코드를 입력받아 지연 차를 검출하는 단계; 및
서로 상보적으로 동작하는 둘 이상의 블록을 구비하는 위상 보간 구동기에서 상기 지연 차에 응답하여 상기 둘 이상의 블록에서 출력되는 신호를 보간하는 단계를 포함하고,
상기 각 블록은 입출력이 공통으로 연결된 복수의 단위 구동기를 포함하며, 상기 지연 차의 크기에 따라 그 지연 량이 가변되고,
상기 지연 차의 크기에 따라 상기 각 블록의 가변되는 지연 량은 상기 단위 구동기의 온/오프되는 개수에 따라 결정되는 위상 보간 방법.
삭제
삭제
삭제
삭제