KR102163877B1 - Serdes 회로 구동 방법 - Google Patents

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Abstract

SERDES(Serializer/Deserializer) 회로 구동 방법이 제공된다. 회로 구동 방법은, SERDES(Serializer/Deserializer) 회로에 클럭 신호를 제공하는 공통 PLL(Phase Locked Loop)로부터 공통 클럭 신호를 생성하고, 상기 공통 클럭 신호를 상기 SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor) 및 데이터 전송 레인에 분배하고, 상기 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것을 포함한다.

Description

SERDES 회로 구동 방법{METHOD FOR DRIVING SERDES CIRCUIT}
본 발명은 SERDES(Serializer/Deserializer) 회로의 구동 방법에 관한 것이다.
회로의 특정 지점에 대한 파형을 모니터링하기 위해 아이 오프닝 모니터(Eye Opening Monitor), 예컨대 온-칩 아이 오프닝 모니터(On-chip Eye Opening Monitor)가 사용될 수 있다. 아이 오프닝 모니터를 동작시키는 클럭 신호는 특정 지점에 대한 파형을 충분한 해상도로 샘플링하기에 충분히 높은 클럭 신호의 위상 시프팅(shifting) 해상도를 가져야 한다. 그런데, 아이 오프닝 모니터를 동작시키는 클럭 신호의 위상 시프팅 해상도를 높이기 위해, 예컨대, 클럭 신호의 위상을 시프팅하기 위한 회로 소자들을 추가로 설계하는 것은, 회로의 사이즈를 증가시키고 회로 소자들의 집적도를 떨어뜨려 회로 공간의 낭비를 초래할 수 있다. 따라서, 아이 오프닝 모니터가 전용하는 추가적인 회로 소자를 설계하지 않으면서도 높은 클럭 위상 시프팅 해상도로 아이 오프닝 모니터를 구동하기 위한 방안이 요구된다.
한국 특허 제0570632호는 클록 복원 회로 및 방법과 이를 이용한 고속 데이터 송수신 회로를 개시하고 있다.
본 발명이 해결하려는 과제는 SERDES 회로 공간의 낭비를 최소화하기 위한 SERDES 회로 구동 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 SERDES(Serializer/Deserializer) 회로 구동 방법의 일 실시예는, SERDES 회로에 클럭 신호를 제공하는 공통 PLL(Phase Locked Loop)로부터 공통 클럭 신호를 생성하고, 공통 클럭 신호를 SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor) 및 데이터 전송 레인에 분배하고, 공통 클럭 신호를 이용하여 아이 오프닝 모니터 및 데이터 전송 레인을 구동하는 것을 포함한다.
상기 공통 클럭 신호를 상기 SERDES 회로에 포함된 아이 오프닝 모니터 및 데이터 전송 레인에 분배하는 것은, 상기 공통 PLL에서 생성된 상기 공통 클럭 신호를 상기 아이 오프닝 모니터에 직접(directly) 전송하는 것을 포함할 수 있다.
상기 공통 클럭 신호를 출력하기 위한 상기 공통 PLL의 클럭 신호 출력단은, 상기 공통 클럭 신호를 입력받기 위한 상기 아이 오프닝 모니터의 클럭 신호 입력단과 직접 연결될 수 있다.
상기 아이 오프닝 모니터와 상기 데이터 전송 레인은 상기 공통 클럭 신호를 공유할 수 있다.
상기 분배된 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것은, 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 동시에 구동하는 것을 포함할 수 있다.
상기 아이 오프닝 모니터 및 상기 데이터 전송 레인은 상기 SERDES 회로 내에서 상기 공통 PLL이 포함된 공통 블록의 외부에 배치될 수 있다.
상기 공통 블록의 외부에는 데이터 수신 레인이 더 배치되고, 상기 아이 오프닝 모니터는 상기 데이터 수신 레인 내에 배치될 수 있다.
상기 공통 PLL은 PI(Phase Interpolator)를 포함하고, 상기 공통 PLL로부터 공통 클럭 신호를 생성하는 것은, 상기 PI를 이용하여 상기 공통 PLL에서 생성된 공통 클럭 신호의 위상을 시프팅(shifting)하는 것을 더 포함할 수 있다.
상기 공통 PLL은 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 포함하고, 상기 공통 PLL로부터 공통 클럭 신호를 생성하는 것은, 상기 PI 및 상기 SDM을 이용하여 상기 공통 PLL에서 생성된 공통 클럭 신호의 위상을 시프팅(shifting)하는 것을 더 포함할 수 있다.
상기 PI 및 상기 SDM을 이용하여 상기 공통 PLL에서 생성된 공통 클럭 신호의 위상을 시프팅하는 것은, 상기 SDM을 이용하여 상기 PI에 입력되는 선택 비트(selection bit) 신호를 디더링(dithering)하고, 상기 PI로부터 출력된 제1 위상 신호 및 제2 위상 신호를 획득하고, 상기 제1 위상 신호 및 상기 제2 위상 신호를 상기 공통 PLL 내부에 형성된 PLL 루프에 입력하여 제3 위상 신호를 획득하는 것을 포함할 수 있다.
상기 공통 PLL은 PFD(Phase Frequency Detector), CP(Charge Pump), LF(Loop Filter) 및 VCO(Voltage Controlled Oscillator)를 포함하고, 상기 PLL 루프는 상기 PFD, 상기 CP, 상기 LF, 상기 VCO, 및 상기 PI가 순차적으로 연결되어 형성된 루프이고, 상기 제1 위상 신호 및 상기 제2 위상 신호는 상기 PFD에 입력되고, 상기 제3 위상 신호는 상기 VCO로부터 출력될 수 있다.
상기 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것은, 상기 위상이 시프팅된 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것을 포함할 수 있다.
상기 위상이 시프팅된 공통 클럭 신호는, 위상이 시프팅되기 전의 공통 신호보다 높은 클럭 위상 시프팅 해상도를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 SERDES(Serializer/Deserializer) 회로 구동 방법의 다른 실시예는, SERDES 회로에 클럭 신호를 제공하는 공통 PLL(Phase Locked Loop)로부터 제1 클럭 신호를 생성하고, 공통 PLL에 포함된 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 이용하여 제1 클럭 신호의 위상을 시프팅(shifing)하여, 제1 클럭 신호보다 클럭 위상 시프팅(shifting) 해상도가 높은 제2 클럭 신호를 생성하고, 제2 클럭 신호를 이용하여 SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor)를 구동하는 것을 포함한다.
상기 제2 클럭 신호를 출력하기 위한 상기 공통 PLL의 클럭 신호 출력단은, 상기 제2 클럭 신호를 입력받기 위한 상기 아이 오프닝 모니터의 클럭 신호 입력단과 직접(directly) 연결될 수 있다.
상기 아이 오프닝 모니터는 하나 이상의 플립 플롭(flip flop)을 포함하고, 상기 제2 클럭 신호를 이용하여 상기 SERDES 회로에 포함된 아이 오프닝 모니터를 구동하는 것은, 상기 제2 클럭 신호를 이용하여 상기 아이 오프닝 모니터의 하나 이상의 플립 플롭을 동작시키는 것을 포함할 수 있다.
상기 SERDES 회로는 하나 이상의 데이터 전송 레인을 포함하고, 상기 SERDES 회로 구동 방법은, 상기 제2 클럭 신호를 이용하여 상기 하나 이상의 데이터 전송 레인을 구동하는 것을 더 포함할 수 있다.
상기 아이 오프닝 모니터와 상기 데이터 전송 레인은 상기 제2 클럭 신호를 공유할 수 있다.
상기 과제를 해결하기 위한 본 발명의 SERDES(Serializer/Deserializer) 회로 구동 방법의 또 다른 실시예는, SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor)를 구동하기 위한 클럭 신호를 생성하고, 아이 오프닝 모니터를 구동하기 위한 클럭 신호를 이용하여 SERDES 회로에 포함된 데이터 전송 레인을 구동한다.
상기 아이 오프닝 모니터는 하나 이상의 플립 플롭(flip flop)을 포함하고, 상기 아이 오프닝 모니터의 상기 하나 이상의 플립 플롭과, 상기 데이터 전송 레인은 상기 클럭 신호를 공유할 수 있다.
상기 아이 오프닝 모니터를 구동하기 위한 클럭 신호를 생성하는 것은, 제1 클럭 레이트(rate)를 갖는 제1 클럭 신호를 생성하고, 상기 SERDES 회로에 포함된 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 이용하여 상기 제1 클럭 신호의 위상을 시프팅(shifting)하여, 상기 제1 클럭 신호보다 클럭 위상 시프팅(shifting) 해상도가 높은 제2 클럭 신호를 생성하는 것을 포함할 수 있다.
상기 SERDES 회로는 상기 아이 오프닝 모니터 또는 상기 데이터 전송 레인과 다른 회로 소자를 더 포함하고, 상기 SERDES 회로의 구동 방법은, 상기 아이 오프닝 모니터를 구동하기 위한 클럭 신호를 이용하여 상기 회로 소자를 구동하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 SERDES(Serializer/Deserializer) 회로를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 4는 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 5는 도 4의 실시예에 따른 SERDES 회로의 PLL(Phase Locked Loop)을 설명하기 위한 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 7은 도 6의 실시예에 따른 SERDES 회로의 PLL을 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 SERDES(Serializer/Deserializer) 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 SERDES 회로는 공통 블록(100: COMMON BLOCK) 및 하나 이상의 레인(200, 202: LANE)을 포함한다.
공통 블록(100)은 SERDES 회로를 전반적으로 제어하기 위한 회로 소자들을 포함할 수 있다. 예를 들어, 공통 블록(100)은 바이어스 생성기(bias generator), PLL(Phase Locked Loop), 각종 캘리브레이션(calibration) 소자 등을 포함할 수 있다. 특히, 공통 블록(100)에 구비되는 PLL은 SERDES 회로 전역에 제공할 수 있는 클록 신호를 생성할 수 있고, 생성된 클록 신호는 공통 블록(100) 내에 배치된 회로 소자들뿐 아니라 공통 블록(100) 외부에 배치된 회로 소자들에 제공될 수 있다. 도 1은 공통 블록(100)에서 생성된 클록 신호(PCLK)를 이용하여 레인(200, 202)을 제어할 수 있음을 도시하고 있다.
하나 이상의 레인(200, 202)은 SERDES 회로와 외부 회로 사이에 데이터를 주고받기 위한 것이다. 본 발명의 몇몇의 실시예에서, 레인(200, 202)은 데이터 수신 레인(210, 250: RX LANE) 또는 데이터 전송 레인(230, 270: TX LANE)을 포함할 수 있다. 여기서, 데이터 수신 레인(210, 250)은 외부 회로로부터 직렬화된 데이터를 수신하고, 상기 직렬화된 데이터를 역직렬화(deserialize)하여 데이터를 복원할 수 있다. 한편, 데이터 전송 레인(230, 270)은 데이터를 직렬화(serialize)한 후, 상기 직렬화된 데이터를 외부 회로에 전송할 수 있다. 도 1에 도시된 SERDES 회로는 2 개의 레인(200, 202)를 포함하는 것으로 도시하였으나, 본 발명의 범위는 이에 한정되지 않고, 본 발명의 몇몇의 실시예에서 SERDES 회로는 3 개 이상의 레인을 포함할 수도 있다.
본 발명의 몇몇의 실시예에서, 데이터 수신 레인(210, 250)은 아이 오프닝 모니터(Eye Opening Monitor)(218, 258: EOM)를 포함할 수 있다. 아이 오프닝 모니터는 SERDES 회로의 특정 지점에 대한 파형을 모니터링하기 위한 소자들을 포함한다. 구체적으로, 아이 오프닝 모니터(218, 258)는 클럭 신호를 받아 동작하며, 아이 오프닝 모니터(218, 258)가 연결된 지점에서의 파형을 상기 클럭 신호를 이용하여 샘플링하고, 그 결과(도 2에 도시된 EOM_VALUE 참조)를 출력할 수 있다. 도 1에 도시된 아이 오프닝 모니터(218, 258)는 데이터 수신 레인(210, 250) 내에 배치되어 있으나, 본 발명의 범위는 이에 한정되지 않고, 본 발명의 몇몇의 실시예에서 아이 오프닝 모니터(218, 258)는 데이터 수신 레인(210)의 외부를 포함하는 SERDES 회로 내에서 파형을 모니터링하기 원하는 임의의 지점에 배치될 수 있다.
도 1에서 특히 주목할 점은, 본 발명의 일 실시예에 따른 SERDES 회로의 공통 블록(100)에서 생성된 클럭 신호(PCLK)는 아이 오프닝 모니터(218, 258) 및 데이터 전송 레인(230, 270)에 공통으로 사용될 수 있다는 점이다. 이러한 특징에 대한 자세한 설명은 도 2를 참조하여 이어서 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은 먼저 SERDES 회로에 클럭 신호를 제공하는 공통 PLL(102)로부터 공통 클럭 신호(PCLK)를 생성한다. 구체적으로, 공통 PLL(102)은 기준 클럭 신호(RCLK)를 입력받아 위상이 변조된 공통 클럭 신호(PCLK)를 생성할 수 있다. 본 발명의 몇몇의 실시예에서, 공통 PLL(102)은, 도 1과 관련하여 앞서 설명한 바와 같이, SERDES 회로의 공통 블록(100)에 포함된 것일 수 있다. 또는, 본 발명의 몇몇의 실시예에서, 공통 PLL(102)은 데이터 수신 레인(210) 및 데이터 전송 레인(230) 내부에 포함되지 않고, SERDES 회로 내에서 데이터 수신 레인(210) 및 데이터 전송 레인(230)의 외부에 배치될 수도 있다.
다음으로, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은, 공통 클럭 신호(PCLK)를 아이 오프닝 모니터(281) 및 데이터 전송 레인(230)에 분배할 수 있다. 본 실시예에서, 공통 클럭 신호(PCLK)를 아이 오프닝 모니터(281) 및 데이터 전송 레인(230)에 분배함에 따라, 아이 오프닝 모니터(218)와 데이터 전송 레인(230)은 공통 클럭 신호(PCLK)를 공유할 수 있다.
구체적으로, 본 발명의 몇몇의 실시예에서, 데이터 전송 레인(230)은 직렬화기(232: SER) 및 드라이버(234: DRIVER)를 포함할 수 있고, 데이터 전송 레인(230)은 직렬화기(232) 및 드라이버(234)를 이용하여, 전송할 데이터(TX_DATA)를 직렬화된 전송 데이터(TX_P, TX_N)로 변환할 수 있다. 본 실시예에서, 공통 클럭 신호(PCLK)는 아이 오프닝 모니터(281) 및 데이터 전송 레인(230)의 직렬화기(232)에 분배될 수 있다. 한편, 데이터 수신 레인(210)은 아날로그 프론트 엔드(Analog Front End)(212: AFE), 의사 결정 피드백 이퀄라이저(Decision Feedback Equalizer)(214: DFE), 클럭 및 데이터 복구 장치(Clock and Data Recovery)(215: CDR) 및 역직렬화기(216: DES)를 포함할 수 있고, 데이터 수신 레인(210)은 아날로그 프론트 엔드(212), 의사 결정 피드백 이퀄라이저(214), 클럭 및 데이터 복구 장치(215) 및 역직렬화기(216)를 이용하여, 직렬화된 수신 데이터(RX_P, RX_N)를 역직렬화된 수신 데이터(RX_DATA)로 변환할 수 있다. 도 2에서 아이 오프닝 모니터(218)는 데이터 수신 레인(210) 내에 아날로그 프론트 엔드(212)와 의사 결정 피드백 이퀄라이저(214) 사이에 연결된 것으로 도시되었지만, 본 발명의 범위는 이에 한정되지 않고, 아이 오프닝 모니터(218)의 연결 위치는 데이터 수신 레인(210)의 외부를 포함하는 SERDES 회로 내에서 파형을 모니터링하기 원하는 임의의 지점이 될 수 있다.
본 발명의 몇몇의 실시예에서, 공통 클럭 신호(PCLK)를 아이 오프닝 모니터(281) 및 데이터 전송 레인(230)에 분배하는 것은, 공통 PLL(102)에서 생성된 공통 클럭 신호(PCLK)를 아이 오프닝 모니터(281)에 직접(directly) 전송하는 것을 포함할 수 있다. 다시 말해서, 공통 클럭 신호(PCLK)를 출력하기 위한 공통 PLL(102)의 클럭 신호 출력단은, 공통 클럭 신호(PCLK)를 입력받기 위한 아이 오프닝 모니터(218)의 클럭 신호 입력단과 직접 연결될 수 있다. 이에 따라, 공통 PLL(102)의 클럭 신호 출력단과 아이 오프닝 모니터(218)의 클럭 신호 입력단 사이에는 상호간 클럭 신호를 전달하기 위한 연결 소자, 예컨대, 도선을 제외한 다른 소자들이 개재되지 않을 수 있다.
다음으로, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은, 공통 클럭 신호(PCLK)를 이용하여 아이 오프닝 모니터(218) 및 데이터 전송 레인(230)(또는, 데이터 전송 레인(230)의 직렬화기(232))를 구동할 수 있다. 본 발명의 몇몇의 실시예에서, 분배된 공통 클럭 신호(PCLK)를 이용하여 아이 오프닝 모니터(218) 및 데이터 전송 레인(230)을 구동하는 것은, 아이 오프닝 모니터(218) 및 데이터 전송 레인(230)을 동시에 구동하는 것을 포함할 수 있다.
본 실시예에 따른 SERDES 회로의 구동 방법에 의하면, 아이 오프닝 모니터(218)와 데이터 전송 레인(230)은 공통 PLL(102)에 의해 생성된 공통 클럭 신호(PCLK)를 공유함으로써, 아이 오프닝 모니터(218)를 구동하기 위한 별개의 클럭 신호를 생성하는 회로 소자를 추가적으로 설계할 필요가 없다. 이에 따라, 회로 공간의 낭비를 최소화할 수 있는 유리한 효과가 발생한다.
도 3은 본 발명의 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 3은 아이 오프닝 모니터(218)의 내부 소자들(220, 221, 222, 223, 224, 225, 226) 및 2 개의 데이터 전송 레인(230, 270)을 도시한다. 도 3을 참조하면, 본 발명의 다른 실시예에 따른 SERDES 회로의 구동 방법은 SERDES 회로에 포함된 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)를 생성하고, 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)를 이용하여 SERDES 회로에 포함된 데이터 전송 레인(230, 270)을 구동한다. 본 실시예가 도 2를 참조하여 설명한 앞선 실시예와 다른 점은, 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)의 생성 위치가 한정되지 않는다는 점이다. 예를 들어, 본 발명의 몇몇의 실시예에서 클럭 신호(PCLK)의 생성 위치는 앞서 설명한 공통 블록(100)에는 포함되지 않는 SERDES 회로의 임의의 위치를 포함할 수도 있고, 본 발명의 다른 몇몇의 실시예에서 클럭 신호(PCLK)는 SERDES 회로 외부에서 생성되어 아이 오프닝 모니터(218) 및 데이터 전송 레인(230, 270)에 제공될 수도 있다.
본 실시예에서, 아이 오프닝 모니터(218)는 하나 이상의 플립 플롭(flip flop)(223, 224: FF)을 포함할 수 있다. 하나 이상의 플립 플롭(223, 224)은 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)를 이용하여 동작할 수 있다. 본 실시예에서, 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)는 데이터 전송 레인(230, 270)을 구동하기 위해서도 사용되므로, 결국 아이 오프닝 모니터(218)의 하나 이상의 플립 플롭(223, 224)과 데이터 전송 레인(230, 270)은 클럭 신호(PCLK)를 공유할 수 있다.
본 발명의 몇몇의 실시예에서, SERDES 회로는 아이 오프닝 모니터(218) 또는 데이터 전송 레인(230, 270)과 다른 회로 소자를 더 포함하고, 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)을 이용하여 상기 회로 소자를 구동할 수도 있다. 한편, 본 발명의 몇몇의 실시예에서, 상기 아이 오프닝 모니터(218)를 구동하기 위한 클럭 신호(PCLK)를 생성하는 것은, 제1 클럭 레이트(rate)를 갖는 제1 클럭 신호를 생성하고, SERDES 회로에 포함된 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 이용하여 상기 제1 클럭 신호의 위상을 시프팅(shifting)하여, 상기 제1 클럭의 위상 시프팅(shifting) 해상도보다 높은 클럭 위상 시프팅 해상도를 갖는 제2 클럭 신호를 생성하는 것을 포함할 수도 있으며, 이에 관한 구체적인 내용은 도 6 및 도 7과 함께 후술하도록 한다.
도 4는 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법이 도 2를 참조하여 설명한 SERDES 회로의 구동 방법과 다른 점은 공통 PLL(102)이 PI(Phase Interpolator)(104)를 포함하고, PI(104)를 이용하여 공통 PLL(102)에서 생성된 공통 클럭 신호의 위상을 시프팅한다는 점이다. 구체적으로, 본 발명의 몇몇의 실시예에서, PI(104)는 선택 비트(selection bit)를 입력받아 공통 클럭 신호의 위상을 시프팅할 수 있다. 이 때, 시프팅된 클럭 신호의 위상 시프트 해상도(phase shift resolution)은 PI(104) 자체의 최소 위상 스텝(minimum phase step)가 될 수 있다. 결국, 아이 오프닝 모니터(218)의 샘플링 클럭의 위상 해상도(phase resolution)를 높일 수 있다.
도 5는 도 4의 실시예에 따른 SERDES 회로의 PLL을 설명하기 위한 블록도이다.
도 5를 참조하면, 공통 PLL(102)은 PFD(Phase Frequency Detector)(110), CP(Charge Pump)(112), LF(Loop Filter)(114) 및 VCO(Voltage Controlled Oscillator)(116) 등을 포함할 수 있다. 이들 PFD(110), CP(112), LF(114), VCO(116) 및 PI(104)는 순차적으로 연결되어 PLL 루프를 형성할 수 있다. 본 실시예에 따른 SERDES 회로의 구동 방법은, 먼저 기준 클럭(RCLK)으로부터 최초로 생성되는 공통 클럭 신호를 PLL 루프의 VCO(116)의 출력 신호로서 획득한 후, VCO(116)의 출력 신호를 PLL 루프의 PI(104)에서 다시 시작되는 PLL 루프에 통과시켜 공통 클럭 신호의 위상을 시프팅한다. 이에 따라, 아이 오프닝 모니터(218)는 공통 PLL로부터 높은 위상 해상도를 갖는 공통 클럭 신호(PCLK)를 수신할 수 있게 된다.
본 실시예에 따른 SERDES 회로의 구동 방법에 의하면, 아이 오프닝 모니터(218)와 데이터 전송 레인(230)은 공통 PLL(102)에 의해 생성된 공통 클럭 신호(PCLK)를 공유함으로써, 아이 오프닝 모니터(218)를 구동하기 위한 별개의 클럭 신호를 생성하는 회로 소자를 추가적으로 설계할 필요가 없다. 뿐만 아니라, 아이 오프닝 모니터(218)에 높은 위상 해상도를 제공하기 위한 위상 시프팅 작업을 공통 PLL(102) 내에 구비된 PI(104)를 이용하여 수행함으로써, 아이 오프닝 모니터(218)가 전용하는 별개의 PI를 추가적으로 설계할 필요가 없다. 이에 따라, 회로 공간의 낭비를 최소화할 수 있는 유리한 효과가 발생한다.
도 6은 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 블록도이고, 도 7은 도 6의 실시예에 따른 SERDES 회로의 PLL을 설명하기 위한 블록도이다.
도 6 및 도 7을 같이 참조하면, 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법이 도 2 및 도 4를 참조하여 설명한 SERDES 회로의 구동 방법과 다른 점은 공통 PLL(102)이 PI(Phase Interpolator)(104) 및 SDM(Sigma-Delta Modulator)(106)를 포함하고, PI(104) 및 SDM(106)을 이용하여 공통 PLL(102)에서 생성된 공통 클럭 신호의 위상을 시프팅한다는 점이다. 구체적으로, 본 발명의 몇몇의 실시예에서, PI(104)는 선택 비트를 입력받아 공통 클럭 신호의 위상을 시프팅할 수 있음은 앞서 설명한 바와 같지만, 본 실시예에서는 SDM(106)을 이용하여 PI(104)에 입력되는 선택 비트 신호를 디더링(dithering)하는 작업을 수행한다. PI(104)에 입력되는 선택 비트 신호를 디더링하는 정도는 SDM(106)에 특정 값을 갖는 신호(REG_VALUE)를 입력하여 SDM(106)을 제어함으로써 조절할 수 있다.
PI(104)에 입력되는 선택 비트 신호를 디더링하면, PI(104)는 2 개의 인접한 위상 관계를 갖는 제1 위상 신호 및 제2 위상 신호를 출력한다. 이 때, 제1 위상 신호 및 제2 위상 신호는 PI(104)로부터 번갈아가며 출력되어 지터(jitter) 성분을 일부 포함할 수 있다. 지터 성분을 포함한 신호는 일정한 위상을 갖지 못하므로, 지터 성분을 상쇄하여 일정한 위상을 갖는 신호를 획득하기 위해, PI(104)로부터 출력된 제1 위상 신호 및 제2 위상 신호를 PLL 루프, 즉, PFD(110)에 다시 입력한다. PLL 루프를 지난 제1 위상 신호 및 제2 위상 신호는, 결국, 공통 PLL(102)로부터 일정한 위상을 가지며 높은 클럭 위상 시프팅 해상도를 갖는 제3 위상 신호로서 출력된다.
이 때, 시프팅된 클럭 신호의 위상 시프트 해상도은 PI(104) 자체의 최소 위상 스텝에서 SDM(106)의 해상도를 나눈 값이 될 수 있다. 결국, 아이 오프닝 모니터(218)의 샘플링 클럭의 위상 해상도를 현저히 높일 수 있다.
본 실시예에 따른 SERDES 회로의 구동 방법에 의하면, 아이 오프닝 모니터(218)와 데이터 전송 레인(230)은 공통 PLL(102)에 의해 생성된 공통 클럭 신호(PCLK)를 공유함으로써, 아이 오프닝 모니터(218)를 구동하기 위한 별개의 클럭 신호를 생성하는 회로 소자를 추가적으로 설계할 필요가 없다. 뿐만 아니라, 아이 오프닝 모니터(218)에 높은 위상 해상도를 제공하기 위한 위상 시프팅 작업을 공통 PLL(102) 내에 구비된 PI(104) 및 SDM(106)을 이용하여 수행함으로써, 아이 오프닝 모니터(218)가 전용하는 별개의 PI 또는 SDM을 추가적으로 설계할 필요가 없다. 이에 따라, 회로 공간의 낭비를 최소화할 수 있는 유리한 효과가 발생한다.
도 8은 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은 다음 스텝을 포함한다. 먼저, SERDES 회로의 공통 블럭(100) 내의 PLL(102)로부터 생성된 클럭 신호(PCLK)를 획득한다(S801). 다음으로, 획득한 클럭 신호(PCLK)를 아이 오프닝 모니터(218) 및 데이터 전송 레인(230)으로 분배한다(S803). 분배된 클럭 신호(PCLK)는 데이터 전송 레인(230)을 구동하기 위해 사용된다(S805). 구체적으로, 데이터 전송 레인(230)은 분배된 클럭 신호(PCLK)를 이용하여 데이터를 직렬화한 후 직렬화된 데이터를 전송한다. 한편, 분배된 클럭 신호(PCLK)는 아이 오프닝 모니터(218)를 구동하기 위해서도 사용된다(S807). 구체적으로, 아이 오프닝 모니터(218)는 분배된 클럭 신호(PCLK)를 이용하여 특정 지점의 신호를 샘플링하여 그 결과를 출력한다(S807).
도 9는 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은 다음 스텝을 포함한다. 먼저, SERDES 회로의 공통 블럭(100) 내의 PLL(102)로부터 생성된 클럭 신호(PCLK)를 획득한다(S901). 다음으로, 획득한 클럭 신호(PCLK)를 아이 오프닝 모니터(218) 및 데이터 전송 레인(230)으로 분배한다(S903). 분배된 클럭 신호(PCLK)는 데이터 전송 레인(230) 및 아이 오프닝 모니터(218)를 동시에 구동하기 위해, 예컨대, 데이터 전송 레인(230)을 구동하는 중에 아이 오프닝 모니터(218)를 구동하기 위해 사용된다(S905). 구체적으로, 데이터 전송 레인(230)이 분배된 클럭 신호(PCLK)를 이용하여 데이터를 직렬화하고 직렬화된 데이터를 전송하는 중에, 아이 오프닝 모니터(218)는 분배된 클럭 신호(PCLK)를 이용하여 특정 지점의 신호를 샘플링하여 그 결과를 출력한다.
도 10은 본 발명의 또 다른 실시예에 따른 SERDES 회로의 구동 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 SERDES 회로의 구동 방법은 다음 스텝을 포함한다. 먼저, SDM(106)을 이용하여 PI(104)에 입력되는 선택 비트 신호를 디더링(dithering)한다(S1001). 본 실시예에서, 공통 PLL(102)은 PI(Phase Interpolator)(104) 및 SDM(Sigma-Delta Modulator)(106)를 포함한다. 다음으로, PI(104)로부터 출력된 제1 위상 신호 및 제2 위상 신호를 획득한다(S1003). 그 후, 지터 성분을 상쇄하기 위해 PI(104)로부터 출력된 제1 위상 신호 및 제2 위상 신호를 PLL 루프에 입력한다(S1005). PLL 루프를 지난 제1 위상 신호 및 제2 위상 신호는, 결국, 공통 PLL(102)로부터 일정한 위상을 가지며 높은 클럭 위상 시프팅 해상도를 갖는 제3 위상 신호로서 출력되며, 이러한 제3 위상 신호를 획득하여 공통 클럭 신호(PCLK)로서 사용한다(S1007).
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 공통 블록 102: PLL
104: SDM 110: PFD
112: CP 114: LF
116: VCO 118: DIV
200, 202: 레인 210, 250: 데이터 수신 레인
212: 아날로그 프론트 엔드 214: 의사 결정 피드백 이퀄라이저
215: 클럭 및 데이터 복구 장치
216: 역직렬화기 218, 258: 아이 오프닝 모니터
223, 224: 플립 플롭 230, 270: 데이터 전송 레인
232: 직렬화기 234: 드라이버

Claims (10)

  1. SERDES(Serializer/Deserializer) 회로에 클럭 신호를 제공하는 공통 PLL(Phase Locked Loop)로부터 공통 클럭 신호를 생성하고,
    상기 공통 클럭 신호를 상기 SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor) 및 데이터 전송 레인에 분배하고,
    상기 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것을 포함하되,
    상기 공통 PLL은 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 포함하고,
    상기 공통 PLL로부터 공통 클럭 신호를 생성하는 것은,
    상기 PI 및 상기 SDM을 이용하여 상기 공통 PLL에서 생성된 공통 클럭 신호의 위상을 시프팅(shifting)하는 것을 포함하는 회로 구동 방법.
  2. 제1항에 있어서,
    상기 공통 클럭 신호를 상기 SERDES 회로에 포함된 아이 오프닝 모니터 및 데이터 전송 레인에 분배하는 것은,
    상기 공통 PLL에서 생성된 상기 공통 클럭 신호를 상기 아이 오프닝 모니터에 직접(directly) 전송하는 것을 포함하는 회로 구동 방법.
  3. 제1항에 있어서,
    상기 분배된 공통 클럭 신호를 이용하여 상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 구동하는 것은,
    상기 아이 오프닝 모니터 및 상기 데이터 전송 레인을 동시에 구동하는 것을 포함하는 회로 구동 방법.
  4. 제1항에 있어서,
    상기 아이 오프닝 모니터 및 상기 데이터 전송 레인은 상기 SERDES 회로 내에서 상기 공통 PLL이 포함된 공통 블록의 외부에 배치된 회로 구동 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 PI 및 상기 SDM을 이용하여 상기 공통 PLL에서 생성된 공통 클럭 신호의 위상을 시프팅하는 것은,
    상기 SDM을 이용하여 상기 PI에 입력되는 선택 비트(selection bit) 신호를 디더링(dithering)하고,
    상기 PI로부터 출력된 제1 위상 신호 및 제2 위상 신호를 획득하고,
    상기 제1 위상 신호 및 상기 제2 위상 신호를 상기 공통 PLL 내부에 형성된 PLL 루프에 입력하여 제3 위상 신호를 획득하는 것을 포함하는 회로 구동 방법.
  7. SERDES(Serializer/Deserializer) 회로에 클럭 신호를 제공하는 공통 PLL(Phase Locked Loop)로부터 제1 클럭 신호를 생성하고,
    상기 공통 PLL에 포함된 PI(Phase Interpolator) 및 SDM(Sigma-Delta Modulator)를 이용하여 상기 제1 클럭 신호의 위상을 시프팅(shifing)하여, 상기 제1 클럭 신호보다 클럭 위상 시프팅(shifting) 해상도가 높은 제2 클럭 신호를 생성하고,
    상기 제2 클럭 신호를 이용하여 상기 SERDES 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor)를 구동하는 것을 포함하는 회로 구동 방법.
  8. SERDES(Serializer/Deserializer) 회로에 포함된 아이 오프닝 모니터(Eye Opening Monitor)를 구동하기 위한 클럭 신호를 생성하고,
    상기 아이 오프닝 모니터를 구동하기 위한 클럭 신호를 이용하여 상기 SERDES 회로에 포함된 데이터 전송 레인을 구동하되,
    상기 아이 오프닝 모니터는 하나 이상의 플립 플롭(flip flop)을 포함하고,
    상기 아이 오프닝 모니터의 상기 하나 이상의 플립 플롭과, 상기 데이터 전송 레인은 상기 클럭 신호를 공유하는 회로 구동 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 SERDES 회로는 상기 아이 오프닝 모니터 또는 상기 데이터 전송 레인과 다른 회로 소자를 더 포함하고,
    상기 아이 오프닝 모니터를 구동하기 위한 클럭 신호를 이용하여 상기 회로 소자를 구동하는 것을 더 포함하는 회로 구동 방법.
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