JP6159221B2 - Ｃｄｒ回路、および、シリアル通信インターフェイス回路 - Google Patents

Ｃｄｒ回路、および、シリアル通信インターフェイス回路 Download PDF

Info

Publication number
JP6159221B2
JP6159221B2 JP2013216721A JP2013216721A JP6159221B2 JP 6159221 B2 JP6159221 B2 JP 6159221B2 JP 2013216721 A JP2013216721 A JP 2013216721A JP 2013216721 A JP2013216721 A JP 2013216721A JP 6159221 B2 JP6159221 B2 JP 6159221B2
Authority
JP
Japan
Prior art keywords
logic
clock signal
signal
oscillation
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013216721A
Other languages
English (en)
Other versions
JP2015080113A (ja
Inventor
潤 治 弘原海
潤 治 弘原海
西 昌 平 香
西 昌 平 香
下 大 輔 宮
下 大 輔 宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013216721A priority Critical patent/JP6159221B2/ja
Priority to US14/465,477 priority patent/US9203601B2/en
Publication of JP2015080113A publication Critical patent/JP2015080113A/ja
Application granted granted Critical
Publication of JP6159221B2 publication Critical patent/JP6159221B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

本発明の実施形態は、ＣＤＲ（clock and data recovery）回路に関する。
ＣＤＲ回路は、デジタル通信において、受信機で生成されたクロック信号の周波数と位相とを、受信データストリームと同期させて、データを再生する。
このようなＣＤＲ回路には、例えば、インジェクションロック発振器、またはゲーテッド発振器を用いた構成がある。このＣＤＲ回路は、受信信号を何らかの形でこれらの発振器に直接入力することにより、クロック信号と受信信号とを同期させる。
LIANG Che‐Fu、LIU Shen‐Iuan、"A 20/10/5/2。5Gb/s Power-scaling Burst-Mode CDR Circuit Using GVCO/Div2/DFF Tri-mode Cells"、Dig Tech Pap IEEE Int Solid State Circuits Conf、米国、2008年、2008 Vol。1、224-225
リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することが可能なＣＤＲ回路を提供する。
本発明の一態様に係るＣＤＲ回路は、受信データ信号が入力され、前記受信データ信号を遅延させた第１のデータ信号を出力する第１のデータ用遅延セルを備える。ＣＤＲ回路は、前記第１のデータ信号が入力され、前記第１のデータ信号を遅延させた第２のデータ信号を出力する第２のデータ用遅延セルを備える。ＣＤＲ回路は、発振クロック信号が入力され、前記発振クロック信号を遅延させた第１のクロック信号を出力するものであり、前記受信データ信号の論理が第１の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第１の論理を反転させた第２の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第１の発振用遅延セルを備える。ＣＤＲ回路は、前記第１のクロック信号が入力され、前記第１のクロック信号を遅延させた第２のクロック信号を出力するものであり、前記第１のデータ信号の論理が前記第２の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理と同じ論理に設定し、一方、前記第１のデータ信号の論理が前記第１の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理を反転させた論理に設定する第２の発振用遅延セルを備える。ＣＤＲ回路は、前記第２のクロック信号が入力され、前記第２のクロック信号を遅延させた第３のクロック信号を出力する第３の発振用遅延セルを備える。ＣＤＲ回路は、前記第３のクロック信号が入力され、前記第３のクロック信号を遅延させ且つ前記第３のクロック信号の論理を反転した論理の第４のクロック信号を前記発振クロック信号として出力する第４の発振用遅延セルを備える。
ＣＤＲ回路は、前記第２のデータ信号をリカバリデータ信号としてデータ出力端子から出力する。ＣＤＲ回路は、前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力する。
図１は、第１の実施形態に係るシリアル通信インターフェイス装置１０００の構成の一例を示すブロック図である。 図２は、第１の実施形態に係るＣＤＲ回路１００の構成の一例を示す回路図である。 図３は、ＣＤＲ回路１００に適用される遅延セルの構成の一例を示す図である。 図４は、図３に示す遅延セルの制御端子の論理と入出力の論理との関係の一例を示す図である。 図５は、ギルバートセル回路の回路構成の一例を示す回路図である。 図６は、図２に示すＣＤＲ回路１００の各信号の一例を示す波形図である。 図７は、第２の実施形態に係るＣＤＲ回路２００の構成の一例を示す回路図である。 図８は、図７に示すＣＤＲ回路２００の各信号の一例を示す波形図である。
以下、実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係るシリアル通信インターフェイス装置１０００の構成の一例を示すブロック図である。
図１に示すように、シリアル通信インターフェイス装置１０００は、送信機ＴＸと、伝送路Ｌと、受信機ＲＸと、を備える。
送信機ＴＸは、クロック発生器ＣＧと、パラレル−シリアル変換回路（シリアライザ）ＳＣと、ドライバＤｒと、を有する。
クロック発生器ＣＧは、クロック信号ＣＬＫを生成する。
パラレル−シリアル変換回路ＳＣは、クロック信号ＣＬＫに同期して、nビットのパラレル信号Ｘ1、Ｘ2、・・・、Ｘnをシリアル信号Ｓｎに変換する。
ドライバＤｒは、シリアル信号Ｓｎを、各通信規格で規定されている所定の信号レベルに変換したシリアルデータ信号Ｓｄを出力する。
また、伝送路Ｌは、ドライバＤｒが出力したシリアルデータ信号Ｓｄを伝送する。この伝送路Ｌは、例えば、基板のパターン、ケーブル（光ファイバなど）等である。
また、受信機ＲＸは、ＣＤＲ回路１００と、シリアル−パラレル変換回路（デシリアライザ）ＤＣと、を有する。
ＣＤＲ回路１００は、伝送路Ｌを伝送したシリアルデータ信号Ｓｄを受信した受信データ信号Ｄｉｎに基づいて、リカバリクロック信号ＲＣＫおよびリカバリデータ信号Ｄｏｕｔを生成する。
シリアル−パラレル変換回路ＤＣは、リカバリクロック信号ＲＣＫを用いて、リカバリデータ信号Ｄｏｕｔをnビットのパラレル信号Ｙ1、Ｙ2、・・・、Ｙnに復調する。なお、シリアル−パラレル変換回路ＤＣは、ＣＤＲ回路１００に含まれるようにしてもよい。
そして、復調されたパラレル信号Ｘ1、Ｘ2、・・・、Ｘnは、次段のデジタルインターフェイスに入力される。
ここで、図１に示すシリアル通信インターフェイス装置１０００に適用されるＣＤＲ回路１００の構成の一例について説明する。図２は、第１の実施形態に係るＣＤＲ回路１００の構成の一例を示す回路図である。
図２に示すように、ＣＤＲ回路１００は、データ入力端子ＴＤｉｎと、クロック出力端子ＴＲＣＫと、データ出力端子ＴＤｏｕｔと、第１のデータ用遅延セルＩＤ１と、第２のデータ用遅延セルＩＤ２と、第１の発振用遅延セルＩＣ１と、第２の発振用遅延セルＩＣ２と、第３の発振用遅延セルＩＣ３と、第４の発振用遅延セルＩＣ４と、を備える。
このＣＤＲ回路１００は、受信データ信号Ｄｉｎ（ｄ０）がデータ入力端子ＴＤｉｎを介して入力され、この受信データ信号Ｄｉｎに基づいて、リカバリクロック信号ＲＣＫおよびリカバリデータ信号Ｄｏｕｔを生成し、このリカバリクロック信号ＲＣＫおよびリカバリデータ信号Ｄｏｕｔをクロック出力端子ＴＲＣＫおよびデータ出力端子ＴＤｏｕｔから出力する。
第１のデータ用遅延セルＩＤ１は、受信データ信号Ｄｉｎがデータ入力端子ＴＤｉｎを介して入力され、受信データ信号Ｄｉｎを遅延させた第１のデータ信号ｄ１を出力する。
第２のデータ用遅延セルＩＤ２は、第１のデータ信号ｄ１が入力され、第１のデータ信号ｄ１を遅延させた第２のデータ信号ｄ２を出力する。
第１の発振用遅延セルＩＣ１は、発振クロック信号ａ０が入力され、発振クロック信号ａ０を遅延させた第１のクロック信号ａ１を出力する。
この第１の発振用遅延セルＩＣ１は、受信データ信号Ｄｉｎの論理が第１の論理（例えば、論理“０”、“Ｌｏｗ”レベル）である場合には、第１のクロック信号ａ１の論理を、発振クロック信号ａ０の論理と同じ論理に設定する。
一方、第１の発振用遅延セルＩＣ１は、受信データ信号Ｄｉｎの論理が第１の論理を反転させた第２の論理（例えば、論理“１”、“Ｈｉｇｈ”レベル）である場合には、第１のクロック信号ａ１の論理を、発振クロック信号ａ０の論理を反転させた論理に設定する。
また、第２の発振用遅延セルＩＣ２は、第１のクロック信号ａ１が入力され、第１のクロック信号ａ１を遅延させた第２のクロック信号ａ２を出力する。
この第２の発振用遅延セルＩＣ２は、第１のデータ信号ｄ１の論理が既述の第２の論理である場合には、第２のクロック信号ａ２の論理を、第１のクロック信号ａ１の論理と同じ論理に設定する。
一方、第２の発振用遅延セルＩＣ２は、第１のデータ信号ｄ１の論理が既述の第１の論理である場合には、第２のクロック信号ａ２の論理を、第１のクロック信号ａ１の論理を反転させた論理に設定する。
第３の発振用遅延セルＩＣ３は、第２のクロック信号ａ２が入力され、第２のクロック信号ａ２を遅延させた第３のクロック信号ａ３を出力する。
第４の発振用遅延セルＩＣ４は、第３のクロック信号ａ３が入力され、第３のクロック信号ａ３を遅延させ且つ第３のクロック信号ａ３の論理を反転した論理の第４のクロック信号ａ４を発振クロック信号ａ０として出力する。
なお、ＣＤＲ回路１００に受信データ信号Ｄｉｎが入力されていない（すなわち、受信データ信号ｄ０の論理が第１の論理に固定され、第１のデータ信号ｄ１を反転した信号の論理が第１の論理に固定されている）場合、第１から第４の発振用遅延セルＩＣ４〜ＩＣ４は、リング発振器として機能する。
そして、ＣＤＲ回路１００は、第２のデータ信号ｄ２をリカバリデータ信号Ｄｏｕｔとしてデータ出力端子ＴＤｏｕｔから出力する。さらに、ＣＤＲ回路１００は、発振クロック信号ａ０（第４のクロック信号ａ４）をリカバリクロック信号ＲＣＫとしてクロック出力端子ＴＲＣＫから出力する。
なお、第１および第２のデータ用遅延セルＩＤ１、ＩＤ２、および第１ないし第４の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４は、例えば、信号の遅延時間が等しくなるように設定されている。
これにより、後述のように、リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することができる。
また、第１および第２のデータ用遅延セルＩＤ１、ＩＤ２、および第１ないし第４の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４は、同じ回路構成を有する。より好ましくは、第１および第２のデータ用遅延セルＩＤ１、ＩＤ２、および第１ないし第４の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４は、アナログ乗算器である、例えば、ギルバートセル回路である。
これにより、回路構成に起因する各遅延セルの遅延時間のバラツキを低減することができる。
また、第１および第２のデータ用遅延セルＩＤ１、ＩＤ２、および第１ないし第４の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４は、例えば、同じ製造プロセスで形成されている。
これにより、製造プロセスに起因する各遅延セルの遅延時間のバラツキを低減することができる。
ここで、ＣＤＲ回路１００に適用される遅延セルについて説明する。図３は、ＣＤＲ回路１００に適用される遅延セルの構成の一例を示す図である。また、図４は、図３に示す遅延セルの制御端子の論理と入出力の論理との関係の一例を示す図である。なお、図４において、既述の第１の論理は、信号のレベルが“Ｈｉｇｈ”レベルに対応する論理であり、既述の第２の論理は、信号のレベルが“Ｌｏｗ”レベルに対応する論理である。
図３に示すように、遅延セルは、信号ａｎが入力され、信号ａｎを遅延させた信号ａｎ＋１を出力するようになっている。そして、この遅延セルは、制御端子の信号ｃｎに応じて、信号ａｎ＋１の論理を制御する。この遅延セルは、一種の排他低論理和回路である。
ここで、例えば、遅延セルが第１の発振用遅延セルＩＣ１である場合、信号ａｎは、発振クロック信号ａ０に相当し、信号ｃｎは、受信データ信号ｄ０に相当し、信号ａｎ＋１は、第１のクロック信号ａ１に相当する。
また、例えば、遅延セルが第２の発振用遅延セルＩＣ２である場合、信号ａｎは、第１のクロック信号ａ１に相当し、信号ｃｎは、第１のデータ信号ｄ１を反転した信号に相当し、信号ａｎ＋１は、第２のクロック信号ａ２に相当する。
また、例えば、遅延セルが第３の発振用遅延セルＩＣ３である場合、信号ａｎは、第２のクロック信号ａ２に相当し、信号ｃｎは、接地電圧（すなわち、固定された“Ｌｏｗ”レベルの信号）に相当し、信号ａｎ＋１は、第３のクロック信号ａ３に相当する。
また、例えば、遅延セルが第４の発振用遅延セルＩＣ４である場合、信号ａｎは、第３のクロック信号ａ３に相当し、信号ｃｎは、接地電圧に相当し、信号ａｎ＋１を反転させた信号が、第４のクロック信号ａ４に相当する。
また、例えば、遅延セルが第１のデータ用遅延セルＩＤ１である場合、信号ａｎは、受信データ信号ｄ０に相当し、信号ｃｎは、接地電圧に相当し、信号ａｎ＋１は、第１のデータ信号ｄ１に相当する。
また、例えば、遅延セルが第２のデータ用遅延セルＩＤ２である場合、信号ａｎは、第１のデータ信号ｄ１に相当し、信号ｃｎは、接地電圧に相当し、信号ａｎ＋１は、第２のデータ信号ｄ２に相当する。
このような遅延セルは、図４に示すように、例えば、制御端子の信号ｃｎの信号レベル（論理）が“Ｌｏｗ”レベル（第１の論理）である場合には、信号ａｎ＋１の信号レベル（論理）を、信号ａの信号レベル（論理）と同じの信号レベル（論理）に設定する。
一方、遅延セルは、図４に示すように、例えば、制御端子の信号ｃｎの信号レベル（論理）が“Ｈｉｇｈ”レベル（第２の論理）である場合には、信号ａｎ＋１の信号レベル（論理）を、信号ａの信号レベル（論理）を反転させた信号レベル（論理）に設定する。
次に、既述のギルバートセル回路の回路構成の一例について説明する。図５は、ギルバートセル回路の回路構成の一例を示す回路図である。この図５を用いて、第１の発振用遅延セルＩＣ１にギルバートセル回路を適用した場合について説明するが、他の遅延セルも同様にギルバートセル回路が適用される。
図５に示すように、第１の発振用遅延セルＩＣ１は、第１のｐＭＯＳトランジスタＰ１と、第２のｐＭＯＳトランジスタＰ２と、第１のｎＭＯＳトランジスタＮ１と、第２のｎＭＯＳトランジスタＮ２と、第３のｎＭＯＳトランジスタＮ３と、第４のｎＭＯＳトランジスタＮ４と、第５のｎＭＯＳトランジスタＮ５と、第６のｎＭＯＳトランジスタＮ６と、第７のｎＭＯＳトランジスタＮ７と、を有する。
第１のｐＭＯＳトランジスタＰ１は、ソースが電源に接続され、ドレインが第１の出力端子Ｔｏｕｔ１に接続されている。そして、この第１のｐＭＯＳトランジスタＰ１は、ゲートに第１の電圧ＶｂｉａｓＰが供給される。これにより、第１のｐＭＯＳトランジスタＰ１には、所定のバイアス電流が流れるようになっている。
第２のｐＭＯＳトランジスタＰ２は、ソースが電源に接続され、ドレインが第２の出力端子Ｔｏｕｔ２に接続されている。この第２のｐＭＯＳトランジスタＰ２は、ゲートに第１の電圧ＶｂｉａｓＰが供給される。これにより、第２のｐＭＯＳトランジスタＰ２には、所定のバイアス電流が流れるようになっている。
第１のｎＭＯＳトランジスタＮ１は、ドレインが第１のｐＭＯＳトランジスタＰ１のドレインに接続され、ゲートが第１の入力端子Ｔｉｎ１に接続されている。
第２のｎＭＯＳトランジスタＮ２は、ドレインが第２のｐＭＯＳトランジスタＰ２のドレインに接続され、ソースが第１のｎＭＯＳトランジスタＮ１のソースに接続され、ゲートが第２の入力端子Ｔｉｎ２に接続されている。
第３のｎＭＯＳトランジスタＮ３は、ドレインが第１のｎＭＯＳトランジスタＮ１のソースに接続され、ゲートが第３の入力端子Ｔｉｎ３に接続されている。
第４のｎＭＯＳトランジスタＮ４は、ドレインが第３のｎＭＯＳトランジスタＮ３のソースに接続され、ソースが接地に接続され、ゲートに第２の電圧ＶｂｉａｓＮが供給される。これにより、第４のｎＭＯＳトランジスタＮ４には、所定のバイアス電流が流れるようになっている。
また、第５のｎＭＯＳトランジスタＮ５は、ドレインが第２のｐＭＯＳトランジスタＰ２のドレインに接続され、ゲートが第１の入力端子Ｔｉｎ１に接続されている。
第６のｎＭＯＳトランジスタＮ６は、ドレインが第１のｐＭＯＳトランジスタＰ１のドレインに接続され、ソースが第５のｎＭＯＳトランジスタＮ５のソースに接続され、ゲートが第２の入力端子Ｔｉｎ２に接続されている。
第７のｎＭＯＳトランジスタＮ７は、ドレインが第５のｎＭＯＳトランジスタＮ５のソースに接続され、ソースが第３のｎＭＯＳトランジスタＮ３のソースに接続され、ゲートが第４の入力端子Ｔｉｎ４に接続されている。
この図５に示すギルバートセル回路は、例えば、図２に示す第１の発振用遅延セルＩＣ１に適用される場合、発振クロック信号ａ０と受信データ信号Ｄｉｎの何れか一方が、第１の入力端子Ｔｉｎ１および第２の入力端子Ｔｉｎ２に、差動入力される。さらに、この場合、発振クロック信号ａ０と受信データ信号Ｄｉｎの残りの他方が、第３の入力端子Ｔｉｎ３および第４の入力端子Ｔｉｎ４に、差動入力される。そして、この場合、第１の発振用遅延セルＩＣ１は、第１のクロック信号ａ１を、第１の出力端子Ｔｏｕｔ１および第２の出力端子Ｔｏｕｔ２から、差動出力する。
次に、以上のような構成を有するＣＤＲ回路１００の動作の一例について説明する。図６は、図２に示すＣＤＲ回路１００の各信号の一例を示す波形図である。
既述のように、図２においてＣＤＲ回路１００に受信データ信号Ｄｉｎが入力されていないとき、第１から第４の発振用遅延セルＩＣ４〜ＩＣ４は、リング発振器として機能する。この場合、リング発振器の発振クロック信号ａ０(=リカバリクロック信号RCK)が発振状態にある。
そして、各遅延セルの遅延時間をＴｄとすると、リカバリクロック信号ＲＣＫは、１／(8Ｔｄ)の周波数で発振することとなる。このリング発振器の発振周波数は、入力信号の周波数と合うように調整されているものとする。
ここで、図６に示すように、ＣＤＲ回路１００にシリアル信号である受信データ信号Ｄｉｎが入力されると、受信データ信号Ｄｉｎ（ｄ０）によって、第１のクロック信号ａ１の反転/非反転が選択される。このとき、第１のクロック信号ａ１はもはや周期的な波形を示さない。
次に、第１のデータ信号ｄ１を反転した信号により、第２のクロック信号ａ２の反転/非反転を制御すると、図６に示されるように、第２のクロック信号ａ２は再び周期的な発振波形を示す。
ＣＤＲ回路１００の各遅延セルにおける信号の遅延時間が同一であるとすると、第１のクロック信号ａ１は、第１のデータ信号ｄ１に同期して生成される。このため、第２のデータ信号d2 (=リカバリデータ信号Ｄｏｕｔ)と第２のクロック信号a2の位相は一致することになる。
そして、既述のリング発振器が出力する第４のクロック信号ａ４（発振クロック信号ａ０）はリカバリクロック信号RCKである。これにより、リカバリクロック信号ＲＣＫは、リカバリデータ信号Ｄｏｕｔよりも1/4周期遅れた波形となり、リカバリデータ信号ＤｏｕｔのH/Lデータの中心を正しくサンプリングできることになる。
以上のように、本実施例に係るＣＤＲ回路によれば、リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することができる。
第２の実施形態
この第２の実施形態においては、第１の実施形態と異なる構成を有するＣＤＲ回路の一例について、説明する。
図７は、第２の実施形態に係るＣＤＲ回路２００の構成の一例を示す回路図である。なお、この図７に示すＣＤＲ回路２００は、図２に示すＣＤＲ回路１００と同様に、図１に示すシリアル通信インターフェイス装置１０００に適用される。また、この図７において、図２と同じ符号は、第１の実施形態と同様の構成を示す。
図７に示すように、ＣＤＲ回路２００は、データ入力端子ＴＤｉｎと、クロック出力端子ＴＲＣＫと、データ出力端子ＴＤｏｕｔと、第１のデータ用遅延セルＩＤ１と、第２のデータ用遅延セルＩＤ２と、第３のデータ用遅延セルＩＤ３と、第４のデータ用遅延セルＩＤ４と、第１の発振用遅延セルＩＣ１と、第２の発振用遅延セルＩＣ２と、第３の発振用遅延セルＩＣ３と、第４の発振用遅延セルＩＣ４と、第５の発振用遅延セルＩＣ５と、第６の発振用遅延セルＩＣ６と、を備える。
すなわち、ＣＤＲ回路２００は、図２に示すＣＤＲ回路１００と比較して、第３のデータ用遅延セルＩＤ３と、第４のデータ用遅延セルＩＤ４と、第５の発振用遅延セルＩＣ５と、第６の発振用遅延セルＩＣ６と、をさらに備える。
第３のデータ用遅延セルＩＤ３は、第２のデータ信号ｄ２が入力され、第２のデータ信号ｄ２を遅延させた第３のデータ信号ｄ３を出力する。
第４のデータ用遅延セルＩＤ４は、第３のデータ信号ｄ３が入力され、第３のデータ信号ｄ３を遅延させた第４のデータ信号ｄ４を出力する。
また、第３の発振用遅延セルＩＣ３は、第２のクロック信号ａ２が入力され、この第２のクロック信号ａ２を遅延させた第３のクロック信号ａ３を出力する。
そして、この第２の実施形態においては、第３の発振用遅延セルＩＣ３は、第２のデータ信号ａ２の論理が第１の論理である場合には、第３のクロック信号ａ３の論理を、第２のクロック信号ａ２の論理と同じ論理に設定する。
一方、第３の発振用遅延セルＩＣ３は、第２のデータ信号ａ２の論理が既述の第２の論理である場合には、第３のクロック信号ａ３の論理を、第２のクロック信号ａ２の論理を反転させた論理に設定する。
また、第４の発振用遅延セルＩＣ４は、第３のクロック信号ａ３が入力され、第３のクロック信号ａ３を遅延させ且つ第３のクロック信号ａ３の論理を反転した論理の第４のクロック信号ａ４（発振クロック信号ａ０）を出力する。
そして、この第２の実施形態においては、第４の発振用遅延セルＩＣ４は、第３のデータ信号ａ３の論理が第２の論理である場合には、第４のクロック信号ａ４の論理を、第３のクロック信号ａ３の論理を反転させた論理に設定する。
一方、第４の発振用遅延セルＩＣ４は、第３のデータ信号ａ３の論理が第１の論理である場合には、第４のクロック信号ａ４の論理を、第３のクロック信号ａ３の論理と同じ論理に設定する。
また、第５の発振用遅延セルＩＣ５は、第４のクロック信号ａ４が入力され、第４のクロック信号ａ４を遅延させた第５のクロック信号ａ５を出力する。
また、第６の発振用遅延セルＩＣ６は、第５のクロック信号ａ５が入力され、第５のクロック信号ａ５を遅延させた第６のクロック信号ａ６を出力する。
これらの第３のデータ用遅延セルＩＤ３、第４のデータ用遅延セルＩＤ４、第５の発振用遅延セルＩＣ５、および第６の発振用遅延セルＩＣ６は、リカバリデータ信号Ｄｏｕｔおよびリカバリクロック信号RCKの各出力段のバッファとして動作する。これにより、全ての内部ノードの負荷容量が同一となり、適切に位相関係を保つことができる。
ここで、ＣＤＲ回路２００は、第４のデータ信号ｄ４をリカバリデータ信号ＲＣＫとしてデータ出力端子ＴＲＣＫから出力する。
また、ＣＤＲ回路２００は、第６のクロック信号ａ６をリカバリクロック信号Ｄｏｕｔとしてクロック出力端子ＴＤｏｕｔから出力する。
なお、第１ないし第４のデータ用遅延セルＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４、および第１ないし第６の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６は、信号の遅延時間が等しくなるように設定されている。
これにより、後述のように、リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することができる。
また、第１ないし第４のデータ用遅延セルＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４および第１ないし第６の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６は、例えば、同じ回路構成を有する。より好ましくは、第１ないし第４のデータ用遅延セルＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４および第１ないし第６の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６は、アナログ乗算器である、例えば、ギルバーセル回路である。このギルバートセル回路は、例えば、既述の図５に示す回路構成を有する。
これにより、回路構成に起因する各遅延セルの遅延時間のバラツキを低減することができる。
そして、第１ないし第４のデータ用遅延セルＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４、および第１ないし第６の発振用遅延セルＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６は、同じ製造プロセスで形成されている。
これにより、製造プロセスに起因する各遅延セルの遅延時間のバラツキを低減することができる。
なお、ＣＤＲ回路２００のその他の構成・機能は、第１の実施形態のＣＤＲ回路１００と同様である。
次に、以上のような構成を有するＣＤＲ回路２００の動作の一例について説明する。図８は、図７に示すＣＤＲ回路２００の各信号の一例を示す波形図である。
図８に示すように、ＣＤＲ回路２００にシリアル信号である受信データ信号Ｄｉｎが入力されると、受信データ信号Ｄｉｎ（ｄ０）によって、第１のクロック信号ａ１の反転/非反転が選択される。このとき、第１のクロック信号ａ１はもはや周期的な波形を示さない。
次に、第１のデータ信号ｄ１を反転した信号により、第２のクロック信号ａ２の反転/非反転を制御すると、図８に示されるように、第２のクロック信号ａ２は再び周期的な発振波形を示す。
ＣＤＲ回路２００の各遅延セルにおける信号の遅延時間が同一であるとすると、第１のクロック信号ａ１は、第１のデータ信号ｄ１に同期して生成される。このため、第２のデータ信号d2と第２のクロック信号a2の位相は一致することになる。
そして、本実施形態２では、既述のリング発振器が出力する第４のクロック信号ａ４（発振クロック信号ａ０）を1/4周期ずらした第６のクロック信号ａ６がリカバリクロック信号RCKである。さらに、第２のデータ信号d2を1/4周期ずらした第４のデータ信号ｄ４がリカバリデータ信号Ｄｏｕｔである。
これにより、リカバリクロック信号ＲＣＫは、リカバリデータ信号Ｄｏｕｔよりも1/4周期遅れた波形となり、リカバリデータ信号ＤｏｕｔのH/Lデータの中心を正しくサンプリングできることになる。
このように、第２の実施形態に係るＣＤＲ回路２００においても、リカバリデータ信号Ｄｏｕｔとリカバリクロック信号ＲＣＫの位相が一致し、データの中央を正しくサンプリングできることがわかる。
すなわち、第２の実施形態に係るＣＤＲ回路によれば、リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０００ シリアル通信インターフェイス装置
１００、２００ ＣＤＲ回路
ＩＤ１ 第１のデータ用遅延セル
ＩＤ２ 第２のデータ用遅延セル
ＩＤ３ 第３のデータ用遅延セル
ＩＤ４ 第４のデータ用遅延セル
ＩＣ１ 第１の発振用遅延セル
ＩＣ２ 第２の発振用遅延セル
ＩＣ３ 第３の発振用遅延セル
ＩＣ４ 第４の発振用遅延セル
ＩＣ５ 第５の発振用遅延セル
ＩＣ６ 第６の発振用遅延セル

Claims (8)

  1. 受信データ信号が入力され、前記受信データ信号を遅延させた第１のデータ信号を出力する第１のデータ用遅延セルと、
    前記第１のデータ信号が入力され、前記第１のデータ信号を遅延させた第２のデータ信号を出力する第２のデータ用遅延セルと、
    発振クロック信号が入力され、前記発振クロック信号を遅延させた第１のクロック信号を出力するものであり、前記受信データ信号の論理が第１の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第１の論理を反転させた第２の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第１の発振用遅延セルと、
    前記第１のクロック信号が入力され、前記第１のクロック信号を遅延させた第２のクロック信号を出力するものであり、前記第１のデータ信号の論理が前記第２の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理と同じ論理に設定し、一方、前記第１のデータ信号の論理が前記第１の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理を反転させた論理に設定する第２の発振用遅延セルと、
    前記第２のクロック信号が入力され、前記第２のクロック信号を遅延させた第３のクロック信号を出力する第３の発振用遅延セルと、
    前記第３のクロック信号が入力され、前記第３のクロック信号を遅延させ且つ前記第３のクロック信号の論理を反転した論理の第４のクロック信号を前記発振クロック信号として出力する第４の発振用遅延セルと、を備え、
    前記第２のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
    前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力することを特徴とするＣＤＲ回路。
  2. 受信データ信号が入力され、前記受信データ信号を遅延させた第１のデータ信号を出力する第１のデータ用遅延セルと、
    前記第１のデータ信号が入力され、前記第１のデータ信号を遅延させた第２のデータ信号を出力する第２のデータ用遅延セルと、
    前記第２のデータ信号が入力され、前記第２のデータ信号を遅延させた第３のデータ信号を出力する第３のデータ用遅延セルと、
    前記第３のデータ信号が入力され、前記第３のデータ信号を遅延させた第４のデータ信号を出力する第４のデータ用遅延セルと、
    発振クロック信号が入力され、前記発振クロック信号を遅延させた第１のクロック信号を出力するものであり、前記受信データ信号の論理が第１の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第１の論理を反転させた第２の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第１の発振用遅延セルと、
    前記第１のクロック信号が入力され、前記第１のクロック信号を遅延させた第２のクロック信号を出力するものであり、前記第１のデータ信号の論理が前記第２の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理と同じ論理に設定し、一方、前記第１のデータ信号の論理が前記第１の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理を反転させた論理に設定する第２の発振用遅延セルと、
    前記第２のクロック信号が入力され、前記第２のクロック信号を遅延させた第３のクロック信号を出力するものであり、前記第２のデータ信号の論理が前記第１の論理である場合には、前記第３のクロック信号の論理を、前記第２のクロック信号の論理と同じ論理に設定し、一方、前記第２のデータ信号の論理が前記第２の論理である場合には、前記第３のクロック信号の論理を、前記第２のクロック信号の論理を反転させた論理に設定する第３の発振用遅延セルと、
    前記第３のクロック信号が入力され、前記第３のクロック信号を遅延させた論理の第４のクロック信号を出力するものであり、前記第３のデータ信号の論理が前記第２の論理である場合には、前記第４のクロック信号の論理を、前記第３のクロック信号の論理を反転させた論理に設定し、一方、前記第３のデータ信号の論理が前記第１の論理である場合には、前記第４のクロック信号の論理を、前記第３のクロック信号の論理と同じ論理に設定する第４の発振用遅延セルと、
    前記第４のクロック信号が入力され、前記第４のクロック信号を遅延させた第５のクロック信号を出力する第５の発振用遅延セルと、
    前記第５のクロック信号が入力され、前記第５のクロック信号を遅延させた第６のクロック信号を出力する第６の発振用遅延セルと、を備え、
    前記第４のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
    前記第４のクロック信号は、前記発振クロック信号であり、前記第６のクロック信号をリカバリクロック信号としてクロック出力端子から出力する
    ことを特徴とする請求項１に記載のＣＤＲ回路。
  3. 前記第１および第２のデータ用遅延セル、および前記第１ないし第４の発振用遅延セルは、信号の遅延時間が等しい
    ことを特徴とする請求項１に記載のＣＤＲ回路。
  4. 前記第１ないし第４のデータ用遅延セル、および前記第１ないし第６の発振用遅延セルは、信号の遅延時間が等しい
    ことを特徴とする請求項２に記載のＣＤＲ回路。
  5. 前記第１および第２のデータ用遅延セル、および前記第１ないし第４の発振用遅延セルは、ギルバートセル回路である
    ことを特徴とする請求項１に記載のＣＤＲ回路。
  6. 前記第１ないし第４のデータ用遅延セル、および前記第１ないし第６の発振用遅延セルは、ギルバートセル回路である
    ことを特徴とする請求項２に記載のＣＤＲ回路。
  7. 前記第１の発振用遅延セルは、
    ソースが電源に接続され、ドレインが第１の出力端子に接続され、ゲートに第１の電圧が供給される第１のｐＭＯＳトランジスタと、
    ソースが前記電源に接続され、ドレインが第２の出力端子に接続され、ゲートに前記第１の電圧が供給される第２のｐＭＯＳトランジスタと、
    ドレインが前記第１のｐＭＯＳトランジスタのドレインに接続され、ゲートが第１の入力端子に接続された第１のｎＭＯＳトランジスタと、
    ドレインが前記第２のｐＭＯＳトランジスタのドレインに接続され、ソースが前記第１のｎＭＯＳトランジスタのソースに接続され、ゲートが第２の入力端子に接続された第２のｎＭＯＳトランジスタと、
    ドレインが前記第１のｎＭＯＳトランジスタのソースに接続され、ゲートが第３の入力端子に接続された第３のｎＭＯＳトランジスタと、
    ドレインが前記第３のｎＭＯＳトランジスタのソースに接続され、ソースが接地に接続され、ゲートに第２の電圧が供給される第４のｎＭＯＳトランジスタと、
    ドレインが前記第２のｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１の入力端子に接続された第５のｎＭＯＳトランジスタと、
    ドレインが前記第１のｐＭＯＳトランジスタのドレインに接続され、ソースが前記第５のｎＭＯＳトランジスタのソースに接続され、ゲートが前記第２の入力端子に接続された第６のｎＭＯＳトランジスタと、
    ドレインが前記第５のｎＭＯＳトランジスタのソースに接続され、ゲートが第４の入力端子に接続された第７のｎＭＯＳトランジスタと、を有し、
    前記発振クロック信号と前記受信データ信号の何れか一方が、前記第１の入力端子および前記第２の入力端子に、差動入力され、
    前記発振クロック信号と前記受信データ信号の残りの他方が、前記第３の入力端子および前記第４の入力端子に、差動入力され、
    前記第１のクロック信号を、前記第１の出力端子および前記第２の出力端子から、差動出力する
    ことを特徴とする請求項１または２に記載のＣＤＲ回路。
  8. クロック信号を生成するクロック発生器と、前記クロック信号に同期して、パラレル信号をシリアル信号に変換するパラレル−シリアル変換回路と、前記シリアル信号を、各通信規格で規定されている所定の信号レベルに変換したシリアルデータ信号を出力するドライバと、を有する送信機と、
    前記ドライバが出力した前記シリアルデータ信号を伝送する伝送路と、
    前記伝送路を伝送したシリアルデータ信号を受信した受信データ信号に基づいて、リカバリクロック信号およびリカバリデータ信号を生成するＣＤＲ回路と、前記リカバリクロック信号を用いて、前記リカバリデータ信号をパラレル信号に復調するシリアル−パラレル変換回路と、を有する受信機と、を備え、
    前記ＣＤＲ回路は、
    前記受信データ信号が入力され、前記受信データ信号を遅延させた第１のデータ信号を出力する第１のデータ用遅延セルと、
    前記第１のデータ信号が入力され、前記第１のデータ信号を遅延させた第２のデータ信号を出力する第２のデータ用遅延セルと、
    発振クロック信号が入力され、前記発振クロック信号を遅延させた第１のクロック信号を出力するものであり、前記受信データ信号の論理が第１の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第１の論理を反転させた第２の論理である場合には、前記第１のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第１の発振用遅延セルと、
    前記第１のクロック信号が入力され、前記第１のクロック信号を遅延させた第２のクロック信号を出力するものであり、前記第１のデータ信号の論理が前記第２の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理と同じ論理に設定し、一方、前記第１のデータ信号の論理が前記第１の論理である場合には、前記第２のクロック信号の論理を、前記第１のクロック信号の論理を反転させた論理に設定する第２の発振用遅延セルと、
    前記第２のクロック信号が入力され、前記第２のクロック信号を遅延させた第３のクロック信号を出力する第３の発振用遅延セルと、
    前記第３のクロック信号が入力され、前記第３のクロック信号を遅延させ且つ前記第３のクロック信号の論理を反転した論理の第４のクロック信号を前記発振クロック信号として出力する第４の発振用遅延セルと、を備え、
    前記第２のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
    前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力することを特徴とするシリアル通信インターフェイス装置。
JP2013216721A 2013-10-17 2013-10-17 Ｃｄｒ回路、および、シリアル通信インターフェイス回路 Expired - Fee Related JP6159221B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013216721A JP6159221B2 (ja) 2013-10-17 2013-10-17 Ｃｄｒ回路、および、シリアル通信インターフェイス回路
US14/465,477 US9203601B2 (en) 2013-10-17 2014-08-21 CDR circuit and serial communication interface circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013216721A JP6159221B2 (ja) 2013-10-17 2013-10-17 Ｃｄｒ回路、および、シリアル通信インターフェイス回路

Publications (2)

Publication Number Publication Date
JP2015080113A JP2015080113A (ja) 2015-04-23
JP6159221B2 true JP6159221B2 (ja) 2017-07-05

Family

ID=52809660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013216721A Expired - Fee Related JP6159221B2 (ja) 2013-10-17 2013-10-17 Ｃｄｒ回路、および、シリアル通信インターフェイス回路

Country Status (2)

Country Link
US (1) US9203601B2 (ja)
JP (1) JP6159221B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432121B2 (en) 2014-06-05 2016-08-30 Xilinx, Inc. Optical communication circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982834A (en) 1997-05-09 1999-11-09 Sun Microsystems, Incorporated Clock recovery system for high speed small amplitude data stream
US6622256B1 (en) * 2000-03-30 2003-09-16 Intel Corporation System for protecting strobe glitches by separating a strobe signal into pointer path and timing path, filtering glitches from signals on pointer path thereof
JP4031671B2 (ja) * 2002-06-11 2008-01-09 松下電器産業株式会社 クロックリカバリ回路
JP4158465B2 (ja) 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
US7492302B2 (en) * 2007-04-30 2009-02-17 Agilent Technologies, Inc. Analog-to-digital converter with reduced metastable errors
JP4630381B2 (ja) * 2007-05-30 2011-02-09 パナソニック株式会社 スペクトラム拡散制御ｐｌｌ回路及びそのスタートアップ方法
JP5397025B2 (ja) * 2009-06-02 2014-01-22 ソニー株式会社 クロック再生装置および電子機器
JP5494252B2 (ja) 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路

Also Published As

Publication number Publication date
JP2015080113A (ja) 2015-04-23
US20150103964A1 (en) 2015-04-16
US9203601B2 (en) 2015-12-01

Similar Documents

Publication Publication Date Title
JP5022575B2 (ja) クロック信号復元のための回路及び方法
US6041090A (en) Data sampling and recover in a phase-locked loop (PLL)
JP5600237B2 (ja) 集積回路
JP4601606B2 (ja) クロックおよびデータリカバリ位相ロックループならびに高速位相検出器アーキテクチャ
US20150180649A1 (en) Compact low-power fully digital cmos clock generation apparatus for high-speed serdes
CN110232886B (zh) 两级判决反馈均衡器和包括两级判决反馈均衡器的显示器
US8705592B2 (en) Data transmission apparatus, data reception apparatus, and data transmission method
US10419204B2 (en) Serializer-deserializer with frequency doubler
KR102228031B1 (ko) 인터페이스 시스템
JP5358349B2 (ja) データ送信回路及びデータ通信装置
JP2014140100A (ja) 位相比較回路及びデータ受信装置
WO2017199603A1 (ja) 通信システムおよび送信装置
TW201742379A (zh) 使用正交時脈之高速序列轉換器
US20020101947A1 (en) Sampling clock generator circuit and data receiver using the same
US6314151B1 (en) Phase comparator operable at half frequency of input signal
US8169347B2 (en) Parallel-to-serial converter and parallel data output device
JP6159221B2 (ja) Ｃｄｒ回路、および、シリアル通信インターフェイス回路
US7965800B2 (en) Clock recovery apparatus
JP6950187B2 (ja) 回路装置、電子機器及びケーブルハーネス
US20160294540A1 (en) Injection locked clock receiver
JP2010141594A (ja) クロック再生回路及びクロック再生方法
KR20160043319A (ko) Serdes 회로 구동 방법
Lee et al. High-speed transceiver network for in-vehicle communication system
JP3782735B2 (ja) サンプリングクロック発生回路およびこれを用いるデータ受信装置
JP2014168201A (ja) Ｍｓｋ変調回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170417

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20170417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170609

R151 Written notification of patent or utility model registration

Ref document number: 6159221

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees