JP4031671B2 - クロックリカバリ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明はクロックリカバリ回路に関し、さらに詳しくは、データに同期した多相クロックを当該データから抽出するクロックリカバリ回路に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
データの送受信を行うためにはデータとクロックとが必要である。このクロックはデータの取り込みタイミングの基準となる信号である。互いに接続された機器間でのデータ通信などのようにある程度の距離でのデータ通信においてデータを送る経路とクロックを送る経路とを別々に設けると、経路長の差や歪レベルの差により、送信側で設定したデータとクロックとの位相関係を受信側で正確に受信できない場合がある。このため高速なデータ通信を実現できない。この課題を解決するため、受信側でデータの遷移からクロックを抽出し再生するクロックリカバリ技術が用いられている。
【0003】
図17(a)は、特開平8−213979号公報に開示されている従来のクロックリカバリ回路の構成を示す図である。図17(a)に示すクロックリカバリ回路は、VCO100,101と、遅延回路102と、論理回路103,104とを備える。VCO100は、バイアス電圧BIASに応じた周波数で発振する。VCO101は、VCO100と同一の構成を有する。遅延回路102は、非同期入力データ信号Dataを伝送レートの1/2周期遅らせる。論理回路103は、入力データ信号Dataと遅延回路102からの信号との排他的論理和をとる。すなわち論理回路103は、入力データ信号Dataの遷移に応答して、入力データ信号Dataの伝送レートの1/2周期の幅のローパルスを出力する。論理回路104は、VCO101の出力信号と論理回路103の出力信号との論理積を出力する。
【0004】
図17(b)に示すようにこのクロックリカバリ回路では、入力データ信号Dataの遷移に応答して入力データ信号Dataの伝送レートの1/2の期間Lレベルとなる信号Gdatが論理回路103から出力される。VCO101によって生成されたクロックと論理回路103からの信号Gdatとの論理積を論理回路104でとることにより、非同期入力データ信号Dataに同期したクロックECKが抽出される。この構成により、VCO101が所定の周波数でロックしてさえいれば、入力データに対してクロック位相を瞬時にロックさせることが可能となる。
【0005】
しかしながら図17(a)に示すクロックリカバリ回路では単相クロックECKを使うため、VCO101の発振周波数は入力データ信号Dataのデータレートと等しい必要がある。また、VCO101のループに論理回路104が挿入されるため、対応可能なデータレートの上限は、VCO101を構成する遅延回路の合計遅延時間と論理回路104の遅延時間との合計で規定される。したがって超高速のデータ伝送には不向きである。
【0006】
【課題を解決するための手段および発明の効果】
この発明の1つの局面に従うと、クロックリカバリ回路は、第1の発振回路と、エッジ検知回路とを備える。第1の発振回路は、互いに位相が異なりかつ所定の周波数を有する複数のクロックを生成する。エッジ検知回路は、第1の発振回路からの複数のクロックのうちのどの2つのクロックのエッジ間において入力データ信号が遷移したかを検知する。第1の発振回路は、リング状に接続された複数の遅延セルを含み、当該複数の遅延セルの出力を上記複数のクロックとして出力する。複数の遅延セルの各々は、入力データ信号に第1の遅延が付加された信号または前段の遅延セルの出力信号を選択的に遅延させて出力する。エッジ検知回路は、複数の遅延セルのうち検知の結果に応じた1つの遅延セルを、入力データ信号に第1の遅延が付加された信号を遅延させて出力するように制御する。
【0007】
上記クロックリカバリ回路では、第1の発振回路からの複数のクロックのうちのどの2つのクロックのエッジ間で入力データ信号が遷移したかを検知する。そして第1の発振回路の複数の遅延セルのうち検知の結果に応じた1つの遅延セルの入力を前段の遅延セルの出力信号から、入力データ信号に第1の遅延が付加された信号に切り替える。これにより、入力データ信号に同期した複数のクロック(多相クロック)が得られる。
【0008】
また、入力データ信号の遷移を検知するごとに適切なクロックエッジとデータエッジとをすりかえることにより第1の発振回路からの多相クロックの位相を最適化する。したがって、データ伝送が開始されると瞬時に入力データ信号と多相クロックとの位相関係がロックする。ゆえにバーストモード伝送にも対応することができる。
【0009】
また、第1の発振回路からの複数のクロックの位相間隔と入力データ信号のデータレートとを等しくなるように設定すると、第1の発振回路の発振周波数は入力データ信号のデータレートの1/Nとなる。ここでNは、第1の発振回路に含まれる遅延セルの段数である。これにより、従来のクロックリカバリ回路と比べてクロック周波数が緩和され、より高速なデータレートを有するデータ伝送にも対応可能である。
【0010】
好ましくは、上記エッジ検知回路は、複数の遅延パスセレクタを含む。複数の遅延パスセレクタは、複数の遅延セルに対応して設けられる。複数の遅延パスセレクタの各々は、上記複数のクロックのうち対応する2つのクロックのエッジ間において入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力する。複数の遅延セルの各々は、対応する遅延パスセレクタからのマスク信号が活性のとき、入力データ信号に第1の遅延が付加された信号を遅延させて出力する。
【0011】
好ましくは、上記所定期間は、複数の遅延パスセレクタの各々に対応する遅延セルの前段の遅延セルの出力信号の遷移ポイントと、入力データ信号に第1の遅延が付加された信号の遷移ポイントとを含む。
【0012】
好ましくは、上記複数の遅延パスセレクタの各々はラッチ回路を含む。ラッチ回路は、複数の遅延パスセレクタの各々に対応する2つのクロックのエッジ間で活性となるパルス信号を入力データ信号のエッジに応答してラッチし、ラッチした信号を、上記2つのクロックのエッジから所定の位相だけ遅れたリセット信号に応答してリセットする。
【0013】
好ましくは、上記リセット信号は、上記複数のクロックのうちのいずれかのクロックのエッジに同期している。
【0014】
好ましくは、上記クロックリカバリ回路は、第1の遅延回路と、制御回路とをさらに備える。第1の遅延回路は、第1の発振回路からの複数のクロックに第2の遅延を付加する。制御回路は、第2の遅延の遅延量を制御する。複数の遅延パスセレクタの各々は、第1の遅延回路によって第2の遅延が付加された複数のクロックのうち対応する2つのクロックのエッジ間において入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力する。
【0015】
好ましくは、上記制御回路は、第1のクロックと第2のクロックとの位相差が所定の値になるように第2の遅延の遅延量をフィードバック制御する。第1のクロックは、第1の発振回路からの複数のクロックのうちの一のクロックに第2の遅延と第3の遅延とが付加されたものである。第3の遅延の遅延量は、複数の遅延パスセレクタのうちの一の遅延パスセレクタにおいて生じる遅延量を含む。第2のクロックは、第1の発振回路からの複数のクロックのうちの他の一のクロックである。
【0016】
好ましくは、上記制御回路は、入力データ信号のデータレートに応じて第2の遅延の遅延量を離散的に設定する。
【0017】
好ましくは、上記クロックリカバリ回路は、PLL回路をさらに備える。PLL回路は、第1の発振回路と同一構成の第2の発振回路を含む。第2の発振回路は、第1のバイアス電圧に応じた周波数で発振する。PLL回路は、第2の発振回路の発振周波数が基準周波数に等しくなるように第1のバイアス電圧をフィードバック制御する。第1の発振回路は、第1のバイアス電圧に応じた周波数で発振する。
【0018】
好ましくは、上記エッジ検知回路は、複数の遅延パスセレクタを含む。複数の遅延パスセレクタは、第1の発振回路における複数の遅延セルに対応して設けられる。複数の遅延パスセレクタの各々は、第1の発振回路からの複数のクロックのうち対応する2つのクロックのエッジ間において入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力する。第1の発振回路における複数の遅延セルの各々は、対応する遅延パスセレクタからのマスク信号が活性のとき、入力データ信号に第1の遅延が付加された信号を遅延させて出力する。
【0019】
好ましくは、上記クロックリカバリ回路は、第1の遅延回路と、制御回路とをさらに備える。第1の遅延回路は、第1の発振回路からの複数のクロックと第2の発振回路からの複数のクロックとに第2の遅延を付加する。制御回路は、第2の遅延の遅延量を制御する。複数の遅延パスセレクタの各々は、第1の遅延回路によって第2の遅延が付加された第1の発振回路からの複数のクロックのうち対応する2つのクロックのエッジ間において入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を第1の発振回路における対応する遅延セルに出力する。
【0020】
好ましくは、上記制御回路は、第1のクロックと第2のクロックとの位相差が所定の値になるように第2の遅延の遅延量をフィードバック制御する。第1のクロックは、第2の発振回路からの複数のクロックのうちの一のクロックに第2の遅延と第3の遅延とが付加されたものである。第3の遅延の遅延量は、複数の遅延パスセレクタのうちの一の遅延パスセレクタにおいて生じる遅延量を含む。第2のクロックは、第2の発振回路からの複数のクロックのうちの他の一のクロックである。
【0021】
好ましくは、上記制御回路は、入力データ信号のデータレートに応じて第2の遅延の遅延量を離散的に設定する。
【0022】
好ましくは、上記クロックリカバリ回路は、周波数検知回路と、制御信号発生回路とをさらに備える。周波数検知回路は、第1の発振回路の発振周波数と基準周波数とを比較する。制御信号発生回路は、周波数検知回路による比較の結果に応じた制御信号を出力する。第1の発振回路は、制御信号発生回路からの制御信号に応じた周波数で発振する。
【0023】
好ましくは、上記クロックリカバリ回路は、間引き部をさらに備える。間引き部は、入力データ信号のエッジを間引く。エッジ検知回路は、間引き部によってエッジが間引かれた入力データ信号が、上記複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知する。複数の遅延セルの各々は、間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加された信号または前段の遅延セルの出力信号を選択的に遅延させて出力する。エッジ検知回路は、複数の遅延セルのうち検知の結果に応じた1つの遅延セルを、間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加された信号を遅延させて出力するように制御する。
【0024】
好ましくは、上記間引き部は分周器を含む。分周器は、入力データ信号を分周する。
【0025】
この発明のもう1つの局面に従うと、クロックリカバリ回路は、多相クロック発生回路と、エッジ検知部と、位相比較部と、制御回路とを備える。多相クロック発生回路は、互いに位相が異なりかつ所定の周波数を有する複数のクロックを生成する。エッジ検知部は、上記複数のクロックのうちのどの2つのクロックのエッジ間において入力データ信号が遷移したかを検知する。位相比較部は、上記複数のクロックのうちエッジ検知部による検知結果に応じた一のクロックと入力データ信号に第1の遅延が付加された信号との位相を比較する。制御回路は、位相比較部による比較の結果に応じて上記複数のクロックの位相を制御する。
【0026】
好ましくは、上記エッジ検知部は複数の検知回路を含む。位相比較部は複数の位相比較器を含む。複数の位相比較器は、複数の検知回路に対応して設けられる。複数の検知回路の各々は、上記複数のクロックのうち対応する2つのクロックのエッジ間において入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する位相比較器に出力する。複数の位相比較器の各々は、対応する検知回路からのマスク信号が活性のとき、上記複数のクロックのうち対応する一のクロックと入力データ信号に第1の遅延が付加された信号との位相を比較する。
【0027】
好ましくは、上記複数の検知回路の各々はラッチ回路を含む。ラッチ回路は、上記対応する2つのクロックのエッジ間で活性となるパルス信号を入力データ信号のエッジに応答してラッチし、ラッチした信号を、上記対応する2つのクロックのエッジから所定の位相だけ遅れたリセット信号に応答してリセットする。
【0028】
好ましくは、上記リセット信号は、複数のクロックのうちのいずれかのクロックのエッジに同期している。
【0029】
好ましくは、上記多相クロック発生回路は第1の発振回路を含む。第1の発振回路は、リング状に接続された複数の遅延セルを含み、当該複数の遅延セルの出力を上記複数のクロックとして出力する。
【0030】
好ましくは、上記クロックリカバリ回路はPLL回路をさらに備える。PLL回路は、第1の発振回路と同一構成の第2の発振回路を含む。第2の発振回路は、第1のバイアス電圧と第2のバイアス電圧とに応じた周波数で発振する。PLL回路は、第2の発振回路の発振周波数が基準周波数に等しくなるように第1のバイアス電圧をフィードバック制御する。制御回路は、位相比較部による比較の結果に応じた第3のバイアス電圧を出力する。第1の発振回路は、第1のバイアス電圧と第3のバイアス電圧とに応じた周波数で発振する。
【0031】
好ましくは、上記第2のバイアス電圧は、電源電圧と接地電圧との中間電位に設定される。
【0032】
好ましくは、上記クロックリカバリ回路は、周波数検知回路と、制御信号発生回路とをさらに備える。周波数検知回路は、第1の発振回路の発振周波数と基準周波数とを比較する。制御信号発生回路は、周波数検知回路による比較の結果に応じた制御信号を出力する。第1の発振回路は、制御信号発生回路からの制御信号に応じた周波数で発振する。
【0033】
好ましくは、上記クロックリカバリ回路は、第1の遅延回路と、第2の遅延回路とをさらに備える。第1の遅延回路は、入力データ信号に第2の遅延を付加する。第2の遅延回路は、多相クロック発生回路からの複数のクロックに第3の遅延を付加する。エッジ検知部は、第2の遅延が付加された入力データ信号が、第3の遅延が付加された複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知する。位相比較部は、第3の遅延が付加された複数のクロックのうちエッジ検知部による検知結果に応じた一のクロックと、入力データ信号に第1の遅延および第2の遅延が付加された信号との位相を比較する。制御回路は、位相比較部による比較の結果に応じて第2の遅延の遅延量および/または第3の遅延の遅延量を制御する。
【0034】
好ましくは、上記多相クロック発生回路は、複数段の遅延セルと、遅延制御部とを含む。多相クロック発生回路は、複数段の遅延セルの出力を上記複数のクロックとして出力する。複数段の遅延セルの初段の遅延セルの入力には基準クロックが与えられる。遅延制御部は、複数段の遅延セルの最終段の遅延セルの出力と基準クロックとの位相を比較し、比較の結果に応じて複数段の遅延セルの遅延量を制御する。
【0035】
好ましくは、上記クロックリカバリ回路は、間引き部をさらに備える。間引き部は、入力データ信号のエッジを間引く。エッジ検知部は、間引き部によってエッジが間引かれた入力データ信号が、上記複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知する。位相比較部は、上記複数のクロックのうちエッジ検知部による検知結果に応じた一のクロックと、間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加された信号との位相を比較する。
【0036】
好ましくは、上記間引き部は分周器を含む。分周器は、入力データ信号を分周する。
【0037】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【0038】
(第1の実施形態)
<電子通信機器の概略構成>
この発明の第1の実施形態による電子通信機器の概略構成を図1(a)に示す。この電子通信機器1は、外部からの入力データ信号Dataをインタフェース2を介して内部回路に与える。インタフェース2は、クロックリカバリ回路3と、データ再生回路4とを備える。クロックリカバリ回路3は、入力データ信号Dataに同期した多相クロックCLK0〜CLK4を入力データ信号Dataから抽出する。多相クロックCLK0〜CLK4の位相間隔(位相差)は、入力データ信号Dataのデータレートで規定されるデータ幅に等しい。データ再生回路4は、クロックリカバリ回路3からの多相クロックCLK0〜CLK4で入力データ信号Dataを再生する。データ再生回路4は、図1(b)に示すように、多相クロックCLK0〜CLK4の各相のエッジで入力データ信号Dataの1データを再生する。データ再生回路4によって再生された入力データ信号Dataは内部回路に与えられる。
【0039】
<クロックリカバリ回路3の内部構成>
図1に示したクロックリカバリ回路3の内部構成を図2に示す。クロックリカバリ回路3は、電圧制御発振回路(VCO)200と、遅延回路210と、エッヂ検知回路220と、PLL230とを備える。
【0040】
遅延回路210は、入力データ信号Dataのデータレートで規定されるデータ幅に相当する時間Tだけ入力データ信号Dataを遅延させる。
【0041】
VCO200は、PLL230からのバイアス電圧BIASに応じた周波数で発振する。VCO200は、リング状に接続された5段の遅延セル200a〜200eを含む。遅延セル200a〜200eの各々は、前段の遅延セルの出力信号または遅延回路210からの入力データ信号D_Dataを選択的に遅延させて出力する。遅延セル200a〜200eの各々は、エッジ検知回路220からのマスク信号W0〜W4のうち対応するマスク信号に応答して前段の遅延セルの出力信号または遅延回路210からの入力データ信号D_Dataを選択する。遅延セル200a〜200eの各々は、選択した信号をバイアス電圧BIASに応じた遅延量で遅延させる。遅延セル200a〜200eの出力(CLK0,CLK3,CLK1,CLK4,CLK2)は多相クロックCLK0〜CLK4としてクロックリカバリ回路3の外部へ出力される。
【0042】
エッジ検知回路220は、VCO200からの多相クロックCLK0〜CLK4のうちのどの2つのクロックのエッジ間で入力データ信号Dataが遷移したかを検知する。エッジ検知回路220はVCO200の遅延セル200a〜200eにマスク信号W0〜W4を与える。エッジ検知回路220は検知の結果に応じてマスク信号W0〜W4のうち1つを所定期間 活性化する。エッジ検知回路220は、遅延パスセレクタ220a〜220eを含む。遅延パスセレクタ220a〜220eは、VCO200の遅延セル200a〜200eに対応する。遅延パスセレクタ220a〜220eは、対応する遅延セル200a〜200eにマスク信号W0〜W4(W2,W0,W3,W1,W4)を与える。遅延パスセレクタ220a〜220eの各々は、VCO200からの多相クロックCLK0〜CLK4のうち対応する2つのクロックのエッジ間で入力データ信号Dataが遷移すると所定期間 マスク信号を活性化する。
【0043】
PLL230は、位相比較器231と、チャージポンプ232と、ローパスフィルタ233と、電圧制御発振回路(VCO)234とを含む。位相比較器231は、VCO234の出力と基準クロックRefCLKとの位相差に応じた誤差信号を出力する。チャージポンプ232は、位相比較器231からの誤差信号に応じた電圧を出力する。ローパスフィルタ233は、チャージポンプ232からの電圧の高域成分を除去しバイアス電圧BIASとして出力する。VCO234は、VCO200と同一の構成を有する。すなわちVCO234は、VCO200と同様に、リング状に接続された5段の遅延セル200a〜200eを含む。したがってVCO234の発振周波数とVCO200の発振周波数とは等しい。ただしVCO234の遅延セル200a〜200eはつねに前段の遅延セルの出力を遅延させて出力する。VCO234の遅延セル200a〜200eは、ローパスフィルタ233からのバイアス電圧BIASに応じた遅延量だけ前段の遅延セルの出力を遅延させる。VCO234の遅延セル200eの出力は位相比較器231に与えられる。
【0044】
上述のとおりPLL230からのバイアス電圧BIASによってVCO200の発振周波数が制御される。ここでは入力データ信号Dataのデータレートの1/5に基準クロックRefCLKの周波数が設定される。これにより、VCO200からの5相クロックCLK0〜CLK4の位相間隔は、入力データ信号Dataのデータレートで規定されるデータ幅に等しくなる。
【0045】
<遅延セル200a〜200eの内部構成>
次に、図2に示したVCO200における遅延セル200a〜200eの内部構成について説明する。ここでは遅延セル200aを例にして説明する。
【0046】
図3に示すように遅延セル200aは差動型の電圧制御遅延回路である。遅延セル200aはマスク信号W2に応じて入力を切り替える。マスク信号W2がHレベル(活性)のとき遅延セル200aは、入力データ信号(D_Data,/D_Data)をバイアス電圧BIASに応じた遅延量だけ遅延させてクロック(CLK0,/CLK0)として出力する。マスク信号W2がLレベル(不活性)のとき遅延セル200aは、前段の遅延セル200eの出力(CLK2,/CLK2)をバイアス電圧BIASに応じた遅延量だけ反転遅延させてクロック(CLK0,/CLK0)として出力する。
【0047】
VCO200における遅延セル200b〜200eの内部構成も図3に示した遅延セルと同様である。また、VCO234における遅延セル200a〜200eの内部構成も図3に示した遅延セルと同様である。ただしVCO234における遅延セル200a〜200eにはマスク信号に代えて常にLレベル(不活性)の信号が与えられる。したがってVCO234における遅延セル200a〜200eは、常に前段の遅延セルの出力を反転遅延させて出力する。
【0048】
<遅延パスセレクタ220a〜220eの内部構成>
次に、図2に示した遅延パスセレクタ220a〜220eの内部構成について説明する。ここでは遅延パスセレクタ220eを例にして説明する。
【0049】
図4(a)に示すように遅延パスセレクタ220eは、ラッチ回路300と、NOR回路302と、NAND回路303a,303bとを含む。ラッチ回路300は、MOSトランジスタ301a〜301fを含む。
【0050】
ラッチ回路300のPチャネルMOSトランジスタ301bおよびNチャネルMOSトランジスタ301cのゲートにはNAND回路303aからの信号D0が与えられる。信号D0は、クロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間の期間Lレベル(活性)になる。
【0051】
信号D0がHレベル(不活性)の期間では入力データ信号DataにかかわらずノードN1の電位はLレベルになる。
【0052】
信号D0がLレベル(活性)の期間において入力データ信号DataがHレベルのときノードN1には直前の状態(電位)が保持される。信号D0がLレベルの期間において入力データ信号DataがLレベルのときノードN1の電位はHレベルになる。
【0053】
すなわち、信号D0がLレベルでありかつ入力データ信号DataがLレベルである場合に限りノードN1の電位がHレベルになる。Hレベルになった後のノードN1の電位は、信号D0がLレベルである間は入力データ信号DataにかかわらずHレベルのままである。信号D0がHレベルになるとノードN1の電位はLレベルになる。
【0054】
クロックCLK0がLレベルの期間 信号D0はHレベルである。したがってノードN1の電位はLレベルになり、NチャネルMOSトランジスタ301fはオフになる。また、クロックCLK0がLレベルの期間PチャネルMOSトランジスタ301dはオンになる。ゆえにクロックCLK0がLレベルの期間 ノードN2の電位EN0はHレベルになる。
【0055】
信号D0がLレベルの期間クロックCLK0はHレベルである。クロックCLK0がHレベルのときPチャネルMOSトランジスタ301dはオフになる。信号D0がLレベルの期間にNチャネルMOSトランジスタ301e,301fがともにオンになるとノードN2の電位EN0がLレベルに遷移する。
【0056】
信号D0がLレベルでありかつ入力データ信号DataがLレベルであるときノードN1の電位がHレベルとなりNチャネルMOSトランジスタ301fがオンになる。信号D0がLレベルの期間に入力データ信号DataがLレベルからHレベルに遷移するとNチャネルMOSトランジスタ301eがオンになる。信号D0がLレベルであるためノードN1の電位はHレベルのままである。したがってNチャネルMOSトランジスタ301e,301fがともにオンになりノードN2の電位EN0がLレベルに遷移する。この後、信号D0がHレベルに遷移するとノードN1の電位がLレベルになり、入力データ信号Dataの電位にかかわらずノードN2はオープン状態になる。クロックCLK0がHレベルである間はノードN2の電位EN0はLレベルに保たれる。クロックCLK0がHレベルからLレベルに遷移するとPチャネルMOSトランジスタ301dがオンになりノードN2の電位EN0はHレベルになる。
【0057】
図4(b)に示すように遅延パスセレクタ200eでは、クロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間(信号D0がLレベルの期間)において入力データ信号DataがLレベルからHレベルに遷移すると負論理のパルス(EN0)がノードN2から出力される。このパルスの立ち下がりは入力データ信号Dataの立ち上がりエッジに同期し、立ち上がりはクロックCLK0の立ち下がりエッジに同期している。
【0058】
NAND回路303bからの信号D1は、クロックCLK1の立ち上がりエッジとクロックCLK2の立ち上がりエッジとの間の期間Lレベル(活性)になる。ノードN2の電位EN0がLレベルである期間は、信号D1がLレベルである期間を含んでいる。したがってNOR回路302の出力であるマスク信号W4は、クロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移した場合にのみ活性化される(Hレベルになる)。マスク信号W4が活性化される期間は、信号D1がLレベル(活性)である期間に等しい。
【0059】
以上のように遅延パスセレクタ220eは、VCO200からのクロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間(信号D1がLレベルの期間)マスク信号W4を活性化する(Hレベルにする)。
【0060】
遅延パスセレクタ220a〜220dの内部構成も図4(a)に示した遅延パスセレクタ220eの内部構成と同様である。なお、遅延パスセレクタ220aは、VCO200からのクロックCLK3の立ち上がりエッジとクロックCLK4の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W2を活性化する(Hレベルにする)。遅延パスセレクタ220bは、VCO200からのクロックCLK1の立ち上がりエッジとクロックCLK2の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W0を活性化する(Hレベルにする)。遅延パスセレクタ220cは、VCO200からのクロックCLK4の立ち上がりエッジとクロックCLK0の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W3を活性化する(Hレベルにする)。遅延パスセレクタ220dは、VCO200からのクロックCLK2の立ち上がりエッジとクロックCLK3の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W1を活性化する(Hレベルにする)。
【0061】
<クロックリカバリ回路3の動作>
次に、図2に示したクロックリカバリ回路3の動作について図5を参照しつつ説明する。
【0062】
時刻t1において入力データ信号DataがLレベルからHレベルに遷移する。時刻t1は、信号D0がLレベル(活性)である期間内すなわちVCO200からのクロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間の時刻である。時刻t1における入力データ信号Dataの遷移に応答して遅延パスセレクタ220eはノードN2の電位EN0をLレベルにする。そして遅延パスセレクタ220eは、ノードN2の電位EN0がLレベルである期間におけるクロックCLK1の立ち上がりからクロックCLK2の立ち上がりまでの期間(クロック信号D1がLレベルの期間)マスク信号W4を活性化する(Hレベルにする)。活性のマスク信号W4を受けるとVCO200の遅延セル200eは、前段の遅延セル200dの出力信号CLK4から入力データ信号D_Dataに入力を切り替える。マスク信号W4が活性の期間(マスクウィンドウ)には、遅延セル200eの前段の遅延セル200dの出力CLK4の遷移ポイントが含まれている。遅延セル200dの出力CLK4の遷移ポイントはマスクウィンドウの中央に位置している。マスクウィンドウによって遅延セル201dの出力CLK4の遷移ポイントがマスクされる。
【0063】
時刻t2において遅延回路210からの入力データ信号D_DataがLレベルからHレベルに遷移する。時刻t2は、マスク信号W4が活性の期間(マスクウィンドウ)に含まれている。時刻t2における入力データ信号D_Dataの遷移に応答して遅延セル200eの出力CLK2が遷移する。この結果、遅延セル200eの前段の遅延セル200dの出力CLK4のエッジと入力データ信号D_Dataのエッジとがすりかえられる。すなわち遅延セル220eの出力CLK2の遷移時刻が入力データ信号D_Dataによって規定される。これにより、この出力CLK2の遷移時刻以降のクロックエッジと入力データ信号Dataのエッジとの位相関係が固定される。以上のようにして、入力データ信号Dataに同期した多相クロックCLK0〜CLK4が得られる。
【0064】
なお、ここではVCO200からの5相クロックCLK0〜CLK4のうちのクロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間で入力データ信号Dataが遷移した場合について説明した。これ以外のクロックエッジ間で入力データ信号Dataが遷移したときにも同様にして入力データ信号Dataに同期した多相クロックCLK0〜CLK4が得られる。
【0065】
<効果>
以上のように第1の実施形態におけるクロックリカバリ回路3では、VCO200からの多相クロックCLK0〜CLK4のうちのどの2つのクロックのエッジ間で入力データ信号DataがLレベルからHレベルに遷移したかを検知する。そしてVCO200の遅延セル200a〜200eのうち検知の結果に応じた1つの遅延セルの入力を前段の遅延セルの出力信号から入力データ信号D_Dataに切り替える。これにより、入力データ信号Dataに同期した多相クロックCLK0〜CLK4が得られる。
【0066】
また、入力データ信号Dataの遷移を検知するごとに適切なクロックエッジとデータエッジとをすりかえることによりVCO200からの多相クロックCLK0〜CLK4の位相を最適化する(多相クロックCLK0〜CLK4を入力データ信号Dataに同期させる)。したがって、データ伝送が開始されると瞬時に入力データ信号Dataと多相クロックCLK0〜CLK4との位相関係がロックする。ゆえにバーストモード伝送にも対応することができる。
【0067】
また、VCO200からの5相クロックCLK0〜CLK4の位相間隔と入力データ信号Dataのデータレートとが等しくなるようにしたため、VCO200の発振周波数は入力データ信号Dataのデータレートの1/5となる。これにより、図17に示した従来のクロックリカバリ回路と比べてクロック周波数が緩和され、より高速なデータレートを有するデータ伝送にも対応可能である。
【0068】
また、対応可能なデータレートは、VCO200を構成する遅延セル200a〜200eの各々において設定可能な遅延量が、データレートで規定されるデータ幅より小さい場合である。これに対し、たとえば3倍オーバーサンプリング方式のクロックリカバリ回路において対応可能なデータレートは、VCOを構成する遅延回路で設定可能な遅延量の3倍が、データレートで規定されるデータ幅より小さい場合である。すなわち、第1の実施形態におけるクロックリカバリ回路3は、3倍オーバーサンプリング方式のクロックリカバリ回路よりも3倍高いデータレートに対応可能である。
【0069】
<変形例>
ここではVCO200からの5相クロックCLK0〜CLK4の位相間隔と入力データ信号Dataのデータレートとを等しくするため基準クロックRefCLKの周波数を入力データ信号Dataのデータレートの1/5に設定した。VCO234の出力を位相比較器231に入力する経路および/または基準クロックRefCLKを位相比較器231に入力する経路に分周器を挿入することにより、基準クロックRefCLKの周波数を所望の値に設定することができる。
【0070】
MOSトランジスタの特性のばらつき、バイアス電圧BIASの変動の位置依存性などによりVCO200の発振周波数とVCO234の発振周波数とは完全には同一にならない。また、入力データ信号Dataのクロックソースと基準クロックRefCLKのクロックソースとが異なる場合には入力データ信号Dataの転送レートに対して基準クロックRefCLKの周波数が所定の値から僅かにずれている。このため入力データ信号DataのデータレートとVCO200の発振周波数とが一致しない。しかし、図2に示すクロックリカバリ回路3では入力データ信号Dataの遷移を検知するごとに多相クロックCLK0〜CLK4の位相を最適化する。これにより、入力データ信号Dataの遷移がある頻度以上で発生すれば入力データ信号Dataと多相クロックCLK0〜CLK4とのロック状態を保つことができる。たとえば入力データ信号Dataのデータレートに対してVCO200の発振周波数が1%ずれていた場合でも、50ビットに1回以上の頻度で入力データ信号Dataの遷移が発生すれば原理的にはロック状態を保つことは可能である。
【0071】
ここではVCO200内の遅延セルの段数を5としVCO200から出力されるクロックの相数を5としたが、VCO200内の遅延セルの段数はこれには限られない。遅延回路210からの入力データ信号D_DataのLレベルからHレベルへの遷移ポイントと前段の遅延セルの出力信号の遷移ポイントとが、各遅延セルに与えるべきマスク信号の活性期間(マスクウィンドウ)に含まれるように調整すれば、VCO200を任意の段数の遅延セルで構成することができる。
【0072】
ここでは多相クロックCLK0〜CLK4の位相間隔と入力データ信号Dataのデータレートとを等しく設定したが、入力データ信号Dataのデータレートで規定される時間の整数分の1に多相クロックCLK0〜CLK4の位相間隔を設定することも可能である。
【0073】
図4(a)に示した遅延パスセレクタ220a〜220eは、対応する2つのクロックのエッジ間における入力データ信号DataのLレベルからHレベルへの遷移に反応する。図4(a)に示した構成においてPチャネルMOSトランジスタとNチャネルMOSトランジスタとを入れ替えかつ入力信号を逆転させれば、対応する2つのクロックのエッジ間における入力データ信号DataのHレベルからLレベルへの遷移に反応する遅延パスセレクタが得られる。これら2種類の遅延パスセレクタを併用することにより、入力データ信号Dataの遷移密度がより少ない場合でもロック状態を保つことができる。
【0074】
ここで説明したクロックリカバリ回路3が必要となるような高速シリアルデータ通信では、一般に、データは差動信号として送られる。したがって、データ信号と相補の関係にある信号を正しいタイミングで生成することは可能である。図4(a)に示した遅延パスセレクタに入力データ信号Dataと相補の関係にある信号を入力すれば、入力データ信号DataのHレベルからLレベルへの遷移に対しても遅延パスセレクタは反応する。これにより、入力データ信号Dataの遷移密度がより少ない場合でもロック状態を保つことができる。
【0075】
ここではマスクウィンドウの幅(マスク信号の活性期間)を、入力データ信号Dataのデータレートで規定されるデータ幅に等しくした。しかしマスクウィンドウは、すりかえるべきクロックエッジを含みかつその前後のクロックエッジを含まなければよい。したがって、たとえば図5ではクロックCLK4のエッジをすり替えるためにマスク信号W4を使ったが、マスク信号W4に代えて信号EN0を使ってもよい。
【0076】
(第2の実施形態)
第1の実施形態によるクロックリカバリ回路では、前段の遅延セルの出力(すりかえられるべきクロック)の遷移ポイントをその中央に含むようにマスクウィンドウを生成することが望ましい。
【0077】
ところが第1の実施形態では、マスク信号W0〜W4を生成する際に遅延パスセレクタ220a〜220eにおいて生じる遅延を考慮していない。たとえば図4(a)に示した遅延パスセレクタ220eにおいては、クロックCLK0,CLK1とクロック/CLK1,/CLK2とから信号D0,D1を生成する際にNAND回路303a,303bにおいて生じるゲート遅延(遅延量tg1)、信号D1と信号EN0とからマスク信号W4を生成する際にNOR回路302において生じるゲート遅延(遅延量tg2)である。遅延パスセレクタ220a〜220dにおいても同様の遅延が生じる。
【0078】
入力データ信号Dataのデータレートが高くなるにつれてこの遅延時間による影響が大きくなりマスクウィンドウを最適な位置に設定することが困難になる。第2の実施形態ではこの遅延時間による影響を抑制することを目的とする。
【0079】
<クロックリカバリ回路の構成>
第2の実施形態によるクロックリカバリ回路の構成を図6に示す。このクロックリカバリ回路は、図2に示したクロックリカバリ回路の構成に加えてさらに遅延ブロック400,410,420と、位相比較器430と、チャージポンプ440と、ローパスフィルタ450とを備える。
【0080】
遅延ブロック400は遅延回路400a〜400eを含む。遅延回路400a〜400eは、VCO200の遅延セル200a〜200eの出力を制御信号CTL1に応じた遅延量tdだけ遅延させてエッジ検知回路220に与える。すなわち遅延回路400a〜400eは、VCO200からの5相クロックCLK0〜CLK4に遅延量tdの遅延を付加する。遅延ブロック400の遅延回路400a〜400eの出力(D_CLK0,D_CLK3,D_CLK1,D_CLK4,D_CLK2)は多相クロックD_CLK0〜D_CLK4として外部へ出力される。
【0081】
遅延ブロック410は遅延ブロック400と同一の構成を有する。すなわ遅延ブロック410は、遅延ブロック400と同様に、遅延回路400a〜400eを含む。遅延ブロック410の遅延回路400a〜400eは、VCO234の遅延セル200a〜200eの出力を制御信号CTL1に応じた遅延量tdだけ遅延させて遅延ブロック420に与える。
【0082】
遅延ブロック420は遅延回路420a〜420eを含む。遅延回路420a〜420eは、遅延ブロック410の遅延回路400a〜400eの出力に遅延量Dの遅延を付加する。遅延量Dは、遅延パスセレクタ220a〜220eにおいてマスク信号を生成する際に生じる遅延量に相当する。ここでは、D=tg1+tg2である。
【0083】
位相比較器430は、遅延ブロック420の遅延回路420dの出力とVCO234の遅延セル200eの出力との位相差に応じた誤差信号を出力する。チャージポンプ440は、位相比較器430からの誤差信号に応じた電圧を出力する。ローパスフィルタ450は、チャージポンプ440からの電圧の高域成分を除去し制御信号CTL1として出力する。制御信号CTL1は遅延ブロック400,410に与えられる。
【0084】
このクロックリカバリ回路では、遅延パスセレクタ220a〜220eとVCO200の遅延セル200a〜200eとの対応が第1の実施形態における対応とは異なる。このクロックリカバリ回路では、遅延パスセレクタ220a〜220eはVCO200の遅延セル200b〜200e,200aに対応する。
【0085】
遅延パスセレクタ220eは、VCO200の遅延セル200aにマスク信号W2を与える。遅延パスセレクタ220eは、遅延ブロック400の遅延回路400aからのクロックD_CLK0の立ち上がりエッジと遅延ブロック400の遅延回路400cからのクロックD_CLK1の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W2を活性化する(Hレベルにする)。
【0086】
遅延パスセレクタ220aは、VCO200の遅延セル200bにマスク信号W0を与える。遅延パスセレクタ220aは、遅延ブロック400の遅延回路400bからのクロックD_CLK3の立ち上がりエッジと遅延ブロック400の遅延回路400dからのクロックD_CLK4の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W0を活性化する(Hレベルにする)。
【0087】
遅延パスセレクタ220bは、VCO200の遅延セル200cにマスク信号W3を与える。遅延パスセレクタ220bは、遅延ブロック400の遅延回路400cからのクロックD_CLK1の立ち上がりエッジと遅延ブロック400の遅延回路400eからのクロックD_CLK2の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W3を活性化する(Hレベルにする)。
【0088】
遅延パスセレクタ220cは、VCO200の遅延セル200dにマスク信号W1を与える。遅延パスセレクタ220cは、遅延ブロック400の遅延回路400dからのクロックD_CLK4の立ち上がりエッジと遅延ブロック400の遅延回路400aからのクロックD_CLK0の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W1を活性化する(Hレベルにする)。
【0089】
遅延パスセレクタ220dは、VCO200の遅延セル200eにマスク信号W4を与える。遅延パスセレクタ220dは、遅延ブロック400の遅延回路400eからのクロックD_CLK2の立ち上がりエッジと遅延ブロック400の遅延回路400bからのクロックD_CLK3の立ち上がりエッジとの間で入力データ信号DataがLレベルからHレベルに遷移すると、これに応答して所定期間マスク信号W4を活性化する(Hレベルにする)。
【0090】
<クロックリカバリ回路の動作>
第1の実施形態と同様に、入力データ信号Dataのデータレートの1/5に基準クロックRefCLKの周波数が設定され、VCO200からの5相クロックCLK0〜CLK4の位相間隔は入力データ信号Dataのデータレートで規定されるデータ幅Tに等しい。したがってVCO200,234の遅延セル200a〜200eの各々における遅延量はT/2になる。
【0091】
このクロックリカバリ回路では、遅延ブロック420の遅延回路420dの出力とVCO234の遅延セル200eの出力との位相差がゼロになるように遅延回路400a〜400eにおける遅延量tdがフィードバック制御される。すなわち、遅延量(td+D)がT/2になるように遅延量tdが制御される。
【0092】
このようにすると、図7に示すように、すりかえるべきクロック(ここではCLK2)の遷移ポイントをその中央に含むようにマスクウィンドウ(ここではW2)が生成される。
【0093】
<効果>
マスク信号W0〜W4を生成する際に遅延パスセレクタ220a〜220eにおいて生じる遅延の遅延量は入力データ信号Dataのデータレートとは無関係である。したがって入力データ信号Dataのデータレートにレンジがある場合、すべてのデータレートにおいてマスクウィンドウが最適な位置に設定されるように固定遅延を用いて調整することは困難である。しかし第2の実施形態によるクロックリカバリ回路では、遅延量(td+D)がT/2になるように遅延量tdをフィードバック制御するため、入力信号Dataのデータレートに関わらずマスクウィンドウを最適な位置に設定することができる。
【0094】
<変形例>
ここでは遅延量(td+D)がT/2になるように遅延量tdをフィードバック制御した。しかし遅延量(td+D)の目標値はT/2には限られない。入力信号Dataのデータレートに応じてT/2の整数倍(T/2,T,3T/2,・・・)に設定すればよい。なお、遅延量(td+D)の目標値に応じて遅延パスセレクタ220a〜220eとVCO200の遅延セル200a〜200eとの対応を変える必要がある。
【0095】
遅延回路400a〜400eにおける遅延量tdを入力データ信号Dataのデータレートに応じて離散的に切り替えてもよい。たとえば遅延回路400a〜400eの構成を、図8に示すように、遅延量の異なる3つのパスを制御回路460からの信号SW1〜SW3に応じて切り替え可能な構成にする。また、図6に示した位相比較器430・チャージポンプ440・ローパスフィルタ450に代えて図8に示す制御回路460を設ける。制御回路460は、入力データ信号Dataのデータレートに応じて信号SW1〜SW3のうち1つを活性化する。このようにすれば、遅延回路400a〜400eにおける遅延量tdを入力データ信号Dataのデータレートに応じて離散的に切り替えることができる。
【0096】
複数の入力チャネルを有するインタフェースに適用する場合、図6に示したクロックリカバリ回路を各チャネルに対して設けてもよい。しかし以下のようにすれば回路面積を小さくすることができる。制御信号CTL1を生成するための位相比較器430・チャージポンプ440・ローパスフィルタ450をある1つのチャネルに対するクロックリカバリ回路にのみ設ける。そしてこの制御信号CTL1を、他のチャネルに対するクロックリカバリ回路の遅延ブロック400,410に共通に与える。このようにすれば、制御信号CTL1を生成するための位相比較器430・チャージポンプ440・ローパスフィルタ450は1組ですむため回路面積を削減することができる。また性能的にも、VCO234の遅延セル200a〜200eへの入力は前段の遅延セルの出力に固定されているためVCO234からのクロックの位相ノイズは小さく、マスクウィンドウの位置の絶対精度は高い。
【0097】
(第3の実施形態)
<クロックリカバリ回路の構成>
第3の実施形態によるクロックリカバリ回路の構成を図9に示す。このクロックリカバリ回路は、遅延回路210と、エッジ検知回路220と、電圧制御発振回路(VCO)500と、PLL530と、位相比較回路540a〜540eと、制御回路550とを備える。
【0098】
VCO500は、PLL530からのバイアス電圧BIASおよび制御回路550からのバイアス電圧BIAS3に応じた周波数で発振する。VCO500は、リング状に接続された5段の遅延セル500a〜500eを含む。遅延セル500a〜500eの各々は、PLL530からのバイアス電圧BIASおよび制御回路550からのバイアス電圧BIAS3に応じた遅延量で前段の遅延セルの出力信号を反転遅延させる。遅延セル500a〜500eの出力(CLK0,CLK3,CLK1,CLK4,CLK2)は多相クロックCLK0〜CLK4としてクロックリカバリ回路の外部へ出力される。
【0099】
PLL530は、位相比較器231と、チャージポンプ232と、ローパスフィルタ233と、電圧制御発振回路(VCO)534とを含む。VCO534は、VCO500と同一の構成を有する。すなわちVCO534は、VCO500と同様に、リング状に接続された5段の遅延セル500a〜500eを含む。ただしVCO534の遅延セル500a〜500eは、PLL530からのバイアス電圧BIASおよび一定レベルのバイアス電圧BIAS2に応じた遅延量で前段の遅延セルの出力信号を反転遅延させる。バイアス電圧BIAS2のレベルは電源電圧と接地電圧との中間電位に設定される。
【0100】
位相比較回路540aは、遅延パスセレクタ220aからのマスク信号W2が活性のとき、遅延回路210からの入力データ信号D_Dataの立ち上がりエッジとVCO500の遅延セル500eの出力/CLK2の立ち上がりエッジとの位相差に応じた誤差信号を出力する。
【0101】
位相比較回路540bは、遅延パスセレクタ220bからのマスク信号W0が活性のとき、遅延回路210からの入力データ信号D_Dataの立ち上がりエッジとVCO500の遅延セル500aの出力/CLK0の立ち上がりエッジとの位相差に応じた誤差信号を出力する。
【0102】
位相比較回路540cは、遅延パスセレクタ220cからのマスク信号W3が活性のとき、遅延回路210からの入力データ信号D_Dataの立ち上がりエッジとVCO500の遅延セル500bの出力/CLK3の立ち上がりエッジとの位相差に応じた誤差信号を出力する。
【0103】
位相比較回路540dは、遅延パスセレクタ220dからのマスク信号W1が活性のとき、遅延回路210からの入力データ信号D_Dataの立ち上がりエッジとVCO500の遅延セル500cの出力/CLK1の立ち上がりエッジとの位相差に応じた誤差信号を出力する。
【0104】
位相比較回路540eは、遅延パスセレクタ220eからのマスク信号W4が活性のとき、遅延回路210からの入力データ信号D_Dataの立ち上がりエッジとVCO500の遅延セル500dの出力/CLK4の立ち上がりエッジとの位相差に応じた誤差信号を出力する。
【0105】
制御回路550は、位相比較回路540a〜540eからの誤差信号に応じたバイアス電圧BIAS3を生成する。バイアス電圧BIAS3はVCO500に与えられる。
【0106】
<遅延セル500a〜500eの内部構成>
次に、図9に示したVCO500における遅延セル500a〜500eの内部構成について説明する。ここでは遅延セル500aを例にして説明する。
【0107】
図10に示すように遅延セル500aは差動型の電圧制御遅延回路である。遅延セル500aは、PチャネルMOSトランジスタ501a〜501dと、NチャネルMOSトランジスタ501e〜501fと、電流源502とを含む。PチャネルMOSトランジスタ501a〜501bのゲートにはローパスフィルタ233からのバイアス電圧BIASが与えられる。PチャネルMOSトランジスタ501c〜501dのゲートには制御回路550からのバイアス電圧BIAS3が与えられる。NチャネルMOSトランジスタ501e〜501fのゲートには前段の遅延セル500eの出力CLK4,/CLK4が与えられる。以上のように構成された遅延セル500aは、前段の遅延セル500eの出力CLK2,/CLK2をバイアス電圧BIASおよびBIAS3に応じた遅延量だけ反転遅延させてクロックCLK0,/CLK0として出力する。
【0108】
VCO500における遅延セル500b〜500eの内部構成も図10に示した遅延セルと同様である。また、VCO534における遅延セル500a〜500eの内部構成も図10に示した遅延セルと同様である。ただしVCO534における遅延セル500a〜500eでは、バイアス電圧BIAS3に代えて一定のバイアス電圧BIAS2がPチャネルMOSトランジスタ501c〜501dのゲートに与えられる。
【0109】
ここでは制御回路550からのバイアス電圧BIAS3のレベルをバイアス電圧BIAS2のレベルに初期設定する。これによりVCO500の発振周波数とVCO534の発振周波数とが等しくなる。また入力データ信号Dataのデータレートの1/5に基準クロックRefCLKの周波数を設定する。これにより、VCO200からの5相クロックCLK0〜CLK4の位相間隔は、入力データ信号Dataのデータレートで規定されるデータ幅に等しくなる。
【0110】
<クロックリカバリ回路の動作>
次に、図9に示したクロックリカバリ回路の動作について図11を参照しつつ説明する。
【0111】
第1の実施形態において説明したのと同様に、時刻t1における入力データ信号DataのLレベルからHレベルへの遷移に応答して遅延パスセレクタ220eはマスク信号W4を活性化する(Hレベルにする)。マスク信号W4が活性の期間(マスクウィンドウ)には、遅延セル200eの前段の遅延セル200dの出力CLK4の遷移ポイントが含まれている。時刻t2において遅延回路210からの入力データ信号D_DataがLレベルからHレベルに遷移する。時刻t2は、マスク信号W4が活性の期間(マスクウィンドウ)に含まれている。
【0112】
活性のマスク信号W4に応答して位相比較回路540eが活性化される。活性化された位相比較回路540eは、入力データ信号D_Dataの立ち上がりエッジの位相と前段の遅延セル200dの出力/CLK4の立ち上がりエッジの位相とを比較し、比較の結果に応じた誤差信号を出力する。そして位相比較回路540eからの誤差信号に応じたレベルのバイアス電圧BIAS3が制御回路550から出力される。これにより、VCO500からのクロックCLK0〜CLK4のエッジと入力データ信号Dataのエッジとの位相関係が固定される。
【0113】
以上のようにして、入力データ信号Dataに同期した多相クロックCLK0〜CLK4が得られる。
【0114】
なお、ここではVCO200からの5相クロックCLK0〜CLK4のうちのクロックCLK0の立ち上がりエッジとクロックCLK1の立ち上がりエッジとの間で入力データ信号Dataが遷移した場合について説明した。これ以外のクロックエッジ間で入力データ信号Dataが遷移したときにも同様にして入力データ信号Dataに同期した多相クロックCLK0〜CLK4が得られる。
【0115】
<変形例>
制御回路550によるバイアス電圧BIAS3の制御はアナログ的な制御でもデジタル的な制御でもよい。
【0116】
図9に示した構成に加えてVCO534の周波数ロックを検知する回路をさらに設け、VCO534が周波数ロックしVCO534の発振周波数を制御するバイアス電圧BIASが安定してからエッジ検知回路220が動作するように設定してもよい。この場合、バイアス電圧BIAS2を設けずに(バイアス電圧BIAS2に代えて)バイアス電圧BIASを入力すればよい。VCO534がロックするまではバイアス電圧BIAS3をバイアス電圧BIASと同電位にする。VCO534がロックした後に、エッジ検知回路220からのマスク信号W0〜W4に応じてクロックとデータとを比較し、その比較結果をフィードバックしてバイアス電圧BIAS3を制御する。このようにすれば、マスクウィンドウ内で比較されるクロックエッジとデータエッジの位相が一致するように設定できる。
【0117】
図9に示した構成では、バイアス電圧BIAS3のレベルを中間電位に初期設定しバイアス電圧BIAS3のレベルを上下に可動とすることでクロックVCO0〜VCO4の位相を前後に調整できるようにした。図10に示した電圧制御遅延回路とは逆のゲイン特性をもつ電圧制御遅延回路をデータ側に挿入すれば、バイアス電圧BIAS3の初期電位がレンジの端でもデータとクロックとの相対位相差を加減速できる。たとえばVCO500に供給されるバイアス電圧BIAS3のイニシャル電位が0Vの場合、図10に示した電圧制御遅延回路ではこの状態からは減速しかできない。上述の電圧制御遅延回路をデータ側に挿入した場合、副周波数調整部(図10に示したPチャネルMOSトランジスタ501c〜501dに対応する。)に入力されるバイアスのイニシャル電位を減速が可能なレベルに設定する。これにより、VCO500に供給されるバイアス電圧BIAS3のイニシャル電位が0Vのままでも、データ側に挿入した電圧制御遅延回路によってデータ位相を遅らせる(減速する)ことでクロックVCO0〜VCO4の位相を相対的に進めることができる。
【0118】
(第4の実施形態)
第4の実施形態によるクロックリカバリ回路は、図2に示したPLL230または図9に示したPLL530に代えて図12に示す周波数検知回路531・チャージポンプ532・ローパスフィルタ533を備える。その他の構成は図2または図9に示したクロックリカバリ回路と同様である。
【0119】
周波数検知回路531は、基準クロックRefCLKの周波数とVCO200(500)の遅延セル200e(500e)の出力の周波数との差に応じた誤差信号を出力する。チャージポンプ532は、周波数検知回路531からの誤差信号に応じた電圧を出力する。ローパスフィルタ533は、チャージポンプ532からの電圧の高域成分を除去しバイアス電圧BIASとして出力する。
【0120】
このクロックリカバリ回路では、周波数のリファレンスとなる基準クロックRefCLKとVCO200(500)の発振周波数とを比較し、VCO200(500)の発振周波数がリファレンス周波数に等しくなるようにバイアス電圧BIASが制御される。
【0121】
以上のように構成されたクロックリカバリ回路においても図2または図9に示したクロックリカバリ回路と同様の効果が得られる。
【0122】
(第5の実施形態)
第5の実施形態によるクロックリカバリ回路の構成を図13に示す。このクロックリカバリ回路は、図9に示したクロックリカバリ回路の構成に加えて遅延回路560と遅延ブロック570とをさらに備える。
【0123】
遅延回路560は、制御回路550からの制御信号CTL2に応じた遅延量で入力データ信号Dataを遅延させる。
【0124】
遅延ブロック570は遅延回路570a〜570eを含む。遅延回路570a〜570eは、制御回路550からの制御信号CTL3に応じた遅延量で遅延セル500a〜500eの出力を遅延させる。遅延ブロック570の遅延回路570a〜570eの出力(D_CLK0,D_CLK3,D_CLK1,D_CLK4,D_CLK2)は多相クロックD_CLK0〜D_CLK4として外部へ出力される。
【0125】
遅延回路210には、遅延回路560によって遅延が付加された入力データ信号が与えられる。
【0126】
エッジ検知回路220には、入力データ信号Dataに代えて遅延回路560からの入力データ信号が与えられ、VCO500からの多相クロックCLK0〜CLK4に遅延回路500a〜500eによる遅延が付加された多相クロックD_CLK0〜D_CLK4がVCO500からの多相クロックCLK0〜CLK4に代えて与えられる。
【0127】
位相比較回路540a〜540eには、クロック/CLK2〜/CLK4に代えて遅延ブロック570からのクロック/D_CLK2〜/D_CLK4が与えられる。
【0128】
制御回路550は、位相比較回路540a〜540eからの誤差信号(位相比較結果)に応じ、クロック/D_CLK2〜/D_CLK4の位相のほうが早い場合には制御信号CTL3を制御してクロックD_CLK0〜D_CLK4の位相を遅らせ、データ信号D_Dataの位相のほうが早い場合には制御信号CTL2を制御してデータ信号D_Dataの位相を遅らせる。このように、位相差に応じて制御信号CTL2,CTL3のいずれか一方を制御することにより、多相クロックD_CLK0〜D_CLK4の位相および入力データ信号Dataの位相の一方を他方に対して相対的に遅らせたり早めたりする。これにより多相クロックD_CLK0〜D_CLK4と入力データ信号Dataとの位相が揃えられる。
【0129】
なお、ここでは位相差に応じて制御信号CTL2,CTL3のいずれか一方を制御する場合に付いて説明したが、制御信号CT2,CT3の両方を制御してもよい。また、制御信号CTL2,CTL3の制御はアナログ的なものでもデジタル的なものでもよい。また、遅延回路560,570a〜570eは、図8に示したように、コントロールビットによって離散的に遅延量を設定する構成でもよい。
【0130】
(第6の実施形態)
第6の実施形態によるクロックリカバリ回路は、図9に示したVCO500およびPLL530に代えて図14に示すDLL回路を備える。その他の構成は図9に示したクロックリカバリ回路と同様である。
【0131】
図14に示すDLL回路は、遅延線600と、位相比較器610と、チャージポンプ620と、ローパスフィルタ630とを備える。
【0132】
遅延線600は、直列に接続された5段の遅延セル600a〜600eを含む。遅延セル600a〜600eはローパスフィルタ630からのバイアス電圧BIASに応じた遅延量で入力信号を正転遅延させる。初段の遅延セル600aには基準クロックRefCLKが与えられる。基準クロックRefCLKの周波数は、入力データ信号Dataのデータレートの1/5に設定される。
【0133】
位相比較器610は、遅延線600の最終段の遅延セル600eの出力と基準クロックRefCLKとの位相差に応じた誤差信号を出力する。チャージポンプ620は、位相比較器610からの誤差信号に応じた電圧を出力する。ローパスフィルタ630は、チャージポンプ620からの電圧の高域成分を除去しバイアス電圧BIASとして出力する。
【0134】
このDLL回路では5段の遅延セル600a〜600eを通過する前後のクロックRefCLKの位相を比較するため、5段の遅延セル600a〜600eにおける遅延の合計が基準クロックRefCLKの1周期に等しくなる。これにより、入力データ信号Dataのデータレートで規定されるデータ幅にその位相間隔が等しい多相クロックCLK0〜CLK4が得られる。
【0135】
(第7の実施形態)
第7の実施形態によるクロックリカバリ回路の構成を図15に示す。このクロックリカバリ回路は、図2に示したクロックリカバリ回路の構成に加えて分周回路700をさらに備える。分周回路700は、エッジ検知回路220およびVCO200に入力データ信号Dataが入力される経路に挿入され、入力データ信号Dataを1/2分周する。これにより入力データ信号Dataのエッジが1つおきに間引かれる。
【0136】
エッジが間引かれた入力データ信号はエッジ検知回路220およびVCO200に送られる。エッジ検知回路220は、エッジが間引かれた入力データ信号が、VCO200からの多相クロックCLK0〜CLK4のうちのどの2つのクロックのエッジ間で遷移したかを検知する。エッジ検知回路220は検知の結果に応じてマスク信号W0〜W4のうち1つを所定期間 活性化する。VCO200の遅延セル200a〜200eの各々は、エッジ検知回路220からのマスク信号W0〜W4のうち対応するマスク信号に応答して前段の遅延セルの出力信号または遅延回路210からの入力データ信号D_Data(エッジが間引かれた入力データ信号に遅延回路210による遅延Tが付加された信号)を選択する。
【0137】
VCO200の遅延セル200a〜200eに与えられる入力データ信号D_Data(エッジが間引かれた入力データ信号に遅延回路210による遅延Tが付加された信号)の位相は、もとの入力データ信号Dataの位相に対して、分周回路700および遅延回路210によって付加される遅延分遅れる。したがって、遅延回路210の遅延量を調整することでデータとクロックの位相関係を最適化できる。
【0138】
図15に示したクロックリカバリ回路によれば、遅延回路210に入力される入力データ信号のデータ幅が広げられ当該入力データ信号の傾きを小さくすることができる。これにより、VCO200の遅延セル200a〜200eに入力される信号D_Dataの傾きを遅延セル200a〜200eの出力CLK0〜CLK4の傾きと等しくすることができる。この結果、入力経路にかかわらず遅延セル200a〜200eの遅延特性を同一にすることができ、VCO200の発振周波数を精度よくデータレートと一致させることができる。
【0139】
また、遅延回路210に与えられる入力データ信号のデータ幅が広げられるため、遅延回路210に要求される高速性が緩和される。これにより、遅延回路210を構成するトランジスタの駆動能力を小さくして消費電力を抑えることができる。
【0140】
また、遅延セル200a〜200eに与えられる入力データ信号D_Dataのデータ幅も広げられるため、マスクウィンドウ内で入力データ信号D_Dataが不用に遷移することがなく、VCO200に対する悪影響も少ない。
【0141】
なお、ここでは分周回路700の分周数を2としたが分周数は2にかぎるものではなくいくつに設定してもよい。ただし、分周数が多いすなわち間引き量が多いとデータ遷移時間の情報が減るため、データ位相の変動に対する耐性が減少するというトレードオフの関係が存在する。
【0142】
また、図16に示すように、図9に示したクロックリカバリ回路の構成に加えて分周回路700をさらに設けてもよい。
【図面の簡単な説明】
【図1】 (a)は、この発明の第1の実施形態による電子通信機器の概略構成を示すブロック図である。(b)は、データ再生回路によるデータの再生を説明するためのタイミングチャートである。
【図2】 図1(a)に示したクロックリカバリ回路の内部構成を示すブロック図である。
【図3】 図2に示した遅延セルの内部構成を示す図である。
【図4】 (a)は、図2に示した遅延パスセレクタの内部構成を示す図である。(b)は、(a)に示した遅延パスセレクタの動作を示すタイミングチャートである。
【図5】 図2に示したクロックリカバリ回路の動作を示すタイミングチャートである。
【図6】 この発明の第2の実施形態によるクロックリカバリ回路の構成を示すブロック図である。
【図7】 図6に示したクロックリカバリ回路の動作を示すタイミングチャートである。
【図8】 離散的に遅延量が設定される遅延回路の構成を示す図である。
【図9】 この発明の第3の実施形態によるクロックリカバリ回路の構成を示すブロック図である。
【図10】 図9に示した遅延セルの内部構成を示す図である。
【図11】 図9に示したクロックリカバリ回路の動作を示すタイミングチャートである。
【図12】 周波数検知タイプのPLLの構成を示す図である。
【図13】 この発明の第5の実施形態によるクロックリカバリ回路の構成を示すブロック図である。
【図14】 DLL回路の構成を示すブロック図である。
【図15】 この発明の第7の実施形態によるクロックリカバリ回路の構成を示すブロック図である。
【図16】 この発明の第7の実施形態によるクロックリカバリ回路の構成を示すブロック図である。
【図17】 (a)は、従来のクロックリカバリ回路の構成を示すブロック図である。(b)は、(a)に示したクロックリカバリ回路の動作を示すタイミングチャートである。
【符号の説明】
200 電圧制御発振回路(第1の発振回路)、220 エッジ検知回路、200a〜200e 遅延セル、CLK0〜CLK4 クロック(多相クロック)。
Claims (28)
- 互いに位相が異なりかつ所定の周波数を有する複数のクロックを生成する第1の発振回路と、
前記複数のクロックのうちのどの2つのクロックのエッジ間において入力データ信号が遷移したかを検知するエッジ検知回路とを備え、
前記第1の発振回路は、
リング状に接続された複数の遅延セルを含み、当該複数の遅延セルの出力を前記複数のクロックとして出力し、
前記複数の遅延セルの各々は、
前記入力データ信号に第1の遅延が付加された信号または前段の遅延セルの出力信号を選択的に遅延させて出力し、
前記エッジ検知回路は、
前記複数の遅延セルのうち前記検知の結果に応じた1つの遅延セルを、前記入力データ信号に第1の遅延が付加された信号を遅延させて出力するように制御する
ことを特徴とするクロックリカバリ回路。 - 請求項1において、
前記エッジ検知回路は、
前記複数の遅延セルに対応して設けられた複数の遅延パスセレクタを含み、
前記複数の遅延パスセレクタの各々は、
前記複数のクロックのうち対応する2つのクロックのエッジ間において前記入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力し、
前記複数の遅延セルの各々は、
対応する遅延パスセレクタからのマスク信号が活性のとき、前記入力データ信号に第1の遅延が付加された信号を遅延させて出力する
ことを特徴とするクロックリカバリ回路。 - 請求項2において、
前記所定期間は、
前記複数の遅延パスセレクタの各々に対応する遅延セルの前段の遅延セルの出力信号の遷移ポイントと、
前記入力データ信号に第1の遅延が付加された信号の遷移ポイントとを含む
ことを特徴とするクロックリカバリ回路。 - 請求項2において、
前記複数の遅延パスセレクタの各々はラッチ回路を含み、
前記ラッチ回路は、
前記複数の遅延パスセレクタの各々に対応する2つのクロックのエッジ間で活性となるパルス信号を前記入力データ信号のエッジに応答してラッチし、
ラッチした信号を、前記2つのクロックのエッジから所定の位相だけ遅れたリセット信号に応答してリセットする
ことを特徴とするクロックリカバリ回路。 - 請求項4において、
前記リセット信号は、
前記複数のクロックのうちのいずれかのクロックのエッジに同期している
ことを特徴とするクロックリカバリ回路。 - 請求項2において、
前記第1の発振回路からの複数のクロックに第2の遅延を付加する第1の遅延回路と、
前記第2の遅延の遅延量を制御する制御回路とをさらに備え、
前記複数の遅延パスセレクタの各々は、
前記第1の遅延回路によって第2の遅延が付加された複数のクロックのうち対応する2つのクロックのエッジ間において前記入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力する
ことを特徴とするクロックリカバリ回路。 - 請求項6において、
前記制御回路は、
第1のクロックと第2のクロックとの位相差が所定の値になるように前記第2の遅延の遅延量をフィードバック制御し、
前記第1のクロックは、
前記第1の発振回路からの複数のクロックのうちの一のクロックに前記第2の遅延と第3の遅延とが付加されたものであり、
前記第3の遅延の遅延量は、
前記複数の遅延パスセレクタのうちの一の遅延パスセレクタにおいて生じる遅延量を含み、
前記第2のクロックは、
前記第1の発振回路からの複数のクロックのうちの他の一のクロックである
ことを特徴とするクロックリカバリ回路。 - 請求項6において、
前記制御回路は、
前記入力データ信号のデータレートに応じて前記第2の遅延の遅延量を離散的に設定する
ことを特徴とするクロックリカバリ回路。 - 請求項1において、
PLL回路をさらに備え、
前記PLL回路は、
前記第1の発振回路と同一構成の第2の発振回路を含み、
前記第2の発振回路は、
第1のバイアス電圧に応じた周波数で発振し、
前記PLL回路は、
前記第2の発振回路の発振周波数が基準周波数に等しくなるように前記第1のバイアス電圧をフィードバック制御し、
前記第1の発振回路は、
前記第1のバイアス電圧に応じた周波数で発振する
ことを特徴とするクロックリカバリ回路。 - 請求項9において、
前記エッジ検知回路は、
前記第1の発振回路における複数の遅延セルに対応して設けられた複数の遅延パスセレクタを含み、
前記複数の遅延パスセレクタの各々は、
前記第1の発振回路からの複数のクロックのうち対応する2つのクロックのエッジ間において前記入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する遅延セルに出力し、
前記第1の発振回路における複数の遅延セルの各々は、
対応する遅延パスセレクタからのマスク信号が活性のとき、前記入力データ信号に第1の遅延が付加された信号を遅延させて出力する
ことを特徴とするクロックリカバリ回路。 - 請求項10において、
前記第1の発振回路からの複数のクロックと前記第2の発振回路からの複数のクロックとに第2の遅延を付加する第1の遅延回路と、
前記第2の遅延の遅延量を制御する制御回路とをさらに備え、
前記複数の遅延パスセレクタの各々は、
前記第1の遅延回路によって第2の遅延が付加された前記第1の発振回路からの複数のクロックのうち対応する2つのクロックのエッジ間において前記入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を前記第1の発振回路における対応する遅延セルに出力する
ことを特徴とするクロックリカバリ回路。 - 請求項11において、
前記制御回路は、
第1のクロックと第2のクロックとの位相差が所定の値になるように前記第2の遅延の遅延量をフィードバック制御し、
前記第1のクロックは、
前記第2の発振回路からの複数のクロックのうちの一のクロックに前記第2の遅延と第3の遅延とが付加されたものであり、
前記第3の遅延の遅延量は、
前記複数の遅延パスセレクタのうちの一の遅延パスセレクタにおいて生じる遅延量を含み、
前記第2のクロックは、
前記第2の発振回路からの複数のクロックのうちの他の一のクロックである
ことを特徴とするクロックリカバリ回路。 - 請求項11において、
前記制御回路は、
前記入力データ信号のデータレートに応じて前記第2の遅延の遅延量を離散的に設定する
ことを特徴とするクロックリカバリ回路。 - 請求項1において、
前記第1の発振回路の発振周波数と基準周波数とを比較する周波数検知回路と、
前記周波数検知回路による比較の結果に応じた制御信号を出力する制御信号発生回路とをさらに備え、
前記第1の発振回路は、
前記制御信号発生回路からの制御信号に応じた周波数で発振する
ことを特徴とするクロックリカバリ回路。 - 請求項1において、
前記入力データ信号のエッジを間引く間引き部をさらに備え、
前記エッジ検知回路は、
前記間引き部によってエッジが間引かれた入力データ信号が、前記複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知し、
前記複数の遅延セルの各々は、
前記間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加された信号または前段の遅延セルの出力信号を選択的に遅延させて出力し、
前記エッジ検知回路は、
前記複数の遅延セルのうち前記検知の結果に応じた1つの遅延セルを、前記間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加され信号を遅延させて出力するように制御する
ことを特徴とするクロックリカバリ回路。 - 請求項15において、
前記間引き部は、前記入力データ信号を分周する分周器を含む
ことを特徴とするクロックリカバリ回路。 - 互いに位相が異なりかつ所定の周波数を有する複数のクロックを生成する多相クロック発生回路と、
前記複数のクロックのうち、データレートと等しい位相間隔について、どの2つのクロックのエッジ間において入力データ信号が遷移したかを検知するエッジ検知部と、
前記複数のクロックのうち前記エッジ検知部による検知結果に応じた一のクロックと前記入力データ信号に第1の遅延が付加された信号との位相を比較する位相比較部と、
前記位相比較部による比較の結果に応じて前記複数のクロックの位相を制御する制御回路とを備える
ことを特徴とするクロックリカバリ回路。 - 請求項17において、
前記エッジ検知部は複数の検知回路を含み、
前記位相比較部は、前記複数の検知回路に対応して設けられた複数の位相比較器を含み、
前記複数の検知回路の各々は、
前記複数のクロックのうち対応する2つのクロックのエッジ間において前記入力データ信号が遷移すると、これに応答して所定期間 活性のマスク信号を対応する位相比較器に出力し、
前記複数の位相比較器の各々は、
対応する検知回路からのマスク信号が活性のとき、前記複数のクロックのうち対応する一のクロックと前記入力データ信号に第1の遅延が付加された信号との位相を比較する
ことを特徴とするクロックリカバリ回路。 - 請求項18において、
前記複数の検知回路の各々はラッチ回路を含み、
前記ラッチ回路は、
前記対応する2つのクロックのエッジ間で活性となるパルス信号を前記入力データ信号のエッジに応答してラッチし、
ラッチした信号を、前記対応する2つのクロックのエッジから所定の位相だけ遅れたリセット信号に応答してリセットする
ことを特徴とするクロックリカバリ回路。 - 請求項19において、
前記リセット信号は、
前記複数のクロックのうちのいずれかのクロックのエッジに同期している
ことを特徴とするクロックリカバリ回路。 - 請求項17において、
前記多相クロック発生回路は第1の発振回路を含み、
前記第1の発振回路は、
リング状に接続された複数の遅延セルを含み、当該複数の遅延セルの出力を前記複数のクロックとして出力する
ことを特徴とするクロックリカバリ回路。 - 請求項21において、
PLL回路をさらに備え、
前記PLL回路は、
前記第1の発振回路と同一構成の第2の発振回路を含み、
前記第2の発振回路は、
第1のバイアス電圧と第2のバイアス電圧とに応じた周波数で発振し、
前記PLL回路は、
前記第2の発振回路の発振周波数が基準周波数に等しくなるように前記第1のバイアス電圧をフィードバック制御し、
前記制御回路は、
前記位相比較部による比較の結果に応じた第3のバイアス電圧を出力し、
前記第1の発振回路は、
前記第1のバイアス電圧と前記第3のバイアス電圧とに応じた周波数で発振する
ことを特徴とするクロックリカバリ回路。 - 請求項22において、
前記第2のバイアス電圧は、
電源電圧と接地電圧との中間電位に設定される
ことを特徴とするクロックリカバリ回路。 - 請求項21において、
前記第1の発振回路の発振周波数と基準周波数とを比較する周波数検知回路と、
前記周波数検知回路による比較の結果に応じた制御信号を出力する制御信号発生回路とをさらに備え、
前記第1の発振回路は、
前記制御信号発生回路からの制御信号に応じた周波数で発振する
ことを特徴とするクロックリカバリ回路。 - 請求項17において、
前記入力データ信号に第2の遅延を付加する第1の遅延回路と、
前記多相クロック発生回路からの複数のクロックに第3の遅延を付加する第2の遅延回路とをさらに備え、
前記エッジ検知部は、
前記第2の遅延が付加された入力データ信号が、前記第3の遅延が付加された複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知し、
前記位相比較部は、
前記第3の遅延が付加された複数のクロックのうち前記エッジ検知部による検知結果に応じた一のクロックと、前記入力データ信号に前記第1の遅延および前記第2の遅延が付加された信号との位相を比較し、
前記制御回路は、
前記位相比較部による比較の結果に応じて前記第2の遅延の遅延量および/または前記第3の遅延の遅延量を制御する
ことを特徴とするクロックリカバリ回路。 - 請求項17において、
前記多相クロック発生回路は、
複数段の遅延セルと、遅延制御部とを含み、前記複数段の遅延セルの出力を前記複数のクロックとして出力し、
前記複数段の遅延セルの初段の遅延セルの入力には基準クロックが与えられ、
前記遅延制御部は、
前記複数段の遅延セルの最終段の遅延セルの出力と前記基準クロックとの位相を比較し、比較の結果に応じて前記複数段の遅延セルの遅延量を制御する
ことを特徴とするクロックリカバリ回路。 - 請求項17において、
前記入力データ信号のエッジを間引く間引き部をさらに備え、
前記エッジ検知部は、
前記間引き部によってエッジが間引かれた入力データ信号が、前記複数のクロックのうちのどの2つのクロックのエッジ間において遷移したかを検知し、
前記位相比較部は、
前記複数のクロックのうち前記エッジ検知部による検知結果に応じた一のクロックと、前記間引き部によってエッジが間引かれた入力データ信号に第1の遅延が付加された信号との位相を比較する
ことを特徴とするクロックリカバリ回路。 - 請求項27において、
前記間引き部は、前記入力データ信号を分周する分周器を含む
ことを特徴とするクロックリカバリ回路。
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DE102005023427B3 (de) * | 2005-05-20 | 2006-10-12 | Infineon Technologies Ag | Verzögerungsregelkreis und Verfahren zum Einstellen einer Verzögerungskette |
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US20070216455A1 (en) * | 2006-03-17 | 2007-09-20 | M/A-Com, Inc. | Partial cascode delay locked loop architecture |
US8966308B2 (en) * | 2006-08-18 | 2015-02-24 | Dell Products L.P. | System and method for clock domain management |
WO2008029438A1 (fr) * | 2006-09-04 | 2008-03-13 | Mitsubishi Electric Corporation | Circuit de reproduction de données |
JP2009141570A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
US8781053B2 (en) * | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
US8467486B2 (en) * | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
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US8958513B1 (en) * | 2013-03-15 | 2015-02-17 | Xilinx, Inc. | Clock and data recovery with infinite pull-in range |
TW201445887A (zh) * | 2013-05-23 | 2014-12-01 | Raydium Semiconductor Corp | 時脈嵌入式序列資料傳輸系統及時脈還原方法 |
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