JP5321179B2 - 位相制御装置、位相制御プリント板、制御方法 - Google Patents

位相制御装置、位相制御プリント板、制御方法 Download PDF

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Description

この発明は、位相制御装置、位相制御プリント板、制御方法に関する。
従来より、信号の位相を調整した出力信号を得る手法に関して、様々な手法が知られている。例えば、信号の位相を調整した出力信号を得る手法の一つとして、ＤＬＬ（Delay Locked Loop）が知られている。ＤＬＬにおいては、例えば、位相に対して遅延量を加える遅延器を用いる。そして、ＤＬＬでは、入力された信号の位相に対して遅延器が遅延量を加え、入力された信号の位相と比較して位相が遅延した遅延信号を出力信号とする。なお、特許文献１〜３では、入力信号とクロック信号との間にある位相のずれを補正する手法が開示されている。
特開２００７−２９３９１１号公報 特開平１１−７７６８号公報 特開２００４−１５６８９号公報
しかしながら、上記した従来の技術は、出力信号の位相を微細に調整することができないという課題があった。
例えば、従来の手法では、遅延器それぞれは、所定の最小値以上所定の最大値以下の遅延量を入力信号の位相に対して加える。ここで、所定の最小値は、遅延器自体の伝播遅延時間であり、遅延器間の位相分解能を示す。このため、従来の手法では、入力信号の位相に対して加える遅延量を所定の最小値以下とすることはできず、出力信号の位相を、所定の最小値以下で微細に調整することができなかった。なお、特許文献１〜３には、出力信号の位相を微細に調整する手法は開示されていない。
開示の技術は、上記に鑑みてなされたものであって、出力信号の位相を微細に調整することが可能である位相制御装置、位相制御プリント板、制御方法を提供することを目的とする。
本願の開示する位相制御装置は入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延ラインと、ＤＬＬ回路とを備える。また、前記ＤＬＬ回路は、外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延ラインとを備える。また、前記ＤＬＬ回路は、前記第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較する位相比較器を備える。また、前記ＤＬＬ回路は、前記位相比較器によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力する遅延器制御回路を備える。
本願の開示する位相制御装置によれば、出力信号の位相を微細に制御するという効果を奏する。
図１は、実施例１に係る位相制御装置の構成の一例を示すための図である。 図２は、ＰＬＬ回路を用いた場合における実施例１に係る位相制御装置の構造の一例を示すための図である。 図３は、実施例１におけるＰＬＬ位相同期回路の構造の一例を示すための図である。 図４は、実施例１における分周回路を説明するための図である。 図５は、実施例１における電圧制御型遅延ライン（入力信号用）による処理の流れを説明するためのフローチャートである。 図６は、実施例１におけるＤＬＬ回路による処理の流れを説明するためのフローチャートである。 図７は、実施例１に係る位相制御装置の効果を説明するための図である。 図８は、実施例１に係る位相制御装置の効果を説明するための図である。 図９は、実施例１に係る位相制御装置の効果を説明するための図である。 図１０は、実施例２に係る位相制御装置の構成の一例を示すための図である。 図１１は、実施例３に係る位相制御装置の構成の一例を説明するための図である。 図１２は、実施例３におけるＶＣＣの構成の一例を説明するための図である。 図１３は、実施例３における抵抗ストリング型ＤＡＣを用いたバイアス制御部の構造の一例を説明するための図である。 図１４は、位相比較器にて比較された比較結果となる位相差と制御電圧との間にて成立する一般特性を示すための図である。 図１５は、位相比較器にて比較された比較結果となる位相差と制御電圧との間にて成立する一般特性を示すための図である。 図１６は、ＤＣゲインが異なる場合における位相差と制御電圧との間にて成立する一般特性を示すための図である。 図１７は、ＤＣゲインが異なる場合における位相差と制御電圧との間にて成立する一般特性を示すための図である。 図１８は、実施例３の効果を説明するためのテーブルである。 図１９は、実施例４に係る位相制御装置の構成の一例を説明するための図である。 図２０は、実施例４の効果を説明するためのテーブルである。 図２１は、実施例４の効果を説明するためのテーブルである。 図２２は、監視回路を備える位相制御装置の構成の一例を説明するための図である。
以下に添付図面を参照して、本発明に係る位相制御装置、位相制御プリント板、制御方法の実施例を詳細に説明する。なお、以下では、実施例１に係る位相制御装置の構成の概要、ＬＳＩの構成および処理の流れ、実施例１に係る位相制御装置の効果を順に説明し、その後、その他の実施例について説明する。
［実施例１に係る位相制御装置の構成の概要］
まず最初に、図１を用いて、実施例１に係る位相制御装置の構成の概要について簡単に説明する。なお、以下では、まず、図１を用いて、実施例１に係る位相制御装置の概要を簡単に説明し、その後、実施例１に係る位相制御装置の構成について説明する。なお、図１は、実施例１に係る位相制御装置の構成の一例を示すための図である。
図１に示すように、実施例１に係る位相制御装置は、電圧制御型遅延ライン（Voltage Controlled Delay Line）（入力信号用）１００と、ＤＬＬ（Delay Locked Loop）回路２００とを備える。また、実施例１に係る位相制御装置は、クロック発生器（「ＣＫＧ」Clock Generator）３００を備える。
ここで、電圧制御型遅延ライン（入力信号用）１００は、入力信号の位相に対して、遅延量（遅延時間）を加える。具体的には、電圧制御型遅延ライン（入力信号用）１００内に設置されている遅延器（入力信号用）１１０各々が、入力信号に対して遅延量を加える。そして、図１の「ＯＵＴ１」〜「ＯＵＴｎ」に示すように、電圧制御型遅延ライン（入力信号用）１００は、遅延器（入力信号用）１１０各々によって遅延量が加えられた入力信号である遅延信号を出力する。
また、クロック発生器３００は、外部信号をＤＬＬ回路２００に出力する。また、ＤＬＬ回路２００は、クロック発生器３００から出力された外部信号の位相に対して、ＤＬＬ回路２００内に設置されている遅延器（ＤＬＬ用）２２０各々によって一周期分に相当する遅延量（遅延時間）を加える。
ここで、以下で詳述するように、遅延器（入力信号用）１１０各々と、ＤＬＬ回路２００内に設置されている遅延器（ＤＬＬ用）２２０各々は、同一の遅延量を信号に対して加える。具体的には、遅延器（入力信号用）１１０各々は、入力信号に対して、遅延器（ＤＬＬ用）２２０各々が外部信号に対して加える遅延量と同一の遅延量を入力信号に加える。
また、例えば、実施例１に係る位相制御装置を利用する利用者によって、クロック発生器３００から出力する外部信号の周波数を切り替えられ、一周期に相当する長さが変化すると、遅延器（ＤＬＬ用）２２０各々が外部信号に対して加える遅延量も変化する。また、遅延器（ＤＬＬ用）２２０各々が外部信号に対して加える遅延量が変化すると、遅延器（入力信号用）１１０各々が入力信号に加える遅延量もまた、遅延器（ＤＬＬ用）２２０各々と同様に変化する。
このため、実施例１に係る位相制御装置では、以下で詳述するように、入力信号とは別の外部信号の周波数を切り替えることによって、遅延器（入力信号用）１１０各々が入力信号に対して加える遅延量を微細に調整する。これにより、実施例１に係る位相制御装置は、従来できなかった出力信号の微細な位相制御を可能にする。
［実施例１に係る位相制御装置の構成］
次に、実施例１に係る位相制御装置の構成について説明する。以下では、まず、実施例１に係る位相制御装置の構成の内、電圧制御型遅延ライン（入力信号用）１００の構成の一例について説明し、その後、実施例１に係る位相制御装置が備えるＤＬＬ回路２００の構成の一例について説明する。そして、実施例１に係る位相制御装置が備えるクロック発生器３００の構成の一例について説明する。なお、電圧制御型遅延ライン（入力信号用）１００は、第１の遅延ラインとも称する。
［電圧制御型遅延ライン（入力信号用）］
まず、図１を用いて、電圧制御型遅延ライン（入力信号用）１００の構成の一例について説明する。図１に示すように、電圧制御型遅延ライン（入力信号用）１００は、直列に連結された複数の遅延器（入力信号用）１１０を有し、ＤＬＬ回路２００と接続される。具体的には、電圧制御型遅延ライン（入力信号用）１００では、遅延器（入力信号用）１１０が、ＤＬＬ回路２００が備えるキャパシタ２５０を介して、ＤＬＬ回路２００と接続される。
また、電圧制御型遅延ライン（入力信号用）１００は、入力信号を受け付け、受け付けた入力信号の位相に対して遅延量（遅延時間）を加え、遅延信号を出力する。具体的には、電圧制御型遅延ライン（入力信号用）１００内に設置されている遅延器（入力信号用）１１０各々が、入力信号の位相に対して遅延量を加える。そして、電圧制御型遅延ライン（入力信号用）１００は、入力信号の位相に対して遅延量を加えるとともに、当該遅延器（入力信号用）１１０ごとの遅延信号を、電圧制御型遅延ライン（入力信号用）１００の外部に出力する。
なお、電圧制御型遅延ライン（入力信号用）１００に入力される入力信号は、位相を微細に調整する対象となる信号であり、例えば、データやクロック信号などが該当する。
ここで、遅延信号を電圧制御型遅延ライン（入力信号用）１００の外部に出力する点について、さらに具体的に説明する。電圧制御型遅延ライン（入力信号用）１００は、直列に連結された複数の遅延器（入力信号用）１１０内の一部または全てによって遅延量を加えられた遅延信号を、当該遅延器（入力信号用）１１０と遅延器（入力信号用）１１０との間それぞれから出力する。
具体的な例を用いて説明すると、図１に示す例では、電圧制御型遅延ライン（入力信号用）１００は、遅延器「１Ｔａｐ」によって遅延量が加えられた遅延信号を、「ＯＵＴ１」として出力する。また、電圧制御型遅延ライン（入力信号用）１００では、遅延器「１Ｔａｐ」と遅延器「２Ｔａｐ」とによって遅延量が加えられた遅延信号を、「ＯＵＴ２」として出力する。また、電圧制御型遅延ライン（入力信号用）１００では、遅延器すべて（「１Ｔａｐ」〜「ｎＴａｐ」）によって遅延量が加えられた遅延信号を、「ＯＵＴｎ」として出力する。
なお、ここで、遅延器（入力信号用）１１０について簡単に付言する。遅延器（入力信号用）１１０は、例えば、インバータ（Ｉｎｖｅｒｔｅｒ）を二つ合わせたものが該当する。
また、遅延器（入力信号用）１１０は、ＤＬＬ回路２００が備えるキャパシタ２５０によって入力される制御電圧によって、入力信号の位相に加える遅延量が決定される。また、遅延量は、所定の最小量以上かつ所定の最大量以下の遅延量となり、一定の範囲内の量となる。言い換えると、遅延量は、所定の最小量以下の遅延量とはならない。
また、遅延器（入力信号用）１１０によって加えられる遅延量の内所定の最小量は、遅延器（入力信号用）１１０自体の伝搬遅延量になり、遅延器（入力信号用）１１０を信号が伝播する際に必ず遅延することになる遅延量になる。最小時間は、例えば、位相制御装置をＬＳＩで実現した場合には、ＬＳＩの微細化が進めば高速に（最小量が小さく）なるものの、位相分解能としては、数十ｐｓｅｃオーダーが限界となる。
［ＤＬＬ回路］
次に、図１を用いて、ＤＬＬ回路２００の構成の一例について説明する。実施例１に係る位相制御装置は、ＤＬＬ回路２００内に、電圧制御型遅延ライン（ＤＬＬ用）２１０と、位相比較器（「ＰＤ」、Phase Detector）２３０とを有する。また、実施例１に係る位相制御装置は、チャージポンプ（「ＣＰ」、Charge Pump）２４０と、キャパシタ（「Ｃ」、Capacitor）２５０とを有する。
なお、電圧制御型遅延ライン（ＤＬＬ用）２１０は、第２の遅延ラインとも称する。また、位相比較器２３０は、位相比較器とも称する。また、キャパシタ２５０などは、遅延器制御回路とも称する。
電圧制御型遅延ライン（ＤＬＬ用）２１０は、信号の位相に対して遅延量を加える複数の遅延器（ＤＬＬ用）２２０（Ｔａｐ）を有する。例えば、図１に示す例では、電圧制御型遅延ライン（ＤＬＬ用）２１０は、直列に連結された複数の遅延器（ＤＬＬ用）２２０を有する。また、電圧制御型遅延ライン（ＤＬＬ用）２１０は、位相比較器２３０と、クロック発生器３００と接続される。また、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する遅延器（ＤＬＬ用）２２０各々は、キャパシタ２５０と接続される。
また、電圧制御型遅延ライン（ＤＬＬ用）２１０は、外部信号の入力をＤＬＬ回路２００の外部から受け付けると、遅延器（ＤＬＬ用）２２０各々が、当該外部信号の位相に対して遅延量を加える。
なお、外部信号は、外部にて周波数の異なる信号に切り替えることが可能である信号である。また、外部信号は、後述するように、ＤＬＬ回路２００にて、遅延器（ＤＬＬ用）２２０各々によって加えられる遅延量を微細に変化させることが可能な信号であればどのようなものでもよく、例えば、クロック信号が用いられる。
具体的には、電圧制御型遅延ライン（ＤＬＬ用）２１０は、クロック発生器３００から外部信号の入力を受付ける。そして、電圧制御型遅延ライン（ＤＬＬ用）２１０では、直列に連結された複数の遅延器（ＤＬＬ用）２２０の一端に外部信号が入力され、複数の遅延器（ＤＬＬ用）２２０各々が、外部信号に対して遅延量を加える。
また、電圧制御型遅延ライン（ＤＬＬ用）２１０は、複数の遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号を、位相比較器２３０に出力する。具体的には、電圧制御型遅延ライン（ＤＬＬ用）２１０は、直列に連結された複数の遅延器（ＤＬＬ用）２２０の一端（外部信号が入力された一端とは異なる一端、最終段の遅延器（ＤＬＬ用）２２０）から、遅延信号を位相比較器２３０に出力する。具体的な一例をあげて説明すると、電圧制御型遅延ライン（ＤＬＬ用）２１０は、遅延器（ＤＬＬ用）２２０すべて（「１Ｔａｐ」〜「ｎＴａｐ」）によって遅延量を加えられた遅延信号を、位相比較器２３０に出力する。
なお、遅延器（ＤＬＬ用）２２０は、ＤＬＬ回路２００が備えるキャパシタ２５０によって入力される制御電圧によって、入力信号の位相に加える遅延量が決定される。なお、遅延器（ＤＬＬ用）２２０は、遅延器（入力信号用）１１０と同様の機能を有する遅延器である。
なお、実施例１においては、電圧制御型遅延ライン（入力信号用）１００と、電圧制御型遅延ライン（ＤＬＬ用）２１０は、同一の構造を有する。具体的には、電圧制御型遅延ライン（入力信号用）１００と、電圧制御型遅延ライン（ＤＬＬ用）２１０は、同じ遅延器を同じ数有する。また、電圧制御型遅延ライン（入力信号用）１００と電圧制御型遅延ライン（ＤＬＬ用）２１０とが有する遅延器各々は、キャパシタ２５０から供給される同じ制御電圧を用いて、同じ遅延量を加える。
位相比較器２３０は、電圧制御型遅延ライン（ＤＬＬ用）２１０と、チャージポンプ（ＤＬＬ用）２４０と、クロック発生器３００と接続される。なお、位相比較器２３０は、電圧制御型遅延ライン（ＤＬＬ用）２１０と、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する遅延器（ＤＬＬ用）２２０の内最終段の遅延器（ＤＬＬ用）２２０を介して接続される。
位相比較器２３０は、二つの信号の位相を比較する。具体的には、位相比較器２３０は、電圧制御型遅延ライン（ＤＬＬ用）２１０の複数の遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号を、電圧制御型遅延ライン（ＤＬＬ用）２１０から受け付ける。また、位相比較器２３０は、外部信号を、クロック発生器３００から受付ける。そして、位相比較器２３０は、電圧制御型遅延ライン（ＤＬＬ用）２１０から受け付けた遅延信号の位相と、クロック発生器３００によって出力された外部信号の位相とを比較する。そして、位相比較器２３０は、比較結果（位相の差）を、チャージポンプ（ＤＬＬ用）２４０に伝達する。
具体的な例をあげて説明すると、位相比較器２３０は、二つの信号の位相の差に基づいて、遅延信号の位相が外部信号に比較して進んでいる場合には、位相差をｄｏｗｎ信号パルスとしてチャージポンプ（ＤＬＬ用）２４０に伝達する。また、位相比較器２３０は、遅延信号の位相が外部信号に比較して遅れている場合には、位相差をｕｐ信号パルスとしてチャージポンプ（ＤＬＬ用）２４０に伝達する。
チャージポンプ（ＤＬＬ用）２４０は、位相比較器２３０とキャパシタ２５０とに接続する。また、チャージポンプ（ＤＬＬ用）２４０は、位相比較器２３０から比較結果を伝達されると、当該比較結果に相当する電流をキャパシタ２５０に供給する。
具体的には、チャージポンプ（ＤＬＬ用）２４０は、位相比較器２３０から位相差を伝達されると、位相比較器２３０から伝達された位相差を電流に変換し、キャパシタ２５０に電流をチャージし、または、キャパシタ２５０に電流をディスチャージする。なお、ここで、チャージポンプ（ＤＬＬ用）２４０は、位相比較器２３０から位相差をｕｐ信号パルスとして伝達された場合には、キャパシタ２５０に電流をチャージする。また、チャージポンプ（ＤＬＬ用）２４０は、位相比較器２３０から位相差をｄｏｗｎ信号パルスとして伝達された場合には、キャパシタ２５０に電流をディスチャージする。
キャパシタ２５０は、チャージポンプ（ＤＬＬ用）２４０と電圧制御型遅延ライン（ＤＬＬ用）２１０とが有する遅延器（ＤＬＬ用）２２０各々と接続される。また、キャパシタ２５０は、電圧制御型遅延ライン（入力信号用）１００が有する遅延器（入力信号用）１１０各々と接続される。
また、キャパシタ２５０は、位相比較器２３０によって出力された位相差から生成されて制御される制御電圧を、電圧制御型遅延ライン（ＤＬＬ用）２１０の複数の遅延器（ＤＬＬ用）２２０各々に入力する。また、キャパシタ２５０は、制御電圧を、電圧制御型遅延ライン（入力信号用）１００の複数の遅延器（入力信号用）１１０各々に入力する。なお、ここで、キャパシタ２５０は、遅延器（入力信号用）１１０各々と遅延器（ＤＬＬ用）２２０各々とに、同じ制御電圧を入力する。
具体的には、キャパシタ２５０は、チャージポンプ（ＤＬＬ用）２４０によって電流がチャージやディスチャージされる。ここで、キャパシタ２５０では、チャージポンプ（ＤＬＬ用）２４０によってチャージやディスチャージされる電流が当該キャパシタ２５０の容量で積分され、制御電圧となる。キャパシタ２５０は、制御電圧を、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する遅延器（ＤＬＬ用）２２０各々と、電圧制御型遅延ライン（入力信号用）１００が有する遅延器（入力信号用）１１０各々とに入力する。
ここで、ＤＬＬ回路２００内では、遅延信号と外部信号との位相差が位相比較器２３０によって常に監視され、当該二つの位相差が解消されるように、処理が行われる。なお、二つの位相差が解消された状態とは、遅延信号が、外部信号に１周期遅れて同期する状態を示す。具体的には、ＤＬＬ回路２００では、位相比較器２３０からチャージポンプ（ＤＬＬ用）２４０を介してキャパシタ２５０へと比較結果がフィードバックされる。これにより、キャパシタ２５０の制御電圧は、位相比較器２３０によって比較される遅延信号を外部信号に１周期遅れて同期させる値となり、複数の遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号が、外部信号に１周期遅れて位相同期した信号となる。
すなわち、ＤＬＬ回路２００は、クロック発生器３００により出力された外部信号そのものと、電圧制御型遅延ライン（ＤＬＬ用）２１０が当該外部信号に遅延量を加えた遅延信号とが、１周期遅れて位相同期するよう制御する。これにより、ＤＬＬ回路２００では、外部信号１周期遅延に相当する制御電圧（Ｖｃｎｔ）が生成され、キャパシタ２５０に供給される。また、ＤＬＬ回路２００では、キャパシタ２５０が、制御電圧（Ｖｃｎｔ）を、電圧制御型遅延ライン（入力信号用）１００にも供給する。これにより、電圧制御型遅延ライン（入力信号用）１００は、入力信号に対して、クロック発生器３００が出力した入力信号とは別の外部信号１周期分に相当する遅延量を加える。
［クロック発生器の構成の概要］
次に、図２を用いて、クロック発生器３００の構成の概要について説明する。クロック発生器３００は、外部信号をＤＬＬ回路２００に出力する。以下では、図２に示すように、クロック発生器３００を、位相同期回路（「ＰＬＬ」、Phase Locked Loop）４００を用いて実現する手法を例に、説明する。
なお、図２は、位相同期回路を用いた場合における実施例１に係る位相制御装置の構造の一例を示すための図である。また、クロック発生器３００は、出力する外部信号の周波数を任意に切り替えることが可能であればよく、本発明は、クロック発生器３００を位相同期回路４００を用いて実現する手法に限定されるものではない。例えば、電圧制御型発振器（「ＶＣＯ」、Voltage Controlled Oscillator）を用いて実現してもよい。
図２に示すように、位相同期回路４００は、ＤＬＬ回路２００と接続される。具体的には、位相同期回路４００は、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する直列に連結された複数の遅延器（ＤＬＬ用）２２０の一端と接続される。
また、図２に示すように、位相同期回路４００は、図２の「ＲＥＦ」に示すように、位相同期回路４００の外部から基準信号を入力されると、基準信号の周波数を調整して外部信号とする。具体的には、以下に記載するように、位相同期回路４００は、図２の「Ｄｃｎｔ（Divider Control）」に示すように、制御信号を用いて、基準信号の周波数を調整して外部信号とする。そして、位相同期回路４００は、外部信号を電圧制御型遅延ライン（ＤＬＬ用）２１０に伝達する。
なお、以下では、位相同期回路４００の外部から入力される基準信号は、一定の信号であるとし、位相同期回路４００が、当該基準信号の周波数を切り替える手法について説明する。
［位相同期回路の構成］
次に、図３〜４を用いて、位相同期回路４００の構成の一例について、説明する。なお、図３は、実施例１における位相同期回路の構造の一例を示すための図である。図４は、実施例１における分周回路を説明するための図である。
図３に示すように、位相同期回路４００は、位相周波数比較器（「ＰＦＤ」、Phase Frequency Detector）４１０と、チャージポンプ（ＰＬＬ用）４２０と、ローパスフィルタ（「ＬＰＦ」、Low Pass Filter）４３０とを有する。また、位相同期回路４００は、電圧制御発振器（「ＶＣＯ」、Voltage Controlled Oscillator）４４０と、分周回路（「Ｄｉｖｉｄｅｒ」）４５０とを有する。
このような構成を有する位相同期回路４００は、基準信号を入力とし、当該位相同期回路４００内部の分周回路４５０の分周比によって特定される周波数へと、当該基準信号の周波数を調整した信号である外部信号を生成する。そして、位相同期回路４００は、外部信号を、電圧制御型遅延ライン（ＤＬＬ用）２１０に伝達する。
なお、以下に説明する位相同期回路４００の各構成部の内、分周回路４５０以外の構成部は、一般的なＰＬＬの構成部と同様である。
位相周波数比較器４１０は、チャージポンプ（ＰＬＬ用）４２０と分周回路４５０と接続される。また、位相周波数比較器４１０は、二つの信号の位相を比較する。
具体的には、位相周波数比較器４１０は、当該位相周波数比較器４１０が設置された位相同期回路４００の外部から基準信号の入力を受付ける。また、位相周波数比較器４１０は、分周回路４５０から外部信号をフィードバックされて受付ける。そして、位相周波数比較器４１０は、基準信号の位相と、外部信号との位相とを比較する。そして、位相周波数比較器４１０は、比較結果（位相の差）を、チャージポンプ（ＰＬＬ用）４２０に伝達する。
具体的な例をあげて説明すると、位相周波数比較器４１０は、二つの信号の位相の差に基づいて、基準信号の位相が外部信号に比較して進んでいる場合には、ｕｐ信号パルスとしてチャージポンプ（ＰＬＬ用）４２０に位相差を伝達する。また、位相周波数比較器４１０は、基準信号の位相が外部信号に比較して遅れている場合には、ｄｏｗｎ信号パルスとしてチャージポンプ（ＰＬＬ用）４２０に位相差を伝達する。
チャージポンプ（ＰＬＬ用）４２０は、位相周波数比較器４１０とローパスフィルタ４３０と接続される。
チャージポンプ（ＰＬＬ用）４２０は、位相周波数比較器４１０から比較結果を伝達されると、当該比較結果に応じた電流を、ローパスフィルタ４３０に伝達する。具体的には、チャージポンプ（ＰＬＬ用）４２０は、位相周波数比較器４１０から伝達された位相差を電流に変換する。そして、チャージポンプ（ＰＬＬ用）４２０は、電流をローパスフィルタ４３０に伝達する。
ローパスフィルタ４３０は、チャージポンプ（ＰＬＬ用）４２０と電圧制御発振器４４０と接続される。また、ローパスフィルタ４３０は、チャージポンプ（ＰＬＬ用）４２０から電流が伝達されると、当該電流から、特定の閾値よりも高い周波数信号を減衰させて遮断する。そして、ローパスフィルタ４３０は、当該電流の内、低域周波数のみを通過させて電圧制御発振器４４０に伝達する。
電圧制御発振器４４０は、ローパスフィルタ４３０と分周回路４５０と接続される。また、電圧制御発振器４４０は、ＤＬＬ回路２００と接続される。
また、電圧制御発振器４４０は、電圧で発振周波数を制御する発振器であり、外部信号を発振する。具体的には、電圧制御発振器４４０は、ローパスフィルタ４３０から出力された電圧を用いて、信号を発振する。ここで、電圧制御発振器４４０が発振する信号が、外部信号となる。そして、電圧制御発振器４４０は、外部信号を、分周回路４５０に伝達するとともに、ＤＬＬ回路２００（電圧制御型遅延ライン（ＤＬＬ用）２１０）に伝達する。
分周回路４５０は、外部信号の周波数を切り替える。具体的には、電圧制御発振器４４０から伝達される外部信号の周波数を切り替え、切り替えた外部信号を位相周波数比較器４１０に伝達する。
また、分周回路４５０は、実施例１に係る位相制御装置を利用する利用者によって指定される制御信号を受付け、当該制御信号によって指定される分周比（ＰＬＬてい倍数）を用いて、外部信号の周波数を切り替える。
図４に示す例を用いて、具体的に説明する。ここで、基準信号が「２０ＭＨｚ」であり、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する遅延器（ＤＬＬ用）２２０が「４０個」あるものとして説明する。なお、ここでは、分周比が「３２」の状態を基準として説明する。
例えば、利用者から入力された制御信号によって、分周比を「３２」から「３１」に切り替えた場合を例に説明する。この場合、位相同期回路４００から出力される外部信号（図４に示す「ＰＬＬ出力」）は、図４に示すように、「６４０ＭＨｚ」から「６２０ＭＨｚ」へと切り替わる。また、周波数が切り替わることにより、電圧制御型遅延ライン（ＤＬＬ用）２１０にて加えられる外部信号１周期分に相当する遅延量は、「１５６２．５ｐｓｅｃ」から、「１６１２．９ｐｓｅｃ」へと変化する。すなわち、外部信号の周期が「５０．４ｐｓｅｃ」（Δｔに相当する）変化する。ここで、遅延器各々が加える遅延量は、外部信号の１周期分に相当するため、遅延器各々が加える遅延量の合計も、「５０．４ｐｓｅｃ」変化する。
ここで、遅延器それぞれは、同じ制御電圧を用いて遅延量を加えるため、遅延器それぞれが同じ遅延量を加える。このため、遅延器（ＤＬＬ用）２２０が「４０個」ある場合には、「５０．４ｐｓｅｃ」が４０個の遅延器（ＤＬＬ用）２２０それぞれに等しく配分される。これにより、遅延器（ＤＬＬ用）２２０それぞれが加える遅延量が、ひとつあたり、「１．３ｐｓｅｃ」変化する。
位相同期回路４００から出力される外部信号の初期周期を「Ｔ０」とし、電圧制御型遅延ライン（ＤＬＬ用）２１０が有する遅延器（ＤＬＬ用）２２０の数を「ｎ個」とし、分周回路４５０が外部信号の周期を「Δｔ」変更した場合を例に説明する。この場合、切り替え後の周期は「Ｔ０＋Δｔ」となり、その結果、外部信号の周期を切り替えた際に発生する遅延器各々が加える遅延量（位相ステップ量）が、「位相ステップ量＝Δｔ／ｎ」へと変化する。
［ＬＳＩによる処理］
次に、図５と図６とを用いて、実施例１に係る位相制御装置による処理の流れについて簡単に説明する。なお、以下では、まず、図５を用いて、電圧制御型遅延ライン（入力信号用）１００における処理の流れについて簡単に説明し、その後、図６を用いて、ＤＬＬ回路２００における処理の流れについて簡単に説明する。なお、図５は、実施例１における電圧制御型遅延ライン（入力信号用）による処理の流れを説明するためのフローチャートである。図６は、実施例１におけるＤＬＬ回路による処理の流れを説明するためのフローチャートである。
まず、図５を用いて、電圧制御型遅延ライン（入力信号用）１００における処理の流れについて簡単に説明する。図５に示すように、電圧制御型遅延ライン（入力信号用）１００では、入力信号の入力を受け付けると（ステップＳ１０１肯定）、遅延器（入力信号用）１１０各々が、当該入力信号の位相に対して遅延量を加える（ステップＳ１０２）。具体的には、遅延器（入力信号用）１１０各々は、キャパシタ２５０の電圧に基づいて一意に決まる遅延量を、入力信号に与える。また、遅延器（入力信号用）１１０各々は、当該遅延器（入力信号用）１１０ごとの遅延信号を、当該ＤＬＬ回路２００外部に出力する（ステップＳ１０３）。
次に、図６を用いて、ＤＬＬ回路２００における処理の一例を説明する。図６に示すように、ＤＬＬ回路２００では、外部信号があると（ステップＳ２０１肯定）、位相同期するようキャパシタの電圧をチャージ／ディスチャージする（ステップＳ２０２）。具体的には、ＤＬＬ回路２００内では、遅延信号と外部信号との位相差が位相比較器２３０によって常に監視され、当該二つの位相差が解消されるように、処理が行われる。そして、キャパシタ２５０の制御電圧は、位相比較器２３０によって比較される遅延信号を外部信号に同期させる値となる。
［実施例１の効果］
上記したように、実施例１によれば、位相制御装置は、入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器（入力信号用）１１０各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器（入力信号用）１１０ごとの遅延信号を出力する。また、位相制御装置は、ＤＬＬ回路２００を備え、ＤＬＬ回路２００は、外部信号の入力を受け付けると、遅延器（ＤＬＬ用）２２０各々によって当該外部信号の位相に対して遅延量を加える。そして、位相制御装置は、電圧制御型遅延ライン（ＤＬＬ用）２１０の複数の遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号と、当該電圧制御型遅延ライン（ＤＬＬ用）２１０にて遅延量が加えられていない外部信号との位相差を比較する。そして、位相制御装置は、位相比較器２３０によって比較される遅延信号を外部信号に同期させる制御電圧を、電圧制御型遅延ライン（入力信号用）１００と電圧制御型遅延ライン（ＤＬＬ用）２１０とが有する複数の遅延器各々に入力する。これにより、実施例１によれば、出力信号の位相を微小に制御することが可能である。
具体的には、遅延器それぞれは、遅延量を所定の範囲内で制御できるものであるが、最小遅延量が存在していた。このため、従来技術では、数十ｐｓｅｃ単位での位相制御が限界とされていた。なお、最小遅延量は、遅延器を用いて入力信号を遅延させる限り、入力信号に与えてしまう最小の遅延量である。このため、遅延器の遅延量を、最小遅延量以下の遅延量とすることはできない。
また、実施例１によれば、位相制御装置は、周波数の切り替えが可能な外部信号を電圧制御型遅延ラインに入力して１周期遅延に相当する制御電圧を生成する。そして、位相制御装置は、入力信号とは別の外部信号から生成された制御電圧を、入力信号側の電圧制御型遅延ラインに供給する。これにより、実施例１によれば、図７に示すような従来のＤＬＬ回路とは異なり、出力信号の微細な位相制御を可能にする。なお、図７は、実施例１に係る位相制御装置の効果を説明するための図である。
ここで、出力信号それぞれと遅延量との関係について、図８を用いて説明する。図８において、横軸は、出力信号各々（図８の「Ｏｕｔｐｕｔ」）を示し、縦軸は、出力信号各々に加えられる遅延量各々を示す。なお、遅延器が「ｎ個」あるものとして、出力信号は、「ＯＵＴ１」から「ＯＵＴｎ」まであるものとする。また、縦軸には、遅延器それぞれが加える遅延量の範囲を示す。なお、図８は、実施例１に係る位相制御装置の効果を説明するための図である。
ここで、図８の「ＤＩＮ」は、入力された信号を示す。また、図８の「非制御領域」は、電圧制御型遅延ラインによって入力信号に加えられる最小遅延量を示す。具体的には、入力された信号に対して、ｎ個の遅延器が加える最小遅延量の合計を示す。
また、図８の「制御領域」は、遅延器各々が加えることが可能である遅延量の内変更できる遅延量の範囲を示す。遅延器各々が与える遅延量は、所定の最小値以上かつ最大値以下となる。このため、遅延器各々が入力信号に対して与える当該最小値の合計（ｏｆｆｓｅｔ量）が、「非制御領域」で示される部分である。また、「非制御領域」に加えて、遅延器各々が入力信号に対して与える可能性のある遅延量の範囲が、「制御領域」で示される部分となる。
また、図８の「Ａ１」〜「Ａｎ」は、位相同期ポイントを示す。具体的には、位相比較器２３０にて比較される遅延信号が外部信号に一周期遅れて同期する際に、遅延器各々が外部信号に加える遅延量を示す。このため、遅延器各々が入力信号に対して加える遅延量の合計は、図８の「非制御領域」に示す部分（最小遅延量）と、図８の「制御領域」に示す部分の内「Ａ１」から「Ａｎ」によって示される部分となる。なお、図８の「制御領域」に示す部分の内「Ａ１」から「Ａｎ」によって示される部分は、「非制御領域」に加えて、遅延器各々が入力信号に対して与える可能性のある遅延量の合計であり、制御領域の範囲内の値となる遅延量である。例えば、図８の「Ａ１」によって示される部分は、図８の「１Ｔａｐ」が加える遅延量の内制御領域内の値であり、具体的には、制御領域と非制御領域との境界点と、「Ａ１」と、によって特定される遅延量となる。
そして、遅延量の合計が、外部信号を切り替えることにより、初期周期である「Ｔ０」から「Ｔ０＋Δｔ」となる。ここで、周期差「Δｔ」が、遅延器それぞれに均等に配分されることにより、遅延器が加える遅延量を微細に変更することが可能である。
また、入力信号（図９の「ＤＩＮ」）と出力信号各々（図９の「ＯＵＴ１」から「ＯＵＴｎ」）との位相の違いについて、図９を用いて説明する。図９に示すように、当該入力信号に対して遅延量が加えられた遅延信号として出力される出力信号の位相は、ＤＩＮ（入力信号）の位相に対してずれる。また、ここで、入力信号の位相と、最終段の遅延器から出力される出力信号（図９の「ＯＵＴｎ」）の位相との差は、外部信号１周期に相当する遅延量となる。このため、入力信号の位相と、最終段の遅延器から出力される出力信号の位相との差は、外部信号を切り替えることにより、「Ｔ０」から、「Ｔ０＋Δｔ」へと変化する。なお、図９は、実施例１に係る位相制御装置の効果を説明するための図である。
また、位相差「Δｔ」は、出力信号それぞれに均等に配分されることになり、出力信号の位相を微細に変更することが可能である。
このように、実施例１によれば、外部信号を切り替えることによって、制御範囲内の値において、出力信号の位相を微小に制御することが可能である。
また、実施例１によれば、位相制御装置は、周波数の異なる信号に切り替えることが可能である位相同期回路４００をさらに備え、位相同期回路４００は、基準信号を入力とし、当該位相同期回路４００内部の分周回路４５０の分周比によって特定される位相に当該基準信号の周波数を調整した信号である外部信号を、電圧制御型遅延ライン（ＤＬＬ用）２１０に出力する。ここで、分周回路４５０は、位相制御装置を利用する利用者によって指定される制御信号を受付け、当該制御信号によって指定される分周比を用いるので、分周比を制御信号で制御可能とすることで、利用者側での設計自由度を向上させることが可能である。
さて、これまで、実施例１では、最終段の遅延器（ＤＬＬ用）２２０に与えられる位相比較器２３０からの負荷について考慮しなかったが、本発明はこれに限定されるものではない。具体的には、位相比較器２３０によって最終段の遅延器（ＤＬＬ用）２２０から出力される遅延信号に与えられる負荷を考慮してもよい。
すなわち、位相比較器２３０は、最終段の遅延器（ＤＬＬ用）２２０に対して、所定の負荷を与える。また、位相比較器２３０から与えられる負荷は、最終段の遅延器（ＤＬＬ用）２２０以外の遅延器（ＤＬＬ用）２２０から出力される遅延信号に対しては、与えられない。このため、最終段の遅延器（ＤＬＬ用）２２０から出力される遅延信号と、最終段の一つ前の遅延器（ＤＬＬ用）２２０から出力される遅延信号との位相差が、その他の連続している二つの遅延器（ＤＬＬ用）２２０各々から出力される遅延信号各々間の位相差と、同一とならない。
実施例１では、位相差の違いについて特に考慮しなかったが、本発明はこれに限定されるものではなく、位相差を等しくしてもよい。
具体的には、図１０に示すように、電圧制御型遅延ライン（入力信号用）１００は、遅延器（入力信号用）１１０各々から出力される遅延信号各々に対して、位相比較器２３０によって与えられる所定の負荷と同様の負荷を与える素子５００各々を有する。また、電圧制御型遅延ライン（ＤＬＬ用）２１０は、最終段の遅延器（ＤＬＬ用）２２０以外の遅延器（ＤＬＬ用）２２０各々から出力される遅延信号各々に対して、位相比較器２３０によって遅延信号に与えられる所定の負荷と同様の負荷を与える素子５００各々を有する。なお、図１０は、実施例２に係るＬＳＩの構成の一例を示すための図である。
なお、実施例２において、電圧制御型遅延ライン（入力信号用）１００が有する遅延器（入力信号用）１１０から出力される遅延信号各々に対して、所定の負荷を与える素子５００を有する理由について、簡単に付言する。電圧制御型遅延ライン（入力信号用）１００は、位相比較器を有さず、電圧制御型遅延ライン（入力信号用）１００が有する遅延器（入力信号用）１１０のいずれにも、位相比較器からの負荷はかかっていない。
しかし、ここで、実施例２に係る位相制御装置は、開示のＬＳＩにおいては、電圧制御型遅延ライン（入力信号用）１００と、電圧制御型遅延ライン（ＤＬＬ用）２１０は、同じ構成であり、同じ制御電圧で動作する。このため、位相比較器２３０による負荷を考慮し、電圧制御型遅延ライン（ＤＬＬ用）２１０が素子５００を付加する場合には、電圧制御型遅延ライン（入力信号用）１００もまた、素子５００を付加し、同じ構成とする。
すなわち、上記したように、実施例２では、位相制御装置は、電圧制御型遅延ライン（入力信号用）１００と電圧制御型遅延ライン（ＤＬＬ用）２１０とが有するすべての遅延器に対して、位相比較器２３０から与えられる負荷と同じ負荷をかける。これにより、実施例２によれば、出力信号それぞれの位相差を均一にすることが可能である。
さて、実施例１や２では、外部信号を電圧制御型遅延ライン（ＤＬＬ用）２００に入力して外部信号１周期分の遅延に相当する制御電圧を生成し、生成した制御電圧をそのまま電圧制御型遅延ライン（入力信号用）１００に供給する場合について説明した。しかし、本発明はこれに限定されるものではなく、電圧制御型遅延ライン（ＤＬＬ用）２００にて生成された制御電圧を調整した上で、調整した制御電圧を電圧制御型遅延ライン（入力信号用）１００に供給してもよい。
そこで、以下では、調整した制御電圧を電圧制御型遅延ライン（入力信号用）１００に供給する手法について説明する。なお、以下では、上記した実施例１や２と共通する説明に関しては、説明を省略する。
［実施例３に係る位相制御装置の概要］
まず、図１１を用いて、実施例３に係る位相制御装置の構成の概要について簡単に説明する。なお、図１１は、実施例３に係る位相制御装置の構成の一例を説明するための図である。
具体的には、実施例３に係る位相制御装置は、制御電圧を生成する制御電圧生成回路と、制御電圧生成回路によって生成された制御電圧の電圧値を調整するＶＣＣ６００とを備える。そして、実施例３に係る位相制御装置は、ＶＣＣ６００（Voltage Controlled Circuit）によって調整された制御電圧である調整制御電圧を、電圧制御型遅延ライン（入力信号用）１００や電圧制御型遅延ライン（ＤＬＬ用）２１０の遅延器各々に入力する。なお、ＶＣＣ６００は、電圧調整回路とも称する。
具体的には、図１１に示すように、実施例３に係る位相制御装置では、図２を用いて説明した実施例１に係る位相制御装置の構造の一例に加えて、ＶＣＣ６００をさらに備える。ここで、実施例３におけるキャパシタ２５０は、チャージポンプ（ＤＬＬ用）２４０とＶＣＣ６００と接続され、図１１の「Ｖｉｎ」に示すように、制御電圧をＶＣＣ６００に送る。なお、実施例３におけるキャパシタ２５０によって送られる制御電圧は、実施例１や２にて説明した制御電圧と同一である。
また、実施例３におけるＶＣＣ６００は、キャパシタ２５０と接続され、また、遅延器（入力信号用）１１０各々や遅延器（ＤＬＬ用）２２０各々と接続される。また、ＶＣＣ６００は、図１１の「Ｖｉｎ」に示すように、キャパシタ２５０から制御電圧を受け付け、また、図１１の「Ｄｃｎｔ２」に示すように、バイアス制御部用制御信号を受け付ける。そして、ＶＣＣ６００は、受け付けた制御電圧の電圧値を調整する。そして、ＶＣＣ６００は、図１１の「Ｖｃｎｔ」に示すように、調整制御電圧を遅延器（入力信号用）１１０各々や遅延器（ＤＬＬ用）２２０各々に入力する。
このようなことから、実施例３に係る位相制御装置によれば、制御電圧をそのまま遅延器各々に入力するのではなく、ＶＣＣ６００にて調整された調整制御電圧を入力するので、実施例１や実施例２にて説明した手法と比較して、さらに微細な位相制御を可能になる。
［実施例３におけるＶＣＣの構成の一例］
次に、図１２を用いて、実施例３におけるＶＣＣ６００の構成の一例について説明する。なお、図１２は、実施例３におけるＶＣＣの構成の一例を説明するための図である。
なお、実施例３におけるＶＣＣ６００は、制御電圧を調整できればどのような構成であってもよく、例えば、制御電圧に対してオフセットを加えることできればどのような構成であってもよい。実施例３では、オペアンプによる反転増幅回路を用いてＶＣＣ６００を実現する手法について説明するが、本発明はこれに限定されるものではなく、オペアンプによる非反転増幅回路を用いてもよい。
図１２に示す例では、ＶＣＣ６００は、抵抗６０１と、抵抗６０２と、オペアンプ６０３と、バイアス制御部６０４と、ローパスフィルタ部６０５とを備える。また、ＶＣＣ６００は、図１２の「Ｖｉｎ」に示すように、ＶＣＣ６００外から制御電圧を受け付け、具体的には、キャパシタ２５０から制御電圧を受け付ける。また、図１２の「Ｄｃｎｔ２」に示すように、ＶＣＣ６００は、ＶＣＣ６００外から、バイアス制御部６０４によって出力される電圧を決定するためのバイアス制御部用制御信号を受け付ける。また、ＶＣＣ６００は、図１２の「Ｖｃｎｔ」に示すように、ＶＣＣ６００外に調整制御電圧を出力し、具体的には、遅延器（入力信号用）１１０各々や遅延器（ＤＬＬ用）２１０各々に対して調整制御電圧を出力する。なお、バイアス制御部用制御信号は、例えば、位相制御装置を利用する利用者や位相制御装置を利用する他の回路から入力される。
ＶＣＣ６００は、図１２の「Ｖｉｎ」に示す制御電圧が、図１２の「Ｖｒｅｆ」に示す電圧を基準として、「Ｖｉｎ」を増幅する。なお、「Ｖｉｎ」が増幅される割合を示す増幅率は、抵抗６０１の抵抗値と抵抗６０２の抵抗値との比によって決定され、実施例３では、特に言及しない限り、抵抗６０１の抵抗値と抵抗６０２の抵抗値との比が「１」である場合を例に説明する。
それでは、ＶＣＣ６００が備える各部について、オペアンプ６０３に重点を置いて説明する。オペアンプ６０３は、抵抗６０１と抵抗６０２とバイアス制御部６０４とローパスフィルタ部６０５と接続される。また、オペアンプ６０３は、二つの入力（「＋」と「−」）を有し、「＋」入力（非反転入力）にてバイアス制御部６０４と接続され、「−」入力（反転入力）にて抵抗６０１を介してキャパシタ２５０と接続される。
また、オペアンプ６０３は、二つの入力を備え、二つの入力にそれぞれ電圧がかかる。具体的には、図１２の「Ｖｒｅｆ」に示すように、オペアンプ６０３の「＋」入力には、バイアス制御部６０４から送られる電圧がかかる。また、図１２の「Ｖｉｎ」に示すように、オペアンプ６０３の「−」入力には、キャパシタ２５０からの制御電圧がかかる。
また、オペアンプ６０３は、一つの出力を有し、一つの出力から電圧が出力される。具体的には、図１２の「Ｖｃｎｔ」に示すように、ローパスフィルタ部６０５を介して電圧をＶＣＣ６００外に出力し、遅延器（入力信号用）１１０や遅延器（ＤＬＬ用）２２０に入力する。なお、オペアンプ６０３から遅延器（入力信号用）１１０や遅延器（ＤＬＬ用）２２０に入力される電圧が、調整制御電圧になる。
また、オペアンプ６０３では、一つの出力から「−」入力に向けて負帰還がかかっており、負帰還の効果により、「＋」入力の出力電圧と「−」入力の出力電圧とが常に一致する。言い換えると、オペアンプ６０３では、「−」入力と「＋」入力との電位差が「０」になる。
バイアス制御部６０４は、オペアンプ６０３と接続され、オペアンプ６０３の「＋」入力に、電圧をかける。なお、バイアス制御部６０４によってオペアンプ６０３にかけられる電圧がオペアンプ６０３における基準電圧となる。例えば、バイアス制御部６０４は、実施例３に係る位相制御装置を利用する利用者からバイアス制御部用制御信号を受け付け、受け付けたバイアス制御部用制御信号を用いて基準電圧を決定する。
なお、バイアス制御部６０４としては、バイアス制御部用制御信号により決定される基準電圧をオペアンプ６０３に入力できれば、どのような構造であってもよい。例えば、以下では、ＤＡＣ（Digital Analog Converter）を用いてバイアス制御部６０４を実現する手法について説明するが、本発明はこれに限定されるものではない。また、以下では、ＤＡＣを適用した方式の内、抵抗ストリング型ＤＡＣを用いてバイアス制御部６０４を実現する手法について説明するが、本発明はこれに限定されるものではなく、例えば、抵抗ラダー型、重み抵抗型などを用いて実現してもよい。なお、図１３に示す例では、３ビットのバイアス制御部用制御信号を用いたバイアス制御部６０４を例に用いた。図１３は、実施例３における抵抗ストリング型ＤＡＣを用いたバイアス制御部の構造の一例を説明するための図である。
図１３に示すバイアス制御部６０４の構造の一例を用いて、バイアス制御部６０４がオペアンプ６０３の「＋」入力にかける基準電圧がどのように決定されるかを説明する。バイアス制御部６０４は、オペアンプの「＋」入力にかける電圧が、ｎビットの制御信号により制御される。図１３に示す例では、バイアス制御部６０４は、３ビットのバイアス制御部用制御信号を受け付け、例えば、制御信号が「１０１」である場合には、バイアス制御部６０４は、「ＭＳＢ」のスイッチを「ＯＮ（１）」に設定し、「ＢＩＴ」のスイッチを「ＯＦＦ（０）」に設定し、「ＬＳＢ」のスイッチを「ＯＮ（１）」に設定する。そして、例えば、バイアス制御部６０４は、５／８に分割されたバイアス制御部用基準電圧をオペアンプ６０３に入力する。なお、５／８に分割されたバイアス制御部用基準電圧が、オペアンプ６０３にとっての基準電圧になる。
なお、図１３に示すオペアンプは、負荷を遮断するために挿入しているボルテージフォロアであり、オペアンプ６０３とは異なる。また、図１３に示すボルテージフォロアとしてのオペアンプから出力される電圧が、基準電圧（Ｖｒｅｆ）となる。また、バイアス制御部用基準電圧とは、例えば、ＶＣＣ６００を製造する製造者によって決定される電圧である。
ここで、上記したように、オペアンプ６０３には負帰還がかかっており、バイアス制御部６０４がオペアンプ６０３の「＋」入力にかける電圧が変化すると、オペアンプ６０３が当該電圧差をなくすように働き、結果として、オペアンプ６０３の「−」入力にかかる電圧が、オペアンプ６０３の「＋」入力の電圧へと変化する。
また、オペアンプ６０３では、二つの入力にかかる電圧に少しでも差が生じると、当該差が、オペアンプ６０３の出力電圧に反映される。しかし、この出力電圧はすぐに「−」入力にフィードバックされ、二つの入力にかかる電圧の差が無くなるように働く。
ローパスフィルタ部６０５は、オペアンプ６０３と接続され、また、ＶＣＣ６００外にある遅延器（入力信号用）１１０各々と遅延器（ＤＬＬ用）２２０各々とに接続される。また、ローパスフィルタ部６０５は、オペアンプ６０３から調整制御電圧を受け付け、受け付けた調整制御電圧に含まれるノイズを除去した上で、遅延器（入力信号用）１１０各々や遅延器（ＤＬＬ用）２２０各々に入力する。
［調整制御電圧と位相差との関係について］
次に、図１４と図１５とを用いて、位相比較器２３０にて比較された比較結果となる位相差と、制御電圧との関係について説明する。なお、図１４と図１５とは、位相比較器にて比較された比較結果となる位相差と制御電圧との間にて成立する一般特性を示すための図である。図１４に示す例では、例えば、位相差が「π」である場合には、キャパシタから出力される制御電圧が「Ｖｈ」になるものとして記載した。
また、同様に、通常（オフセットがない場合）には、位相差は「０」になるように制御がかかり、この場合、制御電圧は「（Ｖｈ＋Ｖｌ）／２」になる。つまり、位相制御装置は、オフセットをかけて位相差が「０」ではないようにすることで、位相を微小に変化させる。
図１４や図１５において、位相差が「π」から「−π」となっているのは、「２π」位相が進む（または遅れる）と、一周期分ずれたことになるからである。つまり、位相差の絶対値は、「π」より大きくなることはないからである。また、同様に、ＶＣＣ６００に入力される制御電圧となる「Ｖｉｎ」も、位相差「−π」に対応する「Ｖｌ」から、「π」に対応する「Ｖｈ」までの範囲内の値となる。
ここで、位相比較器２３０にて比較された比較結果となる位相差と、キャパシタ２５０から出力されて遅延器（入力信号用）１１０や遅延器（ＤＬＬ用）２２０に入力される制御電圧との間には、図１４や図１５に示す一般特性が成立する。このため、遅延器（入力信号用）１１０や遅延器（ＤＬＬ用）２２０に入力される電圧を制御することで、位相比較器２３０にて比較された比較結果となる位相差もまた制御される。
なお、図１５に示すように、実施例３では、オペアンプ６０３の「−」入力は反転入力のため、オペアンプ６０３の「＋」入力からは、図１４に示した制御電圧が反転した電圧（Ｖｒｅｆ）として扱われる。
ここで、バイアス制御部６０４によってオペアンプ６０３の「＋」に入力される基準電圧が変化すると、オペアンプ６０３は、「＋」入力と「−」入力との電圧差をなくすように働く。この結果、オペアンプ６０３の「−」入力にかかる電圧が、オペアンプ６０３の「＋」入力の基準電圧へと変化する。つまり、バイアス制御部６０４がオペアンプ６０３の「＋」入力にかける基準電圧が変化すると、図１５に示すように、基準電圧に対応する位相差へと、入力信号の位相差が変化する。
すなわち、バイアス制御部６０４の基準電圧を変化させると、図１４や図１５の縦軸に示す制御電圧が変化することになり、図１４や図１５の横軸に示す出力信号の位相差と入力信号との位相差もまた変化する。このため、バイアス制御部６０４から入力される基準電圧の刻み値の細かさが、位相の分解能となり、バイアス制御部６０４から入力される基準電圧を細かく刻めれば刻めるほど、位相分解能が向上する。例えば、８ビットの制御信号（外部信号）を用いて制御する場合には、２５６分割となる。ここで、得たい位相分解能から抵抗分割数を決定することで、位相分解能を簡単に設定することが可能である。
なお、図１６や図１７に示すように、図１４や図１５の「Ｇａｉｎ＝１」に示す実線は、ＤＣゲイン（増幅率とも称する）が「１」である場合を示し、具体的には、抵抗６０１と抵抗６０２との比が１である場合を示す。同様に、「Ｇａｉｎ＝０．５」や「Ｇａｉｎ＝２」は、それぞれ、ＤＣゲインが「０．５」や「２」である場合を示す。なお、図１６や図１７は、ＤＣゲインが異なる場合における位相差と制御電圧との間にて成立する一般特性を示すための図である。
ここで、オペアンプ６０３のＤＣゲインは、（抵抗６０２／抵抗６０１）になり、抵抗６０１の抵抗値と抵抗６０２の抵抗値との比率を変更することで変更でき、この結果、抵抗値の比を変更することで、単位電圧当たりの位相感度を調整することが可能である。つまり、ＤＣゲインが変化すると、図１６や図１７に示すように、位相差と制御電圧との間にて成立する関係が変化する。例えば、ＤＣゲインを「１」から「２」に変更すると、位相分解能がより細かくなり、ＤＣゲインが「１」である場合に比べて、ＤＣゲインが「２」の場合には、同じ制御電圧にて遅延される位相差が半分になる。つまり、ＤＣゲインをあげることで、分解能が向上させることが可能である。なお、図１６や図１７に示すように、ＤＣゲインを「２」にする場合には、ＤＣゲインが「１」である場合に比べて、位相の最大制御範囲が見かけ上半分になる。
また、異なるＤＣゲインとなる抵抗の組み合わせを予め複数用意し、いずれの組み合わせを用いるかを外部から受け付けた信号により決定する切り替え用スイッチを設ける事で、外部から受け付ける信号を用いてＤＣゲインを変更してもよい。つまり、ＤＣゲインを制御することで、出力信号に加える遅延量を制御してもよい。例えば、バイアス制御部６０４は、位相制御装置を利用する利用者から、複数ある抵抗の組み合わせの内一つを特定するゲイン用制御信号を受け付ける。そして、バイアス制御部６０４は、受け付けたゲイン用制御信号によって特定される抵抗の組み合わせを用いて、調整制御電圧出力する。
［実施例３の効果］
上記したように、実施例３によれば、位相制御装置は、ＶＣＣ６００を備え、ＶＣＣ６００によって調整された制御電圧である調整制御電圧を、電圧制御型遅延ライン（入力信号用）１００や電圧制御型遅延ライン（ＤＬＬ用）２１０の遅延器各々に入力する。この結果、実施例１や２と比較してさらに位相分解能を向上可能である。
すなわち、位相分解能を向上する上では、例えば、分周回路４５０の分周比が細かければ細かいほど、位相分解能が向上する。また、周波数が高ければ高いほど、位相分解能が向上する。また、電圧制御型遅延ライン（入力信号用）１００や電圧制御型遅延ライン（ＤＬＬ用）２００に設けられる遅延器の数が増加すればするほど、個々の遅延器に配分される位相差が少なくなり、位相分解能が向上する。
ここで、周波数が高ければ高いほど、一周期分に相当する時間が短くなる結果、電圧制御型遅延ライン（入力信号用）１００や電圧制御型遅延ライン（ＤＬＬ用）２００に設けられる遅延器の数が少なくなる。つまり、周波数を高くすることにより位相分解能を向上させる手法と、遅延器の数を増加させる手法とは、相反する。
また、位相同期回路４００では、分周比を変更すると、回路内の位相関係が変化することになり、再引き込み動作を行うことになる。ここで、再引き込み動作を実行すると、位相関係が安定するまでにある程度の時間がかかり、例えば、数十μsecオーダーの時間がかかる。また、分周回路４５０にて分周比を細かく設定する手法や、周波数を高く設定する手法は、回路を設計する上での制約となる可能性がある。
また、今後、数psecオーダーよりも高い精度での位相制御を要する場合も考えられる。例えば、光伝送装置では伝送レートが４０Ｇ、１００Ｇ等といった開発が進んできており、１００Ｇである場合には、１周期に相当する時間が１０psecとなる。この結果、１００Ｇ信号の位相情報を使った信号伝送を考えた場合、５psecや２．５psec、１．２５psecといった位相調整が必要になる可能性がある。
ここで、実施例３によれば、ＶＣＣ６００を用いて制御電圧を調整した調整制御電圧を用いて位相を制御するので、実施例１や２と比較してさらに位相分解能向上可能である。また、実施例３によれば、分周比や遅延器の数に依存することなく位相を制御でき、また、再引き込み動作によって生じる動作安定までの時間をなくすことも可能である。
ここで、さらに、実施例３による効果についてさらに説明する。位相分解能は、まず、ＶＣＣ６００を用いない場合では、「ΔΦ１＝Δｔ÷ｎＴａｐ」となる。なお、ΔΦ１は、ＶＣＣ６００を用いない場合における各遅延器に加えられる位相差を示す。「ΔΦ１」は、位相同期回路４００が発生させた位相差「Δｔ」を遅延器の数「ｎＴａｐ」で割った値になる。
これに対して、ＶＣＣ６００を用いた場合では、「ΔΦ２＝Ｔ１÷２ｎＢｉｔ÷ｎＴａｐ」となる。ここで、「Ｔ１」は、位相同期回路４００の出力信号周期になり、図１６や図１７の「２π」に相当する。「ΔΦ２」は、ＶＣＣ６００を用いた場合に各遅延器に加えられる位相差を示す。「ΔΦ２」は、ＶＣＣ６００にて制御電圧を調整する段階の数にて「Ｔ１」を分割した値になる。実施例３に示す例では、例えば、バイアス制御部６０４にて基準電圧を「２５６」に分割する場合には、「Ｔ１」を「２５６」に分割した値となる。
次に、図１８を用いて、具体的な値を示しながら実施例３の効果についてさらに説明する。なお、図１８は、実施例３の効果を説明するためのテーブルである。
図１８では、ＰＬＬ用ＲＥＦ信号（基準信号）が２０ＭＨｚであり、分周比が２〜ｎ（ｎ＝２〜７）であり、電圧制御型遅延ラインに設けられた遅延器の数が１０個である場合を例に説明する。また、ＶＣＣ６００において、電圧値の刻み値の細かさが、８ｂｉｔ（２５６分割）または１０ｂｉｔ（１０２４分割）である場合を例に説明する。なお、分周比が「３２」である場合を基準として説明する。
図１８の「第１位相制御」に示すように、分周比が「１６」であり、ＶＣＣ６００を用いない場合においては、位相分解能が「３１２５．０ｐｓｅｃ」になる。これに対して、図１８の「第２位相制御」に示すように、分周比が「１６」であり、「８ｂｉｔ制御」のＶＣ６００を用いた場合には、「３１２５．０ｐｓｅｃ」を「２５６」分割した値である「１．２２ｐｓｅｃ」になる。
このように、実施例３によれば、微小な位相分解能を得るための制約を補い、位相分解能を向上することが可能である。つまり、実施例３によれば、分周比を細かく設定する必要があるという制約や、電圧制御遅延ラインにある程度の遅延器数を設けなければならないという制約を補うことが可能である。
また、実施例３によれば、分周比を逐一設定し直すことなく、例えば、分周比を固定したとしてもＶＣＣ６００にて独立して位相差を制御することが可能であり、再引き込み動作によって動作安定までに時間を要するという点についても改善することが可能である。
実施例３では、位相比較器２３０が、複数の遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号と、位相同期回路４００によって出力された外部信号との位相差を比較する手法について説明したが、本発明はこれに限定されるものではない。例えば、電圧制御型遅延ライン（ＤＬＬ用）２１０に備えられた遅延器（ＤＬＬ用）２２０の内一部の遅延器のみによって遅延された遅延信号と外部信号との位相差を比較してもよい。
例えば、位相同期回路４００にて、分周比を大きく変化させると、位相同期回路４００から出力される外部信号の周期が大きく変化する。この結果、例えば、分周比に関係なく、遅延器（ＤＬＬ用）２２０すべてによって遅延された遅延信号を一律に用いて位相差を比較すると、図８を用いて説明した「制御領域」を逸脱してしまう場合がある。
例えば、外部信号の周期が長くなった結果、遅延器（ＤＬＬ用）２２０各々が、加えられる最大の遅延量を加えたとしても、電圧制御型遅延ライン（ＤＬＬ用）２１０にて外部信号一周期に相当する遅延量を加えられない場合がある。また、例えば、外部信号の周期が短くなった結果、遅延器（ＤＬＬ用）２２０各々が、加えられる最小の遅延量を加えたとしても、電圧制御型遅延ライン（ＤＬＬ用）２１０にて外部信号一周期に相当する遅延量よりも大きな遅延量を加えることになる場合がある。
このため、実施例４では、位相同期回路４００から出力される外部信号の周期が大きく変化したとしても、「制御領域」を逸脱することなく微小な位相制御を実現する位相制御装置について説明する。
図１９に示すように、実施例４に係る位相制御装置は、セレクタ回路７００（遅延信号出力部とも称する）をさらに備える。また、セレクタ回路７００は、電圧制御型遅延ライン（ＤＬＬ用）２１０に備えられた遅延器ごとの遅延信号を受け付け、受け付けた遅延信号の内所定の遅延信号のみを出力する。なお、図１９は、実施例４に係る位相制御装置の構成の一例を説明するための図である。図１９では、記載の便宜上、セレクタ回路７００を「ＳＥＬ」とのみ記載した。
実施例４に係る位相制御装置では、電圧制御型遅延ライン（ＤＬＬ用）２１０に備えられた遅延器（ＤＬＬ用）２２０各々が、セレクタ回路７００と接続される。電圧制御型遅延ライン（ＤＬＬ用）２１０では、外部信号を受け付けると、遅延器（ＤＬＬ用）２２０各々が、直列に連結された複数の遅延器（ＤＬＬ用）２２０の内最前段にある遅延器から順番に、遅延信号の位相に対して遅延量を加える。また、遅延器（ＤＬＬ用）２２０各々は、遅延器ごとの遅延信号をセレクタ回路７００に送る。つまり、電圧制御型遅延ライン（ＤＬＬ用）２１０の複数の遅延器（ＤＬＬ用）２２０各々は、直列に接続され、遅延量を加えるとともに当該遅延器ごとの遅延信号をセレクタ回路７００にも出力する。
例えば、電圧制御型遅延ライン（ＤＬＬ用）２１０では、遅延器「１」が、位相同期回路４００から受け付けた外部信号に対して遅延量を加え、遅延器「２」とセレクタ回路７００とに送る。その後、遅延器「２」は、遅延器「１」から受け付けた遅延信号に対して遅延量を加え、遅延器「３」とセレクタ回路７００とに送る。
セレクタ回路７００は、遅延器（ＤＬＬ用）２２０各々と接続され、また、位相比較器２３０と接続される。セレクタ回路７００は、遅延器（ＤＬＬ用）２２０各々から遅延信号を受け付け、受け付けた遅延信号の内所定の遅延信号のみを位相比較器２３０に出力する。具体的には、セレクタ回路７００は、図１９の「Ｄｃｎｔ１」に示すように、遅延器（ＤＬＬ用）２２０各々から受け付けた遅延信号各々の内所定の遅延信号を出力するための制御信号を受け付ける。そして、セレクタ回路７００は、受け付けた制御信号によって指定される遅延信号のみを位相比較器２３０に出力する。なお、図１８に示す例では、セレクタ回路７００が、位相同期回路４００にも入力される制御信号と同一の制御信号を受け付ける場合を記載した。
なお、セレクタ回路７００は、例えば、伝播遅延時間の小さい単純なスイッチなどを備える。スイッチは、例えば、トランスファーゲート等を用いて作成される。また、例えば、セレクタ回路７００は、スイッチの「ＯＮ」「ＯＦＦ」が制御信号によって制御され、つまり、いずれのスイッチが閉じられ、いずれのスイッチが開放されるかが制御される。そして、セレクタ回路７００では、スイッチの「ＯＮ」「ＯＦＦ」の組み合わせ各々が、遅延器（ＤＬＬ用）２２０各々から受け付けた遅延信号各々に対応し、一つの遅延信号のみを出力する。なお、セレクタ回路７００の回路構成は、遅延信号各々の内所定の遅延信号を出力できさえすれば、どのようなものであってもよく、スイッチを用いる回路構成に本発明が限定されるものではない。
ここで、セレクタ回路７００は、外部信号の周期長によって決定される遅延信号を出力する。例えば、セレクタ回路７００は、位相同期回路４００の分周比に対応する遅延器（ＤＬＬ用）２２０の数を予め記憶する。なお、例えば、セレクタ回路７００は、位相制御装置を製造する製造者によって、分周比に対応する遅延器（ＤＬＬ用）２２０の数が予め設定されて記憶する。なお、分周比は、上記したように、外部信号の周期長を決定する値である。そして、セレクタ回路７００は、位相同期回路４００にて選択された分周比に対応する数の遅延器（ＤＬＬ用）２２０によって遅延量が加えられた遅延信号を出力する。
なお、分周比と遅延器（ＤＬＬ用）２２０数との対応付けについてさらに説明する。なお、分周比「３２」であれば、遅延器（ＤＬＬ用）２２０数が「４」個である場合に「制御領域」になる場合を例に用いて説明する。例えば、分周比「１６」であれば、位相同期回路４００から出力される外部信号の周期は、分周比「３２」の場合に出力される外部信号の周期と比較して倍になる。このため、分周比「１６」であれば、遅延器（ＤＬＬ用）２２０数は、分周比「３２」の場合に要する遅延器（ＤＬＬ用）２２０数の倍である「８」個となる。この場合、セレクタ回路７００は、分周比「１６」に対応付けて、遅延器（ＤＬＬ用）２２０数「８」を記憶する。
また、図１８に示す例では、セレクタ回路７００は、位相同期回路４００の分周回路４５０にて分周比を決定する制御信号と同一の制御信号を受け付ける。この場合、セレクタ回路７００は、分周比を決定する制御信号ごとに、制御信号によって決定される分周比に対応する遅延器（ＤＬＬ用）２２０数を記憶しておく。
その後、位相比較器２３０は、セレクタ回路７００によって出力された遅延信号と、電圧制御型遅延ライン（ＤＬＬ用）２１０にて遅延量が加えられていない外部信号との位相差を比較する。具体的には、位相比較器２３０は、位相同期回路４００から受け付けた外部信号と、セレクタ回路７００から受け付けた遅延信号との位相差を比較する。
［実施例４の効果］
このように、実施例４によれば、電圧制御型遅延ライン（ＤＬＬ用）２１０に備えられた遅延器（ＤＬＬ用）２２０ごとの遅延信号を受け付け、受け付けた遅延信号の内所定の遅延信号のみを出力するセレクタ回路７００をさらに備える。そして、位相比較器２３０が、セレクタ回路７００によって出力された遅延信号と、電圧制御型遅延ライン（ＤＬＬ用）２１０にて遅延量が加えられていない外部信号との位相差を比較します。この結果、実施例４では、外部信号の変動に合わせてセレクタ回路７００から出力する遅延信号を選択することで、「制御領域」を逸脱することなく微小な位相制御を実現することが可能である。
ここで、実施例４の効果について、図２０と図２１とを用いてさらに説明する。なお、図２０と図２１とは、実施例４の効果を説明するためのテーブルである。図２０と図２１を用いて説明する場合には、図１８と同様の点については説明を省略する。
図２０や図２１では、分周比「３２」であり、遅延器（ＤＬＬ用）２２０数が「４」である場合を基準として、Δｔなどの値を例示した。また、図２０に示す例では、遅延器（ＤＬＬ用）２２０の数が「４」に固定された場合を示した。また、図２１に示す例では、遅延器（ＤＬＬ用）２２０数が、分周比に反比例するように設定され、「１」〜「３２」までの数が設定される場合を示した。なお、以下では、説明の便宜上、例えば、４つの遅延器（ＤＬＬ用）２２０によって加えられる遅延量が「１０００ｐｓｅｃ〜２０００ｐｓｅｃ」であるものとして説明する。
図２０に示すように、分周比「４」である場合には、位相同期回路４００から出力される外部信号一周期に相当する遅延量が「１２５００．０ｐｓｅｃ」になる。ここで、ＶＣＣ６００を使用しない場合には、４つの遅延器（ＤＬＬ用）２２０によって「１２５００．０ｐｓｅｃ」を加えることになり、４つの遅延器（ＤＬＬ用）２２０が加えられる最大の遅延量「２０００ｐｓｅｃ」を越えてしまう。
これに対して、図２１に示すように、位相同期回路４００から出力される外部信号の周期長に応じて、遅延器（ＤＬＬ用）２２０の数を変更することで、「制御範囲」を逸脱することを防止することが可能である。図２１に示す例では、分周比の数が増加するに従って、外部信号の周期長が短くなり、遅延器（ＤＬＬ用）２２０数が少なくなるように設定される。例えば、分周比「４」である場合には、遅延器（ＤＬＬ用）２２０数が「３２」になり、３２個の遅延器（ＤＬＬ用）２２０によって加えられる遅延量が、「１２５００．０ｐｓｅｃ」になる。ここで、４つの遅延器（ＤＬＬ用）２２０によって加えられる遅延量が「１０００ｐｓｅｃ〜２０００ｐｓｅｃ」であれば、３２個の遅延器（ＤＬＬ用）２２０であれば、「８０００〜１６０００」の遅延量を加えることになる。つまり、各遅延器（ＤＬＬ用）２２０が加える遅延量は「１２５００．０ｐｓｅｃ」であり、最大値「１６０００ｐｓｅｃ」を越えず、制御領域を逸脱することなく微小な位相制御を実現することが可能である。
このように、実施例４によれば、電圧制御型遅延ライン（ＤＬＬ用）２１０に設けられた遅延器（ＤＬＬ用）２２０の内、いくつの遅延器（ＤＬＬ用）２２０を用いるかを切り替える。この結果、実施例４によれば、制御領域を逸脱することなく、微小な位相制御を実現することが可能である。
また、図２１に示すように、分周比に反比例して遅延器（ＤＬＬ用）２２０段数を増減させれば良いため、分周比が小さいときは、遅延器（ＤＬＬ用）２２０数が多くなり、外部信号の周期が大きかったとしても、微小な位相分解能が実現することが可能である。
さて、これまで本発明の実施例について説明したが、本発明は上述した実施例に限定されるものではなく、その他の実施例にて実施してもよい。そこで、以下では、その他の実施例について説明する。
例えば、実施例１に係る位相制御装置では、外部信号をＤＬＬ回路２００に入力する際に、クロック発生器３００を用いる手法について説明した。具体的には、実施例１に係る位相制御装置が、クロック発生器３００を有する手法について説明した。しかし、本発明はこれに限定されるものではない。例えば、実施例３に係る位相制御装置では、実施例３に係る位相制御装置の外部から外部信号を受付け、受け付けた外部信号を用いて処理をおこなってもよい。
［監視回路］
また、例えば、位相制御装置は、第２の遅延ラインの複数の遅延器各々に入力すべき標準電圧を予め記憶する標準電圧記憶部と、制御電圧や調整制御電圧を監視する監視部とをさらに備えてもよい。例えば、標準電圧記憶部は、予め利用者によって設定された標準電圧の値を記憶する。
すなわち、監視部は、電圧制御型遅延ライン（入力信号用）１００や電圧制御型遅延ライン（ＤＬＬ用）２００に入力される制御電圧や調整制御電圧を監視し、予め設定された標準電圧と同一であるかを監視する。そして、監視部は、同一でない場合には、制御電圧や調整制御電圧が標準電圧と同一になるように、監視結果を位相同期回路４００やＶＣＣ６００に監視結果をフィードバックしてもよい。
例えば、図２２に示すように、監視部７００は、ＶＣＣ６００と接続される。また、監視部７００は、標準電圧を予め記憶する標準電圧記憶部を備える。なお、図２２は、監視回路を備える位相制御装置の構成の一例を説明するための図である。そして、監視部７００は、ＶＣＣ６００からの調整制御電圧を監視し、標準電圧記憶部に記憶された標準電圧を参照することで、調整制御電圧が標準電圧と同一であるかを監視する。そして、監視部７００は、同一でないとの監視結果が得られると、図２２の「Ｄｃｎｔ３」や「Ｄｃｎｔ４」に示すように、調整制御電圧の値が標準電圧の値になるような制御信号を位相同期回路４００やＶＣＣ６００に送信する。
そして、位相同期回路４００は、図２２の「Ｄｃｎｔ３」に示すように、監視回路から制御信号を受け付けると、受け付けた制御信号によって決定される分周比に変更し、また、ＶＣＣ６００は、図２２の「Ｄｃｎｔ４」に示すように、監視回路から制御信号を受け付けると、受け付けた制御信号によって決定される基準電圧を用いて、制御電圧を調整する。
なお、図２２に示す例では、監視部７００は、調整制御を監視する場合について説明したが、本発明はこれに限定されるものではなく、例えば、キャパシタ２５０からの制御電圧を監視してもよい。また、監視部７００は、制御電圧と調整制御電圧とを監視してもよい。
［分周回路］
実施例１では、位相同期回路４００において、外部信号を切り替える手法として、分周回路４５０を用いる手法について言及したが、本発明はこれに限定されるものではない。例えば、位相同期回路４００が入力信号に与える遅延量は、固定であってもよい。
［システム構成］
また、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報（図１〜６、９）については、特記する場合を除いて任意に変更することができる。
以上の各実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延ラインと、
ＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、
外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延ラインと、
前記第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較する位相比較器と、
前記位相比較器によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
を備えたことを特徴とする位相制御装置。
（付記２）前記位相制御装置は、周波数の異なる信号に切り替えることが可能であるＰＬＬ回路をさらに備え、
前記ＰＬＬ回路は、基準信号を入力とし、当該ＰＬＬ回路内部の分周回路の分周比によって特定される位相に当該基準信号の位相を調整した信号である外部信号を、前記第２の遅延ラインに出力することを特徴とする付記１に記載の位相制御装置。
（付記３）前記分周回路は、前記位相制御装置を利用する利用者によって指定される制御信号を受付け、当該制御信号によって指定される分周比を用いることを特徴とする付記２に記載の位相制御装置。
（付記４）前記遅延器制御回路は、制御電圧を生成する制御電圧生成回路と、当該制御電圧生成回路によって生成された制御電圧の電圧値を調整する電圧調整回路とを備え、当該電圧調整回路によって調整された制御電圧である調整制御電圧を前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力することを特徴とする付記３に記載の位相制御装置。
（付記５）前記制御電圧生成回路は、固定値となる制御電圧を生成し、
前記電圧調整回路は、前記制御電圧生成回路によって生成された固定値となる制御電圧の電圧値を調整することを特徴とする付記４に記載の位相制御装置。
（付記６）前記第２の遅延ラインの複数の遅延器各々は、直列に接続され、遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、
前記位相制御装置は、前記第２の遅延ラインに備えられた遅延器ごとの遅延信号を受け付け、受け付けた遅延信号の内、前記外部信号の周期長によって決定される遅延信号のみを出力する遅延信号出力部をさらに備え、
前記位相比較器は、前記遅延信号出力部によって出力された遅延信号と、前記第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較することを特徴とする付記５に記載の位相制御装置。
（付記７）前記電圧調整回路は、バイアス制御部と演算増幅器とを備え、制御電圧と当該バイアス制御部によって制御された基準電圧値とを演算増幅器の制御電圧とすることで、当該基準電圧値によって特定される電圧に当該制御電圧を調整した調整制御電圧を演算増幅器から出力し、
前記演算増幅器は、前記位相制御装置を利用する利用者によって指定されるゲイン用制御信号によって特定されるＤＣゲインを用いて、調整制御電圧出力することを特徴とする付記６に記載の位相制御装置。
（付記８）第２の遅延ラインの複数の遅延器各々に入力すべき標準電圧を予め記憶する記憶部と、
制御電圧および／または調整制御電圧について、前記記憶部に予め記憶された標準電圧と同一であるかを監視し、異なっている場合に、監視結果を前記制御電圧生成回路および／または電圧調整回路にフィードバックする監視部と
をさらに備え、
前記制御電圧生成回路および／または電圧調整回路は、前記監視部からのフィードバック内容を用いて、制御電圧を生成および／または制御電圧を調整することを特徴とする付記７に記載の位相制御装置。
（付記９）前記位相比較器は、前記第２の遅延ラインの最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
前記第１の遅延ラインは、遅延器各々から出力される遅延信号各々に対して、前記位相比較器によって遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有し、
前記第２の遅延ラインは、最終段の遅延器以外の遅延器各々から出力される遅延信号各々に対して、前記位相比較器によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする付記１〜８のいずれか１つに記載の位相制御装置。
（付記１０）入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延ラインと、
ＤＬＬ回路と、
を備え、
前記ＤＬＬ回路は、
外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延ラインと、
前記第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較する位相比較器と、
前記位相比較器によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
を備えたことを特徴とする位相制御装置が搭載されたプリント板。
（付記１１）入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延工程と、
ＤＬＬ回路と、
を含み、
前記ＤＬＬ回路は、
外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延工程と、
前記第２の遅延工程の複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延工程にて遅延量が加えられていない外部信号との位相差を比較する位相比較工程と、
前記位相比較工程によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較工程によって出力された位相差から生成された制御電圧を、前記第１の遅延工程および前記第２の遅延工程の複数の遅延器各々に入力する遅延器制御工程と、
を含むことを特徴とする位相制御装置を用いる制御方法。
１００ 電圧制御型遅延ライン（入力信号用）
１１０ 遅延器（入力信号用）
２００ ＤＬＬ回路
２１０ 電圧制御型遅延ライン（ＤＬＬ用）
２２０ 遅延器（ＤＬＬ用）
２３０ 位相比較器
２４０ チャージポンプ（ＤＬＬ用）
２５０ キャパシタ
３００ クロック発生器
４００ 位相同期回路
４１０ 位相周波数比較器
４２０ チャージポンプ（ＰＬＬ用）
４３０ ローパスフィルタ
４４０ 電圧制御発振器
４５０ 分周回路
５００ 素子
６００ ＶＣＣ
６０１ 抵抗
６０２ 抵抗
６０３ オペアンプ
６０４ バイアス制御部
６０５ ローパスフィルタ部
７００ セレクタ回路

Claims (10)

  1. 入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延ラインと、
    ＤＬＬ回路と、
    を備え、
    前記ＤＬＬ回路は、
    周波数の異なる信号を切替可能に外部信号として出力する外部からの外部信号を入力し、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延ラインと、
    前記第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較する位相比較器と、
    前記位相比較器によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
    を備えたことを特徴とする位相制御装置。
  2. 前記位相制御装置は、周波数の異なる信号に切り替えることが可能であるＰＬＬ回路をさらに備え、
    前記ＰＬＬ回路は、基準信号を入力とし、当該ＰＬＬ回路内部の分周回路の分周比によって特定される位相に当該基準信号の位相を調整した信号である外部信号を、前記第２の遅延ラインに出力することを特徴とする請求項１に記載の位相制御装置。
  3. 前記分周回路は、前記位相制御装置を利用する利用者によって指定される制御信号を受付け、当該制御信号によって指定される分周比を用いることを特徴とする請求項２に記載の位相制御装置。
  4. 前記遅延器制御回路は、制御電圧を生成する制御電圧生成回路と、当該制御電圧生成回路によって生成された制御電圧の電圧値を調整する電圧調整回路とを備え、当該電圧調整回路によって調整された制御電圧である調整制御電圧を前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力することを特徴とする請求項３に記載の位相制御装置。
  5. 前記制御電圧生成回路は、固定値となる制御電圧を生成し、
    前記電圧調整回路は、前記制御電圧生成回路によって生成された固定値となる制御電圧の電圧値を調整することを特徴とする請求項４に記載の位相制御装置。
  6. 前記第２の遅延ラインの複数の遅延器各々は、直列に接続され、遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、
    前記位相制御装置は、前記第２の遅延ラインに備えられた遅延器ごとの遅延信号を受け付け、受け付けた遅延信号の内、前記外部信号の周期長によって決定される遅延信号のみを出力する遅延信号出力部をさらに備え、
    前記位相比較器は、前記遅延信号出力部によって出力された遅延信号と、前記第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較することを特徴とする請求項５に記載の位相制御装置。
  7. 前記電圧調整回路は、バイアス制御部と演算増幅器とを備え、制御電圧と当該バイアス制御部によって制御された基準電圧値とを演算増幅器の制御電圧とすることで、当該基準電圧値によって特定される電圧に当該制御電圧を調整した調整制御電圧を演算増幅器から出力し、
    前記演算増幅器は、前記位相制御装置を利用する利用者によって指定されるゲイン用制御信号によって特定されるＤＣゲインを用いて、調整制御電圧出力することを特徴とする請求項６に記載の位相制御装置。
  8. 前記位相比較器は、前記第２の遅延ラインの最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
    前記第１の遅延ラインは、遅延器各々から出力される遅延信号各々に対して、前記位相比較器によって遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有し、
    前記第２の遅延ラインは、最終段の遅延器以外の遅延器各々から出力される遅延信号各々に対して、前記位相比較器によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする請求項１〜７のいずれか１つに記載の位相制御装置。
  9. 入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する第１の遅延ラインと、
    ＤＬＬ回路と、
    を備え、
    前記ＤＬＬ回路は、
    周波数の異なる信号を切替可能に外部信号として出力する外部からの外部信号を入力し、遅延器各々によって当該外部信号の位相に対して遅延量を加える第２の遅延ラインと、
    前記第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較する位相比較器と、
    前記位相比較器によって比較される遅延信号を前記外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、前記第１の遅延ラインおよび前記第２の遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
    を備えたことを特徴とする位相制御装置が搭載された位相制御プリント板。
  10. 第１の遅延ラインとＤＬＬ回路とを有する位相制御装置の制御方法であって、
    前記位相制御装置は、
    入力信号の入力を受け付けると、前記第１の遅延ライン上で信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、
    周波数の異なる信号を切替可能に外部信号として出力する外部からの外部信号を入力し、ＤＬＬ回路内の第２の遅延ライン上で遅延器各々によって当該外部信号の位相に対して遅延量を加え、
    前記第２の遅延ライン上の複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ライン上で遅延量が加えられていない外部信号との位相差を比較して出力し、
    比較される遅延信号を前記外部信号に同期させる電圧であって、出力された前記位相差から生成された制御電圧を、前記第１の遅延ライン上および前記第２の遅延ライン上の各遅延器に入力する、
    処理を実行することを特徴とする位相制御装置を用いる制御方法。
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