CN100476448C - 时序比较器、数据取样装置、以及测试装置 - Google Patents

时序比较器、数据取样装置、以及测试装置 Download PDF

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Abstract

本发明中所述的数据取样装置包含：多数段第1可变延迟元件，其以第1延迟量依次延迟数据信号；多数段第2可变延迟元件，其以大于第1延迟量的第2延迟量依次延迟选通信号；以及多数个时序比较器，其利用由同一段的第2可变延迟元件而延迟的选通信号，对由多数段第1可变延迟元件而延迟的多数个数据信号进行取样；并且，时序比较器具备：动态D-FF电路，其根据选通信号且使用寄生电容锁存数据信号并进行输出，以及正反馈D-FF电路，其根据延迟的选通信号且使用正反馈电路将动态D-FF电路所输出的输出信号锁存并进行输出。

Description

时序比较器、数据取样装置、以及测试装置
技术领域
本发明涉及一种时序比较器、数据取样装置、以及测试装置，特别是涉及一种测定精度较高的时序比较器、具备该时序比较器的数据取样装置、以及具备该时序比较器且用于测试被测试设备的测试装置。
而且，本申请与下述日本专利申请相关联。关于承认参照文献的加入的指定国，将下述申请中所揭示的内容以参照的形式而加入本申请，使其成为本申请内容的一部分。
特愿2003-391454申请日平成15年11月20日
背景技术
近年来，当设计大规模的逻辑电路时，多使用CMOS(ComplementaryMetal-Oxide Semiconductor，互补性氧化金属半导体)电路进行设计而用于产品中，半导体测试装置中亦同样，大部分逻辑电路中使用CMOS电路。然而，半导体测试装置中，对于将被测试设备所输出的数据信号(data signal)与选通信号(strobe signal)进行比较的时序比较器(timing comparator)的精度有所要求的部分，在LSI(Large-scale integration，大规模集成电路)供应商所提供的一般的巨集(macro)中、或者对该等巨集进行调整之后不能够确保需要的精度，而在双极电路(bipolar circuit)中进行设计，或在CMOS电路中创建大规模的巨集。
另一方面，先前的可变延迟电路中包括：分解能力低且可变量大的粗延迟电路、以及分解能力高且可变量与粗延迟电路的分解能力等同的精延迟电路。粗延迟电路是以延迟元件的传送延迟时间作为分解能力，精延迟电路中利用可变容量元件而变化延迟元件的负荷电容从而改变延迟量。并且，为防止因噪音(noise)或环境条件的变化而引起的传送延迟时间的变动所导致的延迟精度的劣化，提出一种使用DLL(Dynamic Link Library，动态链接库)电路而构成粗延迟电路的方案(例如，参照专利文献1。)。
专利文献1：国际公布第03/036796号小册子
[发明所欲解决的问题]
然而，对于要求高精度的时序比较器，若在双极电路中进行设计或在CMOS电路中创建大规模的巨集，则成本较高。而且，在使用有先前的DLL电路的可变延迟电路中，精延迟电路设于DLL的反馈系统(feedbacksystem)外部，因此DLL电路中不会受到噪音或电压·温度等环境变化的影响，而劣化延迟精度。
发明内容
因此，本发明的目的在于提供一种可解决上述问题的时序比较器(timing comparator)、数据取样装置(data sampling apparatus)、以及测试装置。该目的可通过组合权利要求中独立项中所揭示的特征而实现。而且，从属项中规定了对本发明进一步有利的具体示例。
为实现上述目的，在本发明第1形态下，本发明是根据选通信号而对数据信号进行取样的数据取样装置，并且具有：多数段第1可变延迟元件，其以串联的方式连接，且以第1延迟量使数据信号依次延迟；多数段第2可变延迟元件，其以串联的方式连接，且以大于第1延迟量的第2延迟量使选通信号依次延迟；以及多数个时序比较器，其利用与各多数段第1可变延迟元件为相同段的第2可变延迟元件所延迟的选通信号，对各多数段第1可变延迟元件所延迟的各多数个数据信号进行取样。
各多数个时序比较器包括：动态D触发电路，其根据上述时序比较器所接收的选通信号，利用寄生电容将从第1可变延迟元件接收的数据信号锁存并进行输出；缓冲器，其使上述时序比较器所接收的选通信号延迟特定时间；以及D触发电路，其根据缓冲器所延迟的选通信号，将动态D触发电路所输出的输出信号锁存并进行输出。缓冲器亦可延迟D触发电路的设定时间以上的时间。
动态D触发电路可包含：第1类比开关，其根据上述时序比较器所接收的选通信号进行接通断开控制；第1反相器，其使通过第1类比开关的信号反转；第2类比开关，其连接于第1反相器的后段，且根据上述时序比较器所接收的选通信号而进行与第1类比开关的接通断开控制相反的接通断开控制；以及第2反相器，其使通过第2类比开关的信号反转。
D触发电路可包含：第3类比开关，其根据缓冲器所延迟的选通信号而进行接通断开控制；第3反相器，其使通过第3类比开关的信号反转；第4类比开关，其连接于第3反相器的后段，且根据缓冲器所延迟的选通信号而进行与第3类比开关的接通断开控制相反的接通断开控制；第4反相器，其使通过第4类比开关的信号反转；第5反相器，其使第3反相器中所输出的信号反转；第5类比开关，其连接于第5反相器的后段，且根据缓冲器所延迟的选通信号而进行与第3类比开关的接通断开控制相反的接通断开控制，并将通过的信号提供给到第3反相器；第6反相器，其使第4反相器中所输出的信号反转；以及第6类比开关，其连接于第6反相器的后段，且根据缓冲器所延迟的选通信号而进行与第4类比开关的接通断开控制相反的接通断开控制，并将通过的信号提供给到第4反相器。
数据取样装置还可以包括：多数段第3可变延迟元件，其具有与多数段第1可变延迟元件相同的延迟特性，且亦以串联的方式连接，使基准时钟信号依次延迟；第4可变延迟元件，其与多数段第3可变延迟元件以并联的方式连接，且使基准时钟信号延迟；相位比较器，其将多数段第3可变延迟元件所延迟的基准时钟信号的相位与第4可变延迟元件所延迟的基准时钟信号的相位进行比较；以及，第1延迟量控制部，其根据相位比较器的比较结果，而使多数段第3可变延迟元件所延迟的基准时钟信号的相位、以及多数段第1可变延迟元件所延迟的数据信号的相位，与第4可变延迟元件所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段第3可变延迟元件的延迟量、以及多数段第1可变延迟元件的延迟量进行控制。
数据取样装置还可以包括：多数段第5可变延迟元件，其具有与多数段第2可变延迟元件大致相同的延迟特性，并以串联的方式连接，且使基准时钟信号依次延迟；第6可变延迟元件，其与多数段第5可变延迟元件以并联的方式连接，且使基准时钟信号延迟；相位比较器，其将多数段第5可变延迟元件所延迟的基准时钟信号的相位与第6可变延迟元件所延迟的基准时钟信号的相位进行比较；以及，第2延迟量控制部，其根据相位比较器的比较结果，使多数段第5可变延迟元件所延迟的基准时钟信号的相位、以及多数段第2可变延迟元件所延迟的选通信号数据信号的相位，与第6可变延迟元件所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段第5可变延迟元件的延迟量、以及多数段第2可变延迟元件的延迟量进行控制。
数据取样装置还可以包括是信号特性检测部，其根据各多数个时序比较器的取样结果而对数据信号的相位进行检测。信号特性检测部中可具有多数个EOR电路，其将连续的2个时序比较器的2个取样结果作为一组，分别对多数个取样结果的组进行排他性逻辑和运算，多数个EOR电路中输出表示2个取样结果不同的逻辑值的EOR电路所对应的选通信号的时序作为数据信号的边缘进行检测。信号特性检测部还可以具有多数个计数器，其当各多数个时序比较器多次以各多数个选通信号的时序对多数个数据信号分别进行取样的动作，且各多数个EOR电路多次进行排他性逻辑和运算时，分别对各多数个EOR电路输出表示2个取样结果不同的逻辑值的次数进行计数，并且，该信号特性检测部可根据多数个计数器的计数值而对数据信号的抖动进行测定。
根据本发明的第2形态，本发明是对被测试设备进行测试的测试装置，其包括：时序产生器，其产生选通信号；以及信号特性检测部，根据上述各多数个时序比较器的取样结果对上述数据信号的相位进行检测，其中上述信号特性检测部包括：多数段第1可变延迟元件，其以串联的方式连接，且以第1延迟量使被测试设备中所输出的数据信号依次延迟；多数段第2可变延迟元件，其以串联的方式连接，且以大于第1延迟量的第2延迟量使选通信号依次延迟；以及多数个时序比较器，其利用与各多数段第1可变延迟元件为相同段的第2可变延迟元件所延迟的选通信号，对各多数段第1可变延迟元件所延迟的多数个数据信号分别进行取样。
各多数个时序比较器包括：动态D触发电路，其根据上述时序比较器所接收的选通信号，利用寄生容量将从第1可变延迟元件接收的数据信号锁存并进行输出；缓冲器，其使上述时序比较器所接收的选通信号延迟特定时间；以及，D触发电路，其根据缓冲器所延迟的选通信号而将动态D触发电路输出的输出信号锁存并进行输出。
根据本发明的第3形态，本发明是利用时钟信号对数据信号进行取样的时序比较器，并且包括：动态D触发电路，其根据上述时序比较器所接收的时钟信号，利用寄生电容锁存数据信号并进行输出；缓冲器，其使上述时序比较器所接收的时钟信号延迟特定时间；以及，D触发电路，其根据缓冲器所延迟的时钟信号，将动态D触发电路所输出的输出信号锁存并进行输出。
根据本发明的第4形态，本发明是用于测试被测试设备的测试装置，且包括：时序产生器，其产生选通信号；时序比较器，其利用选通信号对自被测试设备输出的数据信号进行取样；以及，判定部，其根据上述时序比较器的取样结果，判断被测试设备是否优良。
时序比较器包括：动态D触发电路，其根据上述时序比较器所接收的选通信号，利用寄生电容锁存数据信号并进行输出；缓冲器，其使上述时序比较器所接收的选通信号延迟特定时间；以及，D触发电路，其根据缓冲器所延迟的选通信号，将动态D触发电路所输出的输出信号锁存并进行输出。
另外，上述发明的概要中并未列举出本发明中的所有必要特征，而且该等特征群的变形例亦属于发明范围内。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1为表示时序比较器100结构的一个示例的图示。
图2为表示动态D触发电路102结构的一个示例的图示。
图3为表示正反馈D触发电路106结构的一个示例的图示。
图4为表示可变延迟电路400结构的一个示例的图示。
图5为表示可变延迟电路500结构的一个示例的图示。
图6为表示相位比较器406结构的一个示例的图示。
图7为表示测试装置700结构的一个示例的图示。
图8为表示比较部712结构的一个示例的图示。
图9为表示测试装置900结构的一个示例的图示。
图10为表示信号特性检测部912结构的一个示例的图示。
图11为表示信号特性检测部912的相位检测动作的一个示例的图示。
图12为表示信号特性检测部912结构的一个示例的图示。
图13为表示信号特性检测部912的边缘检测动作的一个示例的图示。
图14为表示信号特性检测部912结构的一个示例的图示。
图15为表示信号特性检测部912的抖动测定动作的一个示例的图示。
图16为表示信号特性检测部912的抖动测定动作的一个示例的图示。
图17为表示通信设备1700以及1702结构的一个示例的图示。
图18为表示时钟恢复电路1716结构的一个示例的图示。
图19为表示时钟恢复电路1716结构的一个示例的图示。
100，1014，1816：时序比较器
102：动态D触发电路
104，1404，1906：缓冲器
106：正反馈D触发电路
200：第1类比开关
202：第1反相器
204：第2类比开关
206：第2反相器
300：第3类比开关
302：第3反相器
304：第4类比开关
306：第4反相器
308：第5反相器
310：第5类比开关
312：第6反相器
314：第6类比开关
400，500：可变延迟电路
402，404：可变延迟元件
403，504，1002，1020，1802，1822：选择器
406，1006，1024，1806，1826：相位比较器
408，1007，1025，1808，1828：延迟量控制部
410，1002，1020，1008，1026，1400计数器
1402，1802，1810，1822，1830，1916计数器
412，1010，1028，1812，1832：DAC
502，1000，1004，1012，1016，1018可变延迟元件
1022，1800，1804，1814，1818，1820，1824可变延迟元件
600：动态D触发电路
602：正反馈D触发电路
700：测试装置
702，902：图案产生器
704：波形整形部
708：基准时钟产生器
712：比较部
714，914：判定部
716，916：被测试设备
800：H侧电平比较器
802：H侧时序比较器
804：L侧电平比较器
806：L侧时序比较器
900：测试装置
904：波形整形部
706，710，906，910：时序产生器
908：基准时钟产生器
912：信号特性检测部
1200：EOR电路
1406：AND电路
1408：计数器控制电路
1700，1702  通信设备
1706：发送端逻辑电路
1708：发送端PLL电路
1710，1712：触发电路
1714：接收端逻辑电路
1716：时钟恢复电路
1718：接收端PLL电路
1900：恢复可变延迟电路
1902：EOR电路
1903：时序判断部
1904：触发电路
1908：第1OR电路
1910：第3OR电路
1912：第2OR电路
1914：FIFO电路
D0，D1，D2，……Dn-1，Dn：数据信号
C0，C1，C2，……Cn-1，Cn：时钟信号
Q0，Q1，Q2，……Qn-1，Qn：取样结果
具体实施方式
以下通过发明的实施形态对本发明进行说明，但以下实施形态并不局限权利要求中所述的发明，且实施形态中所说明的特征的所有组合并不限于发明的内容中所必需的。
图1表示本发明所述的时序比较器100结构的一个示例。时序比较器100包括：动态D触发电路102(dynamic D-flip flop circuit)、缓冲器104(buffer)、以及正反馈D触发电路106(positive feedback D-flipflopcircuit)，并且其利用时钟信号(CK)对数据信号(D)进行取样且输出。动态D触发电路102根据时序比较器100所接收的时钟信号(CK)，而利用寄生电容将数据信号(D)锁存(latch)且进行输出，将其提供给正反馈D触发电路106。缓冲器104使时序比较器100所接收的时钟信号(CK)延迟特定时间，并提供给正反馈D触发电路106。正反馈D触发电路106根据缓冲器104所延迟的时钟信号(CK)，利用正反馈电路将动态D触发电路102所输出的输出信号锁存并进行输出。较好的是，缓冲器104延迟了正反馈D触发电路106的设定时间(setup time)以上的时间。另外，正反馈D触发电路106是本发明中的D触发电路的一个示例。
时序比较器100因具有缓冲器104，从而可使动态D触发电路102与正反馈D触发电路106不执行导线(pipeline)动作而是执行延迟线(delayline)动作。即，可使动态D触发电路102与正反馈D触发电路106按照同一时钟信号而动作。
图2表示动态D触发电路102结构的一个示例。动态D触发电路102中包含第1类比开关200(analog switch)、第1反相器202(inverter)、第2类比开关204、以及第2反相器206。第1类比开关200根据时序比较器100所接收的时钟信号(CK)而进行接通断开(on-off)控制。第1反相器202使通过第1类比开关200的信号反转后进行输出。第2类比开关204连接于第1反相器202的后段，且根据时序比较器100所接收的时钟信号(CK)而进行与第1类比开关200的接通断开控制相反的接通断开控制。第2反相器206使通过第2类比开关204的信号反转且进行输出。
第1类比开关200以及第2类比开关204为使用P通道/N通道的晶体管的类比开关，利用与CK为同相位的CKP以及与CK为逆相位的CKN进行开关动作。而且，第1反相器202以及第2反相器206为CMOS反相器。并且，动态D触发电路102是由第1类比开关200与第2类比开关204的类比开关、以及第1反相器202与第2反相器206的栅极(gate)电容与布线电容等寄生电容而构成取样保持电路(sample hold circuit)。
动态D触发电路102因不具有环形电路(loop circuit)，因此当未充入充分的电荷时，逻辑输出电平是位于“H”电平与“L”电平的中间电平。然而，具有输出中间电平的相位宽度极小、且迟滞(hysteresis)宽度极小的优点。
图3为表示正反馈D触发电路106结构的一个示例。正反馈D触发电路106包含：第3类比开关300、第3反相器302、第4类比开关304、第4反相器306、第5反相器308、第5类比开关310、第6反相器312、以及第6类比开关314。
第3类比开关300根据缓冲器104所延迟的时钟信号(CK)而进行接通断开控制。第3反相器302使通过第3类比开关300的信号反转并进行输出。第4类比开关304连接于第3反相器302的后段，且根据缓冲器104所延迟的时钟信号(CK)而进行与第3类比开关300的接通断开控制相反的接通断开控制。第4反相器306使通过第4类比开关304的信号反转且进行输出。第5反相器308使从第3反相器302输出的信号反转并进行输出。第5类比开关310连接于第5反相器308的后段，且根据缓冲器104所延迟的时钟信号而进行与第3类比开关300的接通断开控制相反的接通断开控制，并将通过的信号提供给第3反相器302。第6反相器312使从第4反相器306输出的信号反转并进行输出。第6类比开关314连接于第6反相器312的后段，且根据缓冲器104所延迟的时钟信号(CK)而进行与第4类比开关304的接通断开制御相反的接通断开控制，并将通过的信号提供给第4反相器306。
第3类比开关300、第4类比开关304、第5类比开关310、以及第6类比开关314为使用P通道/N通道的晶体管的类比开关，且利用与CK为同相位的CKP以及与CK为逆相位的CKN进行开关动作。而且，第3反相器302、第4反相器306、第5反相器308、以及第6反相器312为CMOS反相器。并且，正反馈D触发电路106是利用由第3反相器302、第5反相器308、以及第5类比开关310构成的环形电路保持第3类比开关300的输出，且利用由第4反相器306、第6反相器312、以及第6类比开关314构成的环形电路保持第4类比开关304的输出。
正反馈D触发电路106利用正反馈电路而使信号放大并输出。因此，当从动态D触发电路102输入位于中间电平的数据信号(D)之后，产生迟滞(hysteresis)。然而，该迟滞宽度是动态D触发电路102的逻辑输出为中间电平的宽度，因此极小。因此，本发明所述的时序比较器100，由于其不输出中间电平的逻辑输出，因此可缩短锁定相位所需要的时间，且可与更高频段对应。
图4表示本发明中所述的可变延迟电路400结构的一个示例。可变延迟电路400为DLL(Delay Lock Loop，延迟锁定环路)电路，其使基准时钟信号延迟指定的时间且进行输出。可变延迟电路400具备多数段可变延迟元件402、选择器403(selector)、可变延迟元件404、相位比较器406、以及延迟量控制部408。延迟量控制部408包含计数器410(counter)以及DAC(Digital to Analog Converter，数字类比转换器)412。
多数段可变延迟元件402是以串联的方式连接，且使基准时钟信号依次延迟后提供给选择器403。选择器403从各多数段可变延迟元件402所输出的多数个基准时钟信号中选择一个基准时钟信号并提供给相位比较器406，而且，从各多数段可变延迟元件402所输出的多数个基准时钟信号中选择其他基准时钟信号并输出到可变延迟电路400的外部。可变延迟元件404是以并联的方式连接于多数段可变延迟元件402，且使基准时钟信号延迟。并且，相位比较器406对于由选择器403所提供且由多数段可变延迟元件402延迟的基准时钟信号的相位，与由可变延迟元件404延迟的基准时钟信号的相位进行比较。延迟量控制部408根据相位比较器406的比较结果，使选择器403提供的且由多数段可变延迟元件402延迟的基准时钟信号的相位与可变延迟元件404所延迟的基准时钟信号在各个特定循环(cycle)下的相位大致相等，以此方式对各多数段可变延迟元件402的延迟量进行控制。
具体地说，相位比较器406输出标志信号(falg signal)，其表示多数段可变延迟元件402所延迟的基准时钟信号相位相对于可变延迟元件404所延迟的基准时钟信号相位是提前还是滞后。并且，计数器410当相位比较器406输出的标志信号表示多数段可变延迟元件402所延迟的基准时钟信号相位提前时，使计数值增加，而当标志信息表示其为滞后时则使计数值减少。并且，DAC 412根据计数器410的计数值而提供偏压信号(biassignal)，该偏压信号控制多数段可变延迟元件402的延迟量。此处，可变延迟元件402每一段的延迟时间按照下面的表达式而设定。
(可变延迟元件402一段的延迟量)＝((基准时钟信号的周期)-(可变延迟元件404的延迟量))/(DLL上使用的可变延迟元件402的段数)
根据本发明所述的可变延迟电路400，可将因进程(process)的变化或电压、温度等环境变化而引起的多数段可变延迟元件402的传送延迟时间的可变量分配于DLL的锁定范围(lock range)内，因此，可变延迟元件4 02只要具有(可变延迟元件404的延迟量)/(DLL中使用的可变延迟元件402的段数)而得的可变量，则可消除因进程变化或电压、温度等环境变化而引起的多数段可变延迟元件402的传送延迟时间的不均。从而，可扩大能够延迟的基准时钟信号的周期的幅度，且当基准时钟信号的周期有所变化时，亦可无需修正电路而利用软件(software)进行处理从而容易地应对。
图5表示本发明所述的可变延迟电路500结构的一个示例。可变延迟电路500包括作为图4中所示的可变延迟电路400的一个示例的DLL电路，且使数据信号延迟指定的时间并进行输出。可变延迟电路500中除具有图4所示的可变延迟电路400的构成要素以外，亦具备多数段可变延迟元件502以及选择器504。
多数段可变延迟元件502具有与多数段可变延迟元件402大致相同的延迟特性，且以串联的方式连接，使数据信号依次延迟。对于用于延迟基准时钟信号的周期的延迟时间的段数，通过有限地使可变延迟元件402的段数变小，从而可缩小电路规模。而且，选择器504从各多数段可变延迟元件502所输出的多数个数据信号中选择一个数据信号并输出到可变延迟电路500的外部。
延迟量控制部408根据相位比较器406的比较结果，使多数段可变延迟元件402所延迟的基准时钟信号的相位与可变延迟元件404所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式控制各多数段可变延迟元件402的延迟量，并且，使多数段可变延迟元件502所延迟的基准时钟信号的相位与可变延迟元件404所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式控制各多数段可变延迟元件402的延迟量。例如，延迟量控制部408利用向各多数段可变延迟元件402提供第1控制信号而对延迟量进行控制，并利用向各多数段可变延迟元件502提供由第1控制信号明确决定的第2控制信号从而对延迟量进行控制。另外，当多数段可变延迟元件502与多数段可变延迟元件402的段数相同时，延迟量控制部408向各多数段可变延迟元件402分别提供第1控制信号，并向多数段可变延迟元件502分别提供与第1控制信号相同的第2控制信号，以此控制多数段可变延迟元件402与多数段可变延迟元件502的延迟量，使其两者大致相等。
图6表示相位比较器406结构的一个示例。相位比较器406具备动态D触发电路600以及正反馈D触发电路602。动态D触发电路600根据可变延迟元件404所延迟的基准时钟信号，利用寄生电容将多数段可变延迟元件402所延迟的基准时钟信号锁存并进行输出。正反馈D触发电路602根据可变延迟元件404所延迟的基准时钟信号，利用正反馈电路将动态D触发电路600输出的输出信号锁存并进行输出。
动态D触发电路600的结构以及功能与图2所示的动态D触发电路102的相同，正反馈D触发电路602的结构以及功能与图3所示的正反馈D触发电路106相同，因此省略相关说明。
图7表示本发明第1实施形态所述的测试装置700结构的一个示例。测试装置700具备图案产生器702、波形整形部704、时序产生器706、基准时钟产生器708、时序产生器710、比较部712以及判定部714。图案产生器702产生提供给被测试设备716的数据信号，并提供给波形整形部704。而且，基准时钟产生器708产生期待值信号并提供给判定部714，该期待值信号用于判断被测试设备716是否优良。时序产生器706根据基准时钟产生器708所产生的基准时钟信号而产生选通信号，该选通信号表示波形整形部704向被测试设备716提供数据信号的时序。而且，时序产生器710根据基准时钟产生器708所产生的基准时钟信号而产生选通信号，该选通信号表示比较部712对由被测试设备716中输出的数据信号进行取样的时序。
波形整形部704对图案产生器702产生的数据信号的波形进行整形，并根据时序产生器706所产生的选通信号，将数据信号提供给被测试设备716。被测试设备716输出对应于所提供的数据信号的数据信号。并且，比较部712利用时序产生器710所产生的选通信号，对由被测试设备716输出的数据信号进行取样。并且，判定部714对于比较部712的取样结果，利用与图案产生器702产生的期待值信号进行比较，从而判断被测试设备716是否优良。
图8表示比较部712结构的一个示例。比较部712具备H侧电平比较器800、H侧时序比较器802、L侧电平比较器804、以及L侧时序比较器806。H侧电平比较器800将被测试设备716输出的数据信号与H侧阈值(VOH)(threshold)进行比较，并输出比较结果(SH)。例如，H侧电平比较器800在由被测试设备716输出的数据信号大于H侧阈值(VOH)时，输出逻辑值“0”，而当被测试设备716所输出的数据信号小于H侧阈值(VOH)时，输出逻辑值“1”。而且，L侧电平比较器804对于由被测试设备716输出的数据信号与L侧阈值(VOL)进行比较，并输出比较结果(SL)。例如，L侧电平比较器804在由被测试设备716输出的数据信号小于L侧阈值(VOL)时输出逻辑值“0”，而当由被测试设备716输出的数据信号大于L侧阈值(VOL)时则输出逻辑值“1”。
H侧时序比较器802利用时序产生器710所产生的H侧选通信号(STRBH)对H侧电平比较器800的比较结果(SH)进行取样，且将取样结果输出到判定部714。而且，L侧时序比较器806利用时序产生器710所产生的L侧选通信号(STRBL)而对于L侧电平比较器804的比较结果(SL)进行取样，且将取样结果输出到判定部714。
H侧时序比较器802以及L侧时序比较器806的结构以及功能与图1中所示的时序比较器100相同，因此省略相关说明。H侧时序比较器802以及L侧时序比较器806的结构以及功能与图1所示的时序比较器100相同，从而可以优良的精度对由被测试设备716输出的数据信号进行取样，因此可正确地测试被测试设备716。
图9表示本发明第2实施形态所示的测试装置900结构的一个示例。测试装置900具备图案产生器902、波形整形部904、时序产生器906、基准时钟产生器908、时序产生器910、信号特性检测部912、以及判定部914。图案产生器902产生提供给被测试设备916的数据信号，并将其提供给波形整形部904。而且，基准时钟产生器908产生期待值信号并提供给判定部914，该期待值信号用于判断被测试设备916是否优良。基准时钟产生器908产生基准时钟信号，并将其提供给时序产生器906、时序产生器910以及信号特性检测部912。时序产生器906根据基准时钟产生器908所产生的基准时钟信号而产生选通信号，该选通信号表示波形整形部904向被测试设备916提供数据信号的时序。而且，时序产生器910根据基准时钟产生器908所产生的基准时钟信号而产生选通信号，该选通信号表示信号特性检测部912对由被测试设备916输出的数据信号进行取样的时序。
波形整形部904对于图案产生器902所产生的数据信号的波形进行整形，且根据时序产生器906产生的选通信号而将数据信号提供给被测试设备916。被测试设备916输出与所提供的数据信号相对应的数据信号。并且，信号特性检测部912利用时序产生器910产生的选通信号对于由被测试设备916输出的数据信号进行取样，并对于由被测试设备916输出的数据信号的信号特性进行检测。并且，判定部914将信号特性检测部912的检测结果与图案产生器902所产生的期待值信号进行比较，从而判断被测试设备916是否优良。
图10表示信号特性检测部912结构的一个示例。信号特性检测部912具备多数段可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、多数段可变延迟元件1012、多数个时序比较器1014、多数段可变延迟元件1016、多数段可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、以及延迟量控制部1025。延迟量控制部1007包含计数器1008以及DAC 1010，延迟量控制部1025包含计数器1026以及DAC 1028。另外，信号特性检测部912表示本发明中的数据取样装置的一个示例。
多数段可变延迟元件1012是以串联的方式连接，并以延迟量T而使由被测试设备916输出的数据信号依次延迟。而且，多数段可变延迟元件1016是以串联的方式连接，并以大于延迟量T的延迟量T+Δt而使由时序产生器910输出的选通信号依次延迟。并且，多数个时序比较器1014利用与各多数段可变延迟元件1012为同一段的可变延迟元件1016所延迟的选通信号，对于各多数段可变延迟元件1012所延迟的、且延迟量不同的各多数个数据信号进行取样。并且，信号特性检测部912根据各多数个时序比较器1014的取样结果，对于由被测试设备916输出的数据信号的相位进行检测。
另外，各多数个时序比较器1014的结构以及功能与图1中所示的时序比较器100相同，且利用延迟量不同的各多数个选通信号(C0、C1、C2、......Cn-1、Cn)对延迟量不同的各多数个数据信号(D0、D1、D2、......Dn-1、Dn)进行取样，并输出取样结果(Q0、Q1、Q2、......Qn-1、Qn)。以此，通过使用与图1所示的时序比较器100具有相同校正以及功能的时序比较器1014，而可与更高频段进行应对，且可减小取样信号的上升或下降的偏移(skew)。
而且，多数段可变延迟元件1000是以串联的方式连接，使基准时钟产生器908所输出的基准时钟信号依次延迟且提供给选择器1002。另外，多数段可变延迟元件1000具有与多数段可变延迟元件1012大致相同的延迟特性。并且，选择器1002从由各多数段可变延迟元件1000输出的多数个基准时钟信号中选择一个基准时钟信号后提供给相位比较器1006。而且，可变延迟元件1004使以并联的方式连接于多数段可变延迟元件1000，并按照预先指定的延迟量使基准时钟产生器908输出的基准时钟信号延迟，且将其提供给相位比较器1006。
相位比较器1006将选择器1002提供的、由多数段可变延迟元件1000延迟的基准时钟信号的相位与由可变延迟元件1004延迟的基准时钟信号的相位进行比较。并且，延迟量控制部1007根据相位比较器1006的比较结果，使由选择器1002提供的、多数段可变延迟元件1000延迟的基准时钟信号的相位、以及多数段可变延迟元件1012延迟的数据信号的相位，与可变延迟元件1004延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段可变延迟元件1000的延迟量、以及多数段可变延迟元件1012的延迟量进行控制。
而且，多数段可变延迟元件1018是以串联的方式连接，使基准时钟产生器908输出的基准时钟信号依次延迟且提供给选择器1020。另外，多数段可变延迟元件1018具有与多数段可变延迟元件1016大致相同的延迟特性。并且，选择器1020从各多数段可变延迟元件1018所输出的多数个基准时钟信号中选择一个基准时钟信号并提供给相位比较器1024。而且，可变延迟元件1022以并联的方式连接于多数段可变延迟元件1018，并按照预先指定的延迟量使基准时钟产生器908输出的基准时钟信号延迟且提供给相位比较器1024。
相位比较器1024将选择器1020提供的、多数段可变延迟元件1018延迟的基准时钟信号的相位与可变延迟元件1022延迟的基准时钟信号的相位进行比较。并且，延迟量控制部1025根据相位比较器1024的比较结果，使由选择器1020提供的、多数段可变延迟元件1018延迟的基准时钟信号的相位、以及多数段可变延迟元件1016延迟的数据信号的相位，与可变延迟元件1022延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段可变延迟元件1018的延迟量、以及多数段可变延迟元件1016的延迟量进行控制。
另外，可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、计数器1008、DAC 1010、以及可变延迟元件1012分别具有与图5中所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC 412、以及可变延迟元件502相同的结构以及功能。而且，可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、延迟量控制部1025、计数器1026、DAC 1028、以及可变延迟元件1016分别具有与图5中所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC 412、以及可变延迟元件502相同的结构以及功能，且可具有产生延迟时间不同的多数个选通信号的多重选通(multi-strobe)产生电路的功能。
图11表示信号特性检测部912的相位检测动作的一个示例。图11(a)表示多数个时序比较器1014的输入信号以及输出信号。图11(b)表示相位检测动作的概要。
第1段时序比较器1014对于由被测试设备916输出的数据信号(D0)，利用时序产生器910所产生的、比数据信号(D0)的变化点提前Tofs相位的选通信号(C0)而进行取样，并输出取样结果(Q0)。本例中，选通信号(C0)的时序下，数据信号(D0)为“L”，因此取样结果(Q0)为“L”。
第2段时序比较器1014对于数据信号(D0)由第1段可变延迟元件1012而延迟了延迟量T的数据信号(D1)，利用选通信号(C0)由第1段可变延迟元件1016延迟了延迟量T+Δt后的选通信号(C1)进行取样，且输出取样结果(Q1)。本例中，在选通信号(C1)的时序下，数据信号(D1)为“L”，因此取样结果(Q1)为“L”。
第3段时序比较器1014利用选通信号(C1)由第2段可变延迟元件1016延迟了延迟量T+Δt后而得的选通信号(C2)，对于数据信号(D1)由第2段可变延迟元件1012延迟了延迟量T后而得的数据信号(D2)进行取样，并输出取样结果(Q2)。本例中，在选通信号(C2)的时序下，数据信号(D2)为“L”，因此取样结果(Q2)为“L”。
如上所述，多数个时序比较器1014利用各多数个选通信号(C0、C1、C2、......Cn-1、Cn)对各多数个数据信号(D0、D1、D2、......Dn-1、Dn)进行取样，并输出取样结果(Q0、Q1、Q2、......Qn-1、Qn)。
第n段时序比较器1014利用选通信号(Cn-1)由第n段可变延迟元件1016延迟延迟量T+Δt后而得的选通信号(Cn)，对数据信号(Dn-1)由第n段可变延迟元件1012延迟延迟量T后而得的数据信号(Dn)进行取样，并输出取样结果(Qn)。本例中，在选通信号(Cn)的时序下，数据信号(Dn)为“H”，因此取样结果(Qn)为“H”。
即，例如，判定部914通过读出多数个时序比较器1014的取样结果(Q0、Q1、Q2、......Qn-1、Qn)且进行制图(plot)，实现与以下处理相同的功能：如图11(b)所示，跨越由被测试设备916输出的数据信号的变化点而提供多数个选通信号(C0、C1、C2、......Cn-1、Cn)，利用各多数个选通信号(C0、C1、C2、......Cn-1、Cn)对数据信号进行取样后，检测数据信号的变化点。从而，根据本实施形态中所述的测试装置700，只要进行1次(pass)测试进程、即向被测试设备916输出一次数据信号，则可检测该数据信号的相位，因此可以非常短的时间检测被测试设备916。
图12表示信号特性检测部912结构的一个示例。信号特性检测部912除具有图10中所示的构成要素之外，还具有多数个EOR电路1200。多数个EOR电路1200中，将连续的2个时序比较器1014的2个取样结果作为一组，对于多数个取样结果的组分别进行排他性逻辑和运算。
具体地说，第1段EOR电路1200对于第1段时序比较器1014的取样结果(Q0)与第2段时序比较器1014的取样结果(Q1)进行排他性逻辑和运算，并输出运算结果(EDG1)。而且，第2段EOR电路1200对第2段时序比较器1014的取样结果(Q1)与第3段时序比较器1014的取样结果(Q2)进行排他性逻辑和运算，并输出运算结果(EDG2)。而且，第3段EOR电路1200对第3段时序比较器1014的取样结果(Q2)与第4段时序比较器1014的取样结果(Q3)进行排他性逻辑和运算，并输出运算结果(EDG3)。并且，第n段EOR电路1200对第n段时序比较器1014的取样结果(Qn-1)与第n+1段时序比较器1014的取样结果(Qn)进行排他性逻辑和运算，并输出运算结果(EDGn)。另外，多数个EOR电路1200只要是可输出表示2个取样结果是否不同的逻辑值则亦可为EOR电路以外的电路。
图13表示信号特性检测部912的边缘检测动作的一个示例。信号特性检测部912将选通信号的时序作为数据信号的边缘而进行检测，该选通信号与多数个EOR电路1200中输出表示2个取样结果不同的逻辑值的EOR电路1200相对应。即，输出表示2个取样结果不同的逻辑值的EOR电路1200，将已对用于排他性逻辑和运算的取样结果进行取样的时序比较器1014所接收的选通信号的时序，作为由被测试设备916输出的数据信号的边缘而进行检测。
例如，如图13所示，表示当第1段至第3段的时序比较器1014的取样结果(Q0、Q1、Q2)为“L”、第4段以后的时序比较器1014的取样结果(Q3、Q4、Q5、Q6......)为“H”时，对第3段时序比较器1014的取样结果(Q2)与第4段时序比较器1014的取样结果(Q3)进行排他性逻辑和运算后而得的第3段EOR电路1200的运算结果(EDG 3)为“H”，即，2个取样结果不同。因此，本例中，信号特性检测部912将第4段时序比较器1014所接收的选通信号(C3)的时序作为数据信号的边缘进行检测。根据本实施形态所述的测试装置700，利用硬件(hardware)电路，可检测被测试设备916所输出的数据信号的边缘(edge)，因此可以极短的时间对被测试设备916进行测试。
图14表示信号特性检测部912结构的一个示例。信号特性检测部912除图10以及图12中所示的构成要素之外，还具有计数器1400、多数个计数器1402、多数个缓冲器1404、多数个AND电路1406、以及计数器控制电路1408。
计数器1400对时序产生器910所产生的选通信号(C0)进行计数，并将计数值提供给计数器控制电路1408。而且，关于多数个计数器1402，当各多数个时序比较器1014多次对各多数个数据信号以各多数个选通信号的时序进行取样、且各多数个EOR电路1200多次进行排他性逻辑和运算时，分别对于各多数个EOR电路1200输出表示2个取样结果不同的逻辑值的次数进行计数。并且，信号特性检测部912根据多数个计数器1402的计数值，对于被测试设备916所输出的数据信号的抖动(jitter)进行测定。
具体地说，各多数个缓冲器1404使由各多数段可变延迟元件1016输出的各多数个选通信号(C1、C2、C3、......Cn-1、Cn)延迟，且提供给多数个AND电路1406。较好的是，各多数个缓冲器1404使各多数个选通信号(C1、C2、C3、......Cn-1、Cn)延迟各多数个计数器1402的设定时间以上。从而，可使多数个时序比较器1014与多数个计数器1402进行延迟线(delayline)动作。各多数个AND电路1406对由各多数个EOR电路1200输出的多数个运算结果(EDG1、EDG2、EDG3、......EDGn-1、EDGn)、以及各多数个缓冲器1404延迟的多数个选通信号(C1、C2、C3、......Cn-1、Cn)进行逻辑积运算，并将运算结果分别提供给多数个计数器1402。
各多数个计数器1402根据由各多数个AND电路1406分别输出的运算结果，对应于表示被测试设备916输出的数据信号的边缘时序(edgetiming)的各多数个选通信号，而增加计数值。计数器控制电路1408将多数个计数器1402上开始计数的计数器控制信号提供给多数个计数器1402，而且，计数器1400对选通信号(C0)计算特定的参数下的计数值之后，将多数个计数器1402上停止计数的计数器控制信号提供给多数个计数器1402。
图15以及图16表示信号特性检测部912的抖动(jitter)测定动作的一个示例。图16(a)表示各多数个计数器1402与多数个计数器1402的计数值之间的关系。图16(b)表示各多数个选通信号的时序与数据信号的边缘的产生频率之间的关系。
如图15所示，多数个时序比较器1014对于由被测试设备916输出的各多数个数据信号利用多数个选通信号进行取样，多数个EOR电路1200对于时序比较器1014的取样结果进行排他性逻辑和运算，并检测被测试设备916所输出的数据信号的边缘且进行输出。并且，多数个计数器1402根据计数器控制电路1408输出的计数器控制信号，对于多数个数据信号、例如对M发的数据信号，将多数个EOR电路1200的运算结果进行计数。
并且，读出多数个计数器1402的各个计数值且进行制图，从而，例如，可制成图16(a)所示的图表。各多数个计数器1402分别对应于多数个选通信号。因此，在图16所示的图表中，将各多数个计数器1402替换为多数个选通信号的时序，将各多数个计数器1402的计数值替换为边缘的产生频率，从而，如图16(b)所示，可制成与选通信号相应的数据信号的相位的分布图的图表。从而，可测定由被测试设备916输出的数据信号的抖动。
如上所述，使用多数个计数器1402，按照各多数个选通信号的时序对以相位不同的各多数个选通信号的时序而产生的数据信号的边缘进行计数。根据本实施形态的测试装置700，利用硬件电路可对由被测试设备916输出的数据信号的抖动进行测定，因此可以极短的时间对被测试设备916进行测试。
图17表示本发明的第3实施形态下所述的通信设备1700以及1702结构的一个示例。通信设备1700是进行高速数据传送的发送端(TX)的LSI(Large Scale Integration，大型集成电路)。而且，通信设备1702是进行高速数据传送的接收端(RX)的LSI。通信设备1700通过传送路1704向通信设备1702发送数据，而通信设备1702是通过传送路1704从通信设备1700接收数据。
通信设备1700具备发送端逻辑电路1706、发送端PLL(phase lockedloop，锁相环)电路1708、以及触发电路1710。发送端逻辑电路1706产生数据信号，且提供给触发电路1710。而且，发送端PLL电路1708产生时钟信号并提供给触发电路1710。并且，触发电路1710使发送端逻辑电路1706所产生的数据信号与由发送端PLL电路1708产生的时钟信号同步且发送到通信设备1702。
通信设备1702具备触发电路1712、接收端逻辑电路1714、时钟恢复电路1716(clock recover circuit)、以及接收端PLL电路1718。接收端PLL电路1718为本发明中基准时钟产生电路的一个示例。接收端PLL电路1718产生时钟信号并提供给时钟恢复电路1716。时钟恢复电路1716接收由通信设备1700发送的数据信号，并调整与数据信号相对应的、由接收端PLL电路1718产生的时钟信号的时序，且提供给触发电路1712。并且，触发电路1712使由通信设备1700发送的数据信号与由时钟恢复电路1716产生的时钟信号同步，并提供给接收端逻辑电路1714。并且，接收端逻辑电路1714使由通信设备1700发送的数据信号与由时钟恢复电路1716产生的时钟信号同步且进行处理。
图18以及图19表示时钟恢复电路1716结构的一个示例。如图18所示，时钟恢复电路1716具备多数段可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、多数段可变延迟元件1814、多数个时序比较器1816、多数段可变延迟元件1818、多数段可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、以及延迟量控制部1828。延迟量控制部1808包含计数器1810以及DAC 1812，延迟量控制部1828包含计数器1830以及DAC 1832。
多数段可变延迟元件1814是以串联的方式连接，且以延迟量T而使由通信设备1700发送的数据信号依次延迟。而且，多数段可变延迟元件1818是以串联的方式连接，且以大于延迟量T的延迟量T+Δt，使接收端PLL电路1718所产生的、且由恢复可变延迟电路1900延迟的时钟信号依次延迟。并且，多数个时序比较器1816利用由与各多数段可变延迟元件1814为相同段的可变延迟元件1818所延迟的时钟信号，对于由各多数段可变延迟元件1814所延迟的各多数个数据信号进行取样。
另外，各多数个时序比较器1816具有与图1所示的时序比较器100相同的结构以及功能，且对于延迟量不同的各多数个数据信号(D0、D1、D2、......Dn-1、Dn)分别以延迟量不同的各多数个时钟信号(C0、C1、C2、......Cn-1、Cn)进行取样，并输出取样结果(Q0、Q1、Q2、......Qn-1、Qn)。
而且，多数段可变延迟元件1800是以串联的方式连接，且使接收端PLL电路1718产生的时钟信号依次延迟，并提供给选择器1802。另外，多数段可变延迟元件1800具有与多数段可变延迟元件1814大致相同的延迟特性。并且，选择器1802从各多数段可变延迟元件1800输出的各多数个时钟信号中选择一个时钟信号，并提供给相位比较器1806。而且，可变延迟元件1804与多数段可变延迟元件1800是以并联的方式连接，且以预先指定的延迟量而使接收端PLL电路1718产生的时钟信号延迟，并提供给相位比较器1806。
相位比较器1806将选择器1802提供的、且由多数段可变延迟元件1800延迟的时钟信号的相位与由可变延迟元件1804延迟的时钟信号的相位进行比较。并且，延迟量控制部1808根据相位比较器1806的比较结果，对于选择器1802提供的且由多数段可变延迟元件1800延迟的时钟信号的相位、以及由多数段可变延迟元件1814延迟的数据信号的相位，与由可变延迟元件1804延迟的时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段可变延迟元件1800的延迟量、以及多数段可变延迟元件1814的延迟量进行控制。
而且，多数段可变延迟元件1820是以串联的方式连接，且使接收端PLL电路1718产生的时钟信号依次延迟，并提供给选择器1822。另外，多数段可变延迟元件1820具有与多数段可变延迟元件1818大致相同的延迟特性。并且，选择器1822从各多数段可变延迟元件1820所输出的多数个时钟信号中选择一个时钟信号且提供给相位比较器1826。而且，可变延迟元件1824是以并联的方式连接多数段可变延迟元件1820，且以预先指定的延迟量使接收端PLL电路1718输出的时钟信号延迟，并提供给相位比较器1826。
相位比较器1826将选择器1822提供的且由多数段可变延迟元件1820延迟的时钟信号的相位与可变延迟元件1824延迟的时钟信号的相位进行比较。并且，延迟量控制部1828根据相位比较器1826的比较结果，使选择器1822提供的且由多数段可变延迟元件1818延迟的时钟信号的相位、以及由多数段可变延迟元件1820延迟的数据信号的相位，与可变延迟元件1824延迟的时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段可变延迟元件1818的延迟量、以及多数段可变延迟元件1820的延迟量进行控制。
另外，可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、计数器1810、DAC 1812、以及可变延迟元件1814分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC 412、以及可变延迟元件502具有相同的结构以及功能。而且，可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、延迟量控制部1828、计数器1830、DAC 1832、以及可变延迟元件1818分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC 412、以及可变延迟元件502具有相同的结构以及功能。
而且，如图19所示，时钟恢复电路1716具备恢复可变延迟电路1900、多数个EOR电路1902、以及时序判断部1903。多数个EOR电路1902中，以连续的2个时序比较器1816的2个取样结果作为一组，对于多数个取样结果的组分别进行排他性逻辑和运算。并且，时序判断部1903根据多数个EOR电路1902的各运算结果，对于与数据信号相对应的、由接收端PLL电路1718产生且由恢复可变延迟电路1900延迟的时钟信号的时序进行判断。具体地说，时序判断部1903，将时序比较器1816所接收的时钟信号的时序作为数据信号的边缘进行检测，且该时序比较器1816将多数个EOR电路1902中输出表示2个取样结果相互不同的逻辑值的EOR电路1902对用于排他性逻辑和运算中的取样结果进行取样，从而，对于与数据信号相应的、由接收端PLL电路1718产生且由恢复可变延迟电路1900延迟的时钟信号的时序进行判断。并且，恢复可变延迟电路1900根据时序判断部1903的判断结果，使接收端PLL电路1718产生的时钟信号延迟，且提供给触发电路1712。另外，多数个EOR电路1902具有与图12所示的多数个EOR电路1200相同的结构以及功能。
而且，时序判断部1903包括多数个触发电路1904、缓冲器1906、第1OR(逻辑或)电路1908、第3OR电路1910、第2OR电路1912、FIFO(First INFirst Out，先进先出)电路1914、以及计数器1916。缓冲器1906使最终段的可变延迟元件1814输出的时钟信号延迟，并提供给各个多数个触发电路1904。并且，触发电路1904将多数个EOR电路1902的运算结果提供给第10R电路1908、第3OR电路1910、或者第2OR电路1912。
此处，多数个时序比较器1816包含以下三个群：第1时序比较器群，其作为多数个时序比较器1816的集合，根据由可变延迟元件1818所延迟的时间在第1延迟时间以下的时钟信号而对数据信号进行取样；第2时序比较器群，其作为多数个时序比较器1816的集合，根据由可变延迟元件1818延迟的时间在第2延迟时间以上的时钟信号而对数据信号进行取样；以及，第3时序比较器群，其作为多数个时序比较器1816的集合，根据由可变延迟元件1818延迟的时间大于第1延迟时间且小于第2延迟时问的时钟信号而对数据信号进行取样。
而且，多数个EOR电路1902包含以下三个群：第1EOR(逻辑异或)电路群，其作为多数个EOR电路1902的集合，将第1时序比较器群中所含有的多数个时序比较器1816的取样结果用于排他性逻辑和运算中；第2EOR电路群，其作为多数个EOR电路1902的集合，将第2时序比较器群中所含有的多数个时序比较器1816的取样结果用于排他性逻辑和运算中；以及，第3EOR电路群，其作为多数个EOR电路1902的集合，将第3时序比较器群中所含有的多数个时序比较器1816的取样结果用于排他的论理和运算中。
并且，第1OR电路1908对第1EOR电路群所含有的多数个EOR电路1902的运算结果进行逻辑和运算，并提供给FIFO电路1914。而且，第3OR电路1910对第2EOR电路群所含有的多数个EOR电路1902的运算结果进行逻辑和运算，并提供给FIFO电路1914。而且，第2OR电路1912对第3EOR电路群所含有的多数个EOR电路1902的运算结果进行逻辑和运算，并提供给FIFO电路1914。即，当与时钟信号相应的数据信号的边缘在第1时序之前时，第1OR电路1908输出逻辑值“1”，而第3OR电路1910输出逻辑值“0”，第2OR电路1912输出逻辑值“0”。而且，当时钟信号相应的数据信号的边缘在第1时序之后且在第2时序之前时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“1”，第2OR电路1912输出逻辑值“0”。而且，当时钟信号相应的数据信号的边缘在第2时序之后时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“0”，第2OR电路1912输出逻辑值“1”。
FIFO电路1914，将第1OR电路1908、第3OR电路1910、以及第2OR电路1912所输出的逻辑值，与缓冲器1906所延迟的时钟信号同步写入，且与接收端PLL电路1718产生的时钟信号同步读出，从而提供给计数器1916。当各多数个时序比较器1816多次以各多数个时钟信号的时序对多数个数据信号分别进行取样，并且各多数个EOR电路1902多次进行排他性逻辑和运算，且第1OR电路1908、第3OR电路1910、以及第2OR电路1912分别多次进行逻辑和运算时，计数器1916将第1OR电路1908、第3OR电路1910、以及第2OR电路1912分别输出逻辑值“1”的次数与接收端PLL电路1718所产生的时钟信号同步进行计数。
恢复可变延迟电路1900根据第1OR电路1908、第3OR电路1910、以及第2OR电路1912的输出、即计数器1916的计数值，而改变接收端PLL电路1718所产生的时钟信号的延迟量。具体地说，恢复可变延迟电路1900在第1OR电路1908输出多于第3OR电路1910以及第2OR电路1912的逻辑值“1”时，增大时钟信号的延迟量；当第3OR电路1910输出多于第1OR电路1908以及第2OR电路1912的逻辑值“1”时，不改变时钟信号的延迟量；而当第2OR电路1912输出多于第1OR电路1908以及第3OR电路1910的逻辑值“1”时，减小时钟信号的延迟量。另外，当不使用计数器1916时，恢复可变延迟电路1900可在第1OR电路1908输出逻辑值“1”时，增大时钟信号的延迟量；当第3OR电路1910输出逻辑值“1”时，不改变时钟信号的延迟量；当第2OR电路1912输出逻辑值“1”时，减小时钟信号的延迟量。恢复可变延迟电路1900使用如上所述的方法对于与数据信号相应的时钟信号的相位进行调整，且使得时钟信号的相位位于数据信号的i开口的中央附近，以此方式利用BIST(Built In Self Test，内建自测)或自动追踪进行校准(calibration)。
如上所述，根据本实施形态所述的时钟恢复电路1716，可通过使用多数个时序比较器1816而对于与数据信号相应的时钟信号的相位进行正确的检测，从而可追踪与数据信号相应的时钟信号的相位，并可即时地(realtime)调整时钟信号的相位。因此，根据本实施形态所述的通信设备1702，当因噪音或环境条件的变化使得时钟信号的相位发生变化、且因传送路1704的高频损耗等要因而使得数据信号的i开口变小时，也可将时钟信号的相位自动调节到数据信号的i开口的中央附近，因此可常时间维持稳定的数据传送。
以上对于发明实施形态进行了说明，但本申请所述的发明的技术范围并不仅限于上述实施形态中所述的内容。可对于上述实施形态加以多种变更而实施权利要求中所揭示的发明。根据以下的权利要求范围，亦可明确上述发明属于本申请所述的发明的技术范围。
[产业上的可利用性]
通过以上说明可知，根据本发明，可提供一种测定精度较高的时序比较器、具备该时序比较器的数据取样装置、以及具备该时序比较器且用于测试被测试设备的测试装置。

Claims (11)

1.一种数据取样装置，适于根据选通信号对数据信号进行取样，其特征在于所述数据取样装置包括：
多数段第1可变延迟元件，以串联的方式连接，且以第1延迟量依次延迟上述数据信号；
多数段第2可变延迟元件，以串联的方式连接，且以大于上述第1延迟量的第2延迟量依次延迟上述选通信号；以及
多数个时序比较器，利用与各上述多数段第1可变延迟元件为相同段的上述第2可变延迟元件所延迟的上述选通信号，对于各上述多数段的第1可变延迟元件所延迟的各多数个上述数据信号进行取样；并且，
上述各多数个时序比较器包括：
动态D触发电路，根据上述时序比较器所接收的上述选通信号，使用寄生电容将由上述第1可变延迟元件接收的上述数据信号锁存并且进行输出；
缓冲器，将上述时序比较器所接收的上述选通信号延迟特定时间；以及
D触发电路，根据上述缓冲器所延迟的上述选通信号，将上述动态D触发电路所输出的输出信号锁存并进行输出。
2.根据权利要求1所述的数据取样装置，其特征在于：
上述缓冲器延迟上述D触发电路的设定时间以上的时间。
3.根据权利要求2所述的数据取样装置，其特征在于：上述动态D触发电路包括：
第1类比开关，根据上述时序比较器所接收的上述选通信号，进行接通断开的控制；
第1反相器，使通过上述第1类比开关的信号反转；
第2类比开关，连接于上述第1反相器的后段，且根据上述时序比较器所接收的上述选通信号，进行与上述第1类比开关的接通断开控制相反的接通断开控制；以及
第2反相器，使通过上述第2类比开关的信号反转；并且；
上述D触发电路包括：
第3类比开关，根据上述缓冲器所延迟的上述选通信号进行接通断开控制；
第3反相器，使通过上述第3类比开关的信号反转；
第4类比开关，连接于上述第3反相器的后段，且根据上述缓冲器所延迟的上述选通信号，进行与上述第3类比开关的接通断开控制相反的接通断开控制；
第4反相器，使通过上述第4类比开关的信号反转；
第5反相器，使上述第3反相器所输出的信号反转；
第5类比开关，连接于上述第5反相器的后段，且根据上述缓冲器所延迟的上述选通信号，进行与上述第3类比开关的接通断开控制相反的接通断开控制，并且将通过的信号提供给上述第3反相器；
第6反相器，使上述第4反相器所输出的信号反转；以及
第6类比开关，连接于上述第6反相器的后段，且根据上述缓冲器所延迟的上述选通信号，进行与上述第4类比开关的接通断开控制相反的接通断开控制，并且将通过的信号提供给上述第4反相器。
4.根据权利要求1所述的数据取样装置，其特征在于还包括：
多数段第3可变延迟元件，具有与上述多数段第1可变延迟元件相同的延迟特性，且以串联的方式连接，并依次使基准时钟信号延迟；
第4可变延迟元件，与上述多数段第3可变延迟元件以并联的方式连接，且使上述基准时钟信号延迟；
相位比较器，将上述多数段第3可变延迟元件所延迟的上述基准时钟信号的相位与上述第4可变延迟元件所延迟的上述基准时钟信号的相位进行比较；以及
第1延迟量控制部，根据上述相位比较器的比较结果，使得上述多数段第3可变延迟元件所延迟的上述基准时钟信号的相位、以及上述多数段第1可变延迟元件所延迟的上述数据信号的相位，与上述第4可变延迟元件所延迟的上述基准时钟信号在进行特定循环之后的相位相等，以此方式对上述多数段第3可变延迟元件的延迟量、以及上述多数段第1可变延迟元件的延迟量进行控制。
5.根据权利要求1所述的数据取样装置，其特征在于还包括：
多数段第5可变延迟元件，具有与上述多数段第2可变延迟元件相同的延迟特性，且以串联的方式连接，依次使基准时钟信号延迟；
第6可变延迟元件，与上述多数段第5可变延迟元件以并联的方式连接，且使上述基准时钟信号延迟；
相位比较器，将上述多数段第5可变延迟元件所延迟的上述基准时钟信号的相位，与上述第6可变延迟元件所延迟的上述基准时钟信号的相位进行比较；以及
第2延迟量控制部，根据上述相位比较器的比较结果，使得上述多数段第5可变延迟元件所延迟的上述基准时钟信号的相位、以及上述多数段第2可变延迟元件所延迟的上述选通信号的相位，与上述第6可变延迟元件所延迟的上述基准时钟信号在进行特定循环之后的相位相等，以此方式对上述多数段第5可变延迟元件的延迟量、以及上述多数段第2可变延迟元件的延迟量进行控制。
6.根据权利要求1所述的数据取样装置，其特征在于：
其中，所述数据取样装置是信号特性检测部，根据上述各多数个时序比较器的取样结果而对上述数据信号的相位进行检测。
7.根据权利要求6所述的数据取样装置，其特征在于：
上述信号特性检测部具有多数个EOR电路，其将连续的2个上述时序比较器的各自的2个上述取样结果作为一组，而对多数个上述取样结果的组分别进行排他性逻辑和运算；并且
将上述多数个EOR电路中输出上述2个取样结果不同的逻辑值的上述EOR电路所对应的上述选通信号的时序，作为上述数据信号的边缘而进行检测。
8.根据权利要求7所述的数据取样装置，其特征在于：
上述信号特性检测部还具有多数个计数器，其当上述各多数个时序比较器多次利用上述各多数个选通信号的时序对于上述各多数个数据信号进行取样的动作，且上述各多数个EOR电路多次进行排他性逻辑和运算时，计算上述各多数个EOR电路输出表示上述2个取样结果不同的逻辑值的次数；并且
上述信号特性检测部根据上述多数个计数器的计数值测定上述数据信号的抖动。
9.一种测试装置，适于对被测试设备进行测试，其特征在于所述测试装置包括：
时序产生器，其产生选通信号；以及
信号特性检测部，根据上述各多数个时序比较器的取样结果对上述数据信号的相位进行检测，其中，上述信号特性检测部包括：
多数段第1可变延迟元件，以串联的方式连接，且以第1延迟量使从上述被测试设备输出的数据信号依次延迟；多数段第2可变延迟元件，以串联的方式连接，且以大于上述第1延迟量的第2延迟量使上述选通信号依次延迟；以及
多数个时序比较器，利用与上述各多数段第1可变延迟元件为相同段的上述第2可变延迟元件所延迟的上述选通信号，对于上述各多数段第1可变延迟元件所延迟的各多数个上述数据信号进行取样；
其中，上述各多数个时序比较器包括：
动态D触发电路，根据上述时序比较器所接收的上述选通信号，利用寄生电容将从上述第1可变延迟元件中接收的上述数据信号锁存并进行输出；
缓冲器，使上述时序比较器所接收的上述选通信号延迟特定时间；以及
D触发电路，根据上述缓冲器所延迟的上述选通信号，将上述动态D触发电路所输出的输出信号锁存并进行输出。
10.一种时序比较器，适于利用时钟信号对数据信号进行取样，其特征在于所述时序比较器包括：
动态D触发电路，根据上述时序比较器所接收的上述时钟信号，利用寄生电容将上述数据信号锁存并进行输出；
缓冲器，使上述时序比较器所接收的上述时钟信号延迟特定时间；以及
D触发电路，根据上述缓冲器所延迟的上述时钟信号，将上述动态D触发电路所输出的输出信号锁存并进行输出。
11.一种测试装置，适于对被测试设备进行测试，其特征在于所述测试装置包括：
时序产生器，其产生选通信号；
时序比较器，利用上述选通信号对从上述被测试设备中输出的数据信号进行取样；以及
判定部，根据上述时序比较器的取样结果而判定上述被测试设备是否优良；并且
上述时序比较器包括：
动态D触发电路，根据上述时序比较器所接收的上述选通信号，利用寄生电容将上述数据信号锁存并进行输出；
缓冲器，使上述时序比较器所接收的上述选通信号延迟特定时间；以及
D触发电路，根据上述缓冲器所延迟的上述选通信号，将上述动态D触发电路所输出的输出信号锁存并进行输出。
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