DE10297345T5

DE10297345T5 - Phasenregelkreisschaltung, Delay-Locked-Loop-Schaltung, Taktgenerator, Halbleitertestgerät und integrierter Halbleiterschaltkreis

Info

Publication number: DE10297345T5
Application number: DE10297345T
Authority: DE
Inventors: Masakatsu Suda
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-10-19
Filing date: 2002-10-18
Publication date: 2004-11-18
Also published as: US20040247066A1; US7492198B2; KR100919087B1; KR20040054732A; JP4093961B2; US7535273B2; WO2003036796A1; JPWO2003036796A1; US20080143399A1

Abstract

Phasenregelkreisschaltung, umfassend:
Rückkopplungsmittel zum Ausgeben eines Ausgangssignals, das ein Binärsignal ist, als Rückkopplungssignal;
einen Phasenvergleicher, der das Rückkopplungssignal und ein Eingangssignal empfängt und ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen einer Phase des Rückkopplungssignals zum Eingangssignal repräsentiert;
einen Zähler, der das Phasensignal empfängt, einen Wert im Steuersignal erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Wert im Steuersignal erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und
einen Ringoszillator, der das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn der Wert im Steuersignal groß ist, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn der Wert klein ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Logikelemente umfassende, digitalgesteuerte Phasenregelkreisschaltung. (PLL), eine Delay-Locked-Loop-Schaltung (DLL), einen Taktgenerator, der die DLL verwendet, ein Halbleitertestgerät, das den Taktgenerator enthält, und einen integrierten Halbleiterschaltkreis, der mit der PLL ausgerüstet ist.

Fachlicher Hintergrund

Vor der Erläuterung der vorliegenden Erfindung wird der Aufbau einer herkömmlichen allgemeinen PLL beschrieben werden.

Wie es in 24(A) gezeigt ist, umfasst eine herkömmliche PLL einen Phasenvergleicher 101, eine Ladungspumpe 102, einen Tiefpassfilter (LPF) 103, einen spannungsgesteuerten Oszillator (VCO) 104 und eine Frequenzteiler 105.

Wie es in den 24(A) und (B) gezeigt ist, vergleicht der Phasenvergleicher 101 eine Eingangssignalform mit einer geteilten Signalform, die durch Teilung einer Ausgangssignalform des VCO 104 durch den Frequenzteiler erhalten wurde. Des Weiteren führt er eine Operation durch, um zu erfassen, wie stark die Phase der geteilten Signalform gegenüber der Phase der Eingangssignalform verzögert ist, und eine Operation, um zu erfassen, wie stark die Phase der geteilten Signalform gegenüber der Phase der Eingangssignalform voraus ist. Es gilt zu beachten, dass 24(B) eine erfasste Nacheilungskomponente der Phase in der Form einer Signalform b-1 zeigt und eine erfasste Voreilungskomponente der Phase in der Form einer Signalform b-2. Hier wird ein Phasenunterschied durch eine Pulsbreite repräsentiert.

Dann kombiniert die Ladungspumpe 102 die Nacheilungskomponente (b-1) und die Voreilungskomponente (b-2) zu einem Signal (c) und verstärkt das auf diese Weise kombinierte Signal. Hier wird die Polarität eines Pulses der Voreilungskomponente umgekehrt.

Anschließend beseitigt der LPF 103 eine Hochfrequenzkomponente in der kombinierten Signalform (c) und wandelt eine Pulsbreite, die den Phasenunterschied repräsentiert, in eine Spannung um (d). Wie es in 15(A) gezeigt ist, ist hier die Spannung hoch, wenn der Phasenunterschied der Nacheilungskomponente groß ist, und die Spannung ist niedrig, wenn der Phasenunterschied der Voreilungskomponente groß ist.

Der VCO 104 wandelt die Spannung in eine Verzögerungszeit (Freilauffrequenz des Oszillators) um. Wie es in 25(B) gezeigt ist, wird eine Oszillatorfrequenz höher und die Phase schreitet voran, wenn die Ausgangsspannung (VCO-Spannung) des LPF 104 hoch ist, und die Oszillatorfrequenz wird niedrig und die Phase wird verzögert, wenn die Ausgangsspannung niedrig ist.

Des Weiteren teilt der Frequenzteiler 105 eine Ausgangssignalform des VCO und erzeugt eine geteilte Signalform, die durch Umwandeln des erhaltenen Ergebnisses in eine Frequenz in der Umgebung der Frequenz der Eingangssignalform erhalten wird.

Wie es oben beschrieben wurde, wird die Ausgangssignalform bei der PLL auf eine solche Art und Weise rückgesteuert, dass die Phase der geteilten Signalform und die Phase der Eingangssignalform fixiert werden.

Im Folgenden wird der Aufbau eines herkömmlichen allgemeinen DLL beschrieben.

Wie es in 26(A) gezeigt ist, umfasst eine DLL nach dem Sand der Technik einen Phasenvergleicher 101, eine Ladungspumpe 102, einen Tiefpassfilter (LPF) 103 und eine variable Verzögerungsschaltung 106.

Wie es in 26(B) gezeigt ist, erfasst der Phasenvergleicher 101, die Ladungspumpe 102 und der LPF 103 eine Voreilung, eine Nacheilung und ihr Ausmaß (b-1, b-2) der Phase einer Ausgangssignalform gegenüber der Phase einer Eingangssignalform wie beim Beispiel der oben erwähnten PLL, wandelt den Phasenunterschied (c) in eine Spannungsdifferenz (d) um und speist das Ergebnis in die variable Verzögerungsschaltung (DELAY) 106 ein. Wie es in 27(A) gezeigt ist, ist hier gleichfalls die Spannung hoch, wenn der Phasenunterschied einer Nacheilungskomponente groß ist, und die Spannung ist niedrig, wenn der Phasenunterschied einer Voreilungskomponente groß ist.

Darüber hinaus wandelt die DELAY 106 die Spannungsdifferenz wie die VCO in eine Verzögerungszeit um. Wie es in 27(B) gezeigt ist, ist eine Fortpflanzungsverzögerungszeit der Ausgangssignalform zur Eingangssignalform kurz, wenn die Ausgangsspannung (DELAY-Spannung) des LPF 103 hoch ist, und die Fortpflanzungsverzögerungszeit ist lang, wenn die Ausgangsspannung niedrig ist.

Wie es oben beschrieben wurde, wird die Verzögerungszeit bei der DLL auf eine solche Art und Weise rückgesteuert, dass die Phasen der Ausgangssignalform und der Eingangssignalform fixiert werden.

Währenddessen ist in den 25(A) und 27(A) die Beziehung zwischen dem Phasenunterschied und der VCO-Spannung in der Form von linearen Graphen gezeigt, aber es er muss im praktischen Sinn nicht notwendigerweise linear sein. Wenn insbesondere ein SR-Latch als Phasenvergleicher verwendet wird, ist die Linearität der VCO-Spannung (oder der DELAY-Spannung) besonders schlecht in der Umgebung eines Punktes, an dem der Phasenunterschied null ist, wie es in 28 gezeigt ist. Deshalb besteht bei der herkömmlichen PLL oder DLL das Problem, dass die Genauigkeit der Phasensynchronisierung beeinträchtigt. Da die Pulsbreite, die durch ein CMOS-Logikgatter läuft, endlich ist, wird beispielsweise in einigen Fällen festgestellt, dass „kein Phasenunterschied" besteht, auch wenn tatsächlich ein Phasenunterschied erzeugt wird.

Zusätzlich umfasst die oben beschriebene PLL oder DLL nach dem Stand der Technik einen Analogschaltkreis. Deshalb gibt es die Probleme, dass der Stromverbrauch groß ist, die Schaltungsgröße vergrößert wird und die Kosten hoch sind.

Beispielsweise weist eine Schaltung, in der ein OP-Verstärker für den Phasenvergleicher verwendet wird, einen großen Stromverbrauch auf und ist schwer in der Größe zu verkleinern. Des Weiteren weist auch eine Schaltung, in der PMOS- und NMOS-Analogschalter und ein OP-Verstärker für die Ladungspumpe verwendet werden, einen großen Stromverbrauch auf und ist schwer in der Größe zu verkleinern.

Des Weiteren wird der Stromverbrauch im Hinblick auf einen Regler groß, der den variablen Spannungsbereich des VCO oder der DELAY ändert, wenn die Betriebsgeschwindigkeit vergrößert wird, und die Dimension des Regulators wird zudem groß. Deshalb kann dies ein Hindernis bei der Vergrößerung des Lock-Loop-Bands sein.

Da die Analogschaltung einen Schaltkreis enthält, dessen Antwortgeschwindigkeit gering ist, wie etwa einen OP-Verstärker oder einen LPF, ist es darüber hinaus schwierig eine Phasensynchronisierung mit hoher Genauigkeit in einem hohen Band in der PLL oder der DLL auszuführen, die die herkömmliche Analogschaltung verwendet.

Zusätzlich ist in den letzten Jahren, da die Frequenz des Betriebstakts eines integrierten Halbleiterschaltkreises höher wird, eine hohe Genauigkeit beim Laufzeitunterschied erforderlich geworden. Bei einem Chip von großem Maßstab, wie etwa einer Logikschaltung, besteht jedoch das Problem, dass ein Laufzeitunterschied zwischen den Teilen, die auf dem Chip weit voneinander entfernt sind, infolge von Unregelmäßigkeiten der Eigenschaften eines Weitergabepuffers für Taktsignale erzeugt wird.

Es gilt zu beachten, dass ein Beispiel der digitalgesteuerten DLL in der offengelegten Japanischen Patentanmeldung Nr. 2000-124779 offenbart ist. Gemäß der in dieser Veröffentlichung offenbarten Technik wird, bis die Phasensynchronisation angewendet wird, ein Voreilen oder ein Nacheilen einer Phase erfasst, ein Erfassungsergebnis wird durch Verwendung eines Binärzählers repräsentiert, die Einstellung einer Verzögerungsschaltung wird durch Binärsuche kombiniert mit einem Decoder durchgeführt und ein Zählwert wird nach und nach erhöht oder vermindert, nachdem das Synchronisieren durchgeführt wird. Im Ergebnis wird die Sperrzeit vermindert und die Genauigkeit der Ausgangsfrequenz wird verbessert.

Bei einer Binärsucheoperation, bei der der Binärzähler mit dem Decoder kombiniert wird, können jedoch in einigen Fällen die Werte einer Vielzahl von Bits simultan umgekehrt werden. Deshalb kann ein so genannter Whisker an einem Selektor der Verzögerungsschaltung angewendet werden, der möglicherweise zu einer Störung führen kann. Wenn beispielsweise ein Wert des Binärzählers von „01111" zu „10000" hinaufgezählt wird, werden alle Bits umgekehrt. Im Ergebnis kann simultan eine Vielzahl von Verzögerungsschaltungen durch einen Whisker eines Decoders ausgesucht werden und möglicherweise kann in einem Takt ein Laufzeitunterschied auftreten.

Im Hinblick auf die oben beschriebenen Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine digitalgesteuerte PLL und DLL bereitzustellen, die jeweils einen niedrigeren Stromverbrauch aufweisen, die leicht in der Größe verkleinert werden können, die eine Locked-Loop in einem hohen Band ermöglichen und eine hohe Zuverlässigkeit aufweisen, einen Taktgenerator, der die DLL verwendet, ein den Taktgenerator enthaltendes Halbleitertestgerät und einen integrierten Halbleiterschaltkreis, der die PLL enthält.

Offenbarung der Erfindung

PLL

Um dieses Ziel zu erreichen wird erfindungsgemäß eine Phasenregelkreisschaltung (PLL) bereitgestellt, umfassend: Rückkopplungsmittel zum Ausgeben eines Ausgangssignals, das ein Binärsignal ist, als Rückkopplungssignal; einen Phasenvergleicher, der das Rückkopplungssignal und ein Eingangssignal empfängt und ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen einer Phase des Rückkopplungssignals zum Eingangssignal repräsentiert; einen Zähler, der das Phasensignal empfängt, einen Wert im Steuersignal erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Wert im Steuersignal erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und einen Ringoszillator, der das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn der Wert im Steuersignal groß ist, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn der Wert klein ist.

Um genauer zu sein, weist die vorliegende Erfindung einen Aufbau auf, bei dem das Rückkopplungsmittel einen Frequenzteiler umfasst; der Frequenzteiler teilt das Ausgangssignal, das ein Binärsignal ist, und gibt ein Rückkopplungssignal aus, das ein Binärsignal ist; der Phasenvergleicher empfängt das Rückkopplungssignal und das Eingangssignal, erfasst einen Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal und gibt ein Erfassungsergebnis als ein Phasensignal aus, das ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Eingangssignal repräsentiert; der Zähler empfängt das Phasensignal, gibt ein Steuersignal aus, das eine Vielzahl von Bits umfasst, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, erhöht die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und erniedrigt die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und der Ringoszillator empfängt das Steuersignal, gibt das Ausgangssignal aus, verlängert einen Schwingungszyklus des Ausgangssignals, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und verkürzt den Schwingungszyklus des Ausgangssignals, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.

Gemäß einer solchen digitalgesteuerten PLL dieser Erfindung kann durch Bereitstellen des Schaltungsaufbaus auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltkreisen eine Verringerung des Stromverbrauchs, der Größe des Schaltkreismaßstabs und der Kosten erreicht werden. Des Weiteren kann gemäß der digitalgesteuerten PLL dieser Erfindung, da kein analoger Schaltkreis verwendet wird, dessen Antwortgeschwindigkeit gering ist, speziell kein LPF verwendet wird, die Phase mit hoher Genauigkeit in einem höheren Band synchronisiert werden. Deshalb kann ein Lock-Loop-Band verbessert werden. Des Weiteren wird bei dem Phasenvergleicher der PLL der vorliegenden Erfindung ein Voreilen und ein Nacheilen der Phase als ein Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal ohne Rücksicht auf den Phasenunterschied erfasst. Deshalb kann die Zuverlässigkeit des Phasenvergleichs verbessert werden. Zusätzlich wird bei der vorliegenden Erfindung, da der Zähler vom Typ eines Prioritätsdecoders verwendet wird, der die Zahl von Bits, die den ersten Wert im Steuersignal repräsentieren, auf der Grundlage des Phasensignals um eins erhöht/vermindert, nur ein Wert eines Bits an einem Zeitpunkt im Steuersignal geändert. Deshalb kann die Zuverlässigkeit verbessert werden.

Des Weiteren wird bei der vorliegenden Erfindung der Phasenvergleicher aus einem D-Flipflop gebildet. Durch Aufbau des Phasenvergleichers durch Verwendung des D-FF in dieser Art und Weise kann ein Wert des Rückkopplungssignals leicht in Synchronisation mit dem Eingangssignal erfasst und festgehalten werden.

Darüber hinaus umfasst der Phasenvergleicher erfindungsgemäß folgendes: ein erstes D-Flipflop, das ein Nacheilen der Phase erfasst; ein zweites Flipflop, das ein Voreilen der Phase erfasst; ein erstes variables Verzögerungselement, das ein Eingangssignal, das in das erste D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom ersten D-Flipflop einstellt, das ein Nacheilen der Phase erfasst hat; und ein zweites variables Verzögerungselement, das ein Eingangssignal, das in das zweite D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom zweiten D-Flipflop einstellt, das ein Voreilen der Phase erfasst hat. Mit dieser Anordnung kann die Verminderung von Laufzeitunterschieden des ersten D-Flipflops und des zweiten D-Flipflops durch Verwendung des ersten und zweiten variablen Verzögerungselements eine Hysterese verringern. Im Ergebnis kann das Auftreten von Jittern infolge eines Überlaufs nach der Phasensynchronisierung unterdrückt werden. Darüber hinaus kann die Zeit, die für die Phasensynchronisation erforderlich ist, verringert werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.

Zusätzlich umfasst der Phasenvergleicher erfindungsgemäß ein dynamisches D-Flipflop und ein nichtdynamisches D-Flipflop, in das eine Ausgabe aus dem dynamischen D-Flipflop eingegeben wird, das dynamische D-Flipflop weist einen Aufbau auf, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer parasitären Kapazität aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind; und das nichtdynamische D-Flipflop weist einen Aufbau auf, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer NICHT-Schaltung aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind. Mit solch einer Anordnung kann das Eingeben einer Ausgabe des dynamischen D-Flipflops in ein nichtdynamisches D- Flipflop eine Hysteresebreite in einer Ausgabe des nichtdynamischen D-Flipflops verschmälern. Im Ergebnis kann das Auftreten von Jittern infolge eines Überlaufs nach der Phasensynchronisierung unterdrückt werden. Darüber hinaus kann die Zeit, die für die Phasensynchronisation erforderlich ist, verringert werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.

Darüber hinaus enthält der Zähler Flipflops und Selektoren, die Signale auswählen, die in die Flipflops eingegeben werden sollen, wobei die Zahl der Flipflops und die Zahl der Selektoren gleich der Zahl von Bits im Steuersignal ist; jedes Flipflop Bitwerte ausgibt, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren mit jedem Flipflop in einer Beziehung eins zu eins korrespondiert, einen Ausgangswert des Flipflops an einer vorhergehenden Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, und einen Ausgangswert des Flipflops an einer nächsten Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist; der Selektor an einer ersten Stufe den ersten Wert als einen Ausgangswert des Flipflops an der vorhergehenden Stufe in das Flipflop an der ersten Stufe eingibt; und der Selektor an einer letzten Stufe den zweiten Wert als einen Ausgangswert des Flipflops an der nächsten Stufe in das Flipflop an der letzten Stufe eingibt. Durch das Annehmen solch eines Ausbaus kann der Zähler vom Prioritätscodierertyp leicht verwirklicht werden.

Wenn durch das erste D-Flipflop kein Nacheilen erfasst wird und auch durch das zweite D-Flipflop kein Voreilen erfasst wird, gibt der Phasenvergleicher darüber hinaus erfindungsgemäß ein Phasensignal aus, das auf eine Koinzidenz der Phase des Rückkopplungssignals und des Eingangssignals hinweist; der Zähler umfasst Flipflops und Selektoren, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; jedes Flipflop gibt Bitwerte aus, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren korrespondiert mit jedem Flipflop in einer Beziehung eins zu eins, wählt einen Ausgangswert des Flipflops an einer vorhergehenden Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, wählt einen Ausgangswert des Flipflops an einer nächsten Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist, und wählt einen Ausgangswert des korrespondierenden Flipflops selbst aus und gibt ihn in einen korrespondierenden Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf eine Koinzidenz der Phase hinweist; der Selektor an einer ersten Stufe gibt den ersten Wert als einen Ausgangswert des Flipflops an einer vorhergehenden Stufe in das Flipflop an einer ersten Stufe ein; und der Selektor an einer letzten Stufe gibt den zweiten Wert als einen Ausgangswert des Flipflops an einer nächsten Stufe in das Flipflop an einer letzten Stufe ein. Durch Annehmen solch eines Aufbaus kann das Auftreten eines Überlaufs beim Zähler vom Prioritätscodierertyp unterdrückt werden.

Zusätzlich umfasst der Ringoszillator bei der vorliegenden Erfindung Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind, bei welchen eine Ausgabe von einer letzten Stufe in eine erste Stufe eingegeben wird, und ferner variable Widerstände, die zwischen den Logikgattern und Stromversorgungs-Spannungsquellen vorgesehen sind, er verlängert den Schwingungszyklus durch Erhöhen der Widerstandswerte der variablen Widerstände, wenn die Zahl von Bits erhöht ist, die den ersten Wert repräsentieren, und er verkürzt den Schwingungszyklus durch Erniedrigen der Widerstandswerte der variablen Widerstände, wenn die Zahl von Bits vermindert ist, die den ersten Wert repräsentieren. Mit solch einem Aufbau kann eine Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Des Weiteren umfasst der variable Widerstand erfindungsgemäß Widerstände, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente, die mit den entsprechenden Widerständen in Serie verbunden sind; jedes Schaltelement korrespondiert mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins, geht in einen nicht leitenden Zustand über, wenn ein entsprechender Bitwert der erste Wert ist, und geht in einen leitenden Zustand über, wenn er der zweite Wert ist. Durch Annahme solch eines Aufbaus kann die Zahl der leitenden Schaltelemente leicht auf der Grundlage der Zahl von Bits gesteuert werden, die im Steuersignal einen ersten Wert aufweisen. Im Ergebnis kann eine Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Darüber hinaus umfasst der Ringoszillator erfindungsgemäß Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind und bei welchen eine Ausgabe von einer letzten Stufe davon in eine erste Stufe davon eingegeben wird, und ferner variable Kapazitäten, die zwischen den entsprechenden Logikgattern und einer geerdeten Stromquelle vorgesehen sind, er verlängert den Schwingungszyklus durch Erhöhen der Kapazitätswerte der variablen Kapazitäten, wenn die Zahl von Bits erhöht ist, die den ersten Wert repräsentieren, und er verkürzt den Schwingungszyklus durch Erniedrigen der Kapazitätswerte der variablen Kapazitäten, wenn die Zahl von Bits vermindert ist, die den ersten Wert repräsentieren. Mit solch einer Anordnung kann eine Fortpflanzungsverzögerungszeit der Logikgatter durch Steuern der Lastkapazitäten der Logikgatter gesteuert werden.

Darüber hinaus umfasst die variable Kapazität erfindungsgemäß Lastkapazitäten, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und ferner Schaltelemente, die mit den entsprechenden Lastkapazitäten in Serie verbunden sind; und jedes der Schaltelemente korrespondiert mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist. Durch Annahme solch eines Aufbaus kann die Zahl der leitenden Schaltelemente leicht auf der Grundlage der Zahl von Bits gesteuert werden, die im Steuersignal einen ersten Wert aufweisen. Im Ergebnis kann eine Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Zusätzlich umfasst der Ringoszillator erfindungsgemäß folgendes: Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind, bei welchen eine Ausgabe von einer letzten Stufe in eine erste Stufe eingegeben wird; variable Stromquellen, die zwischen den entsprechenden Logikgattern und einer Referenzspannungsquelle vorgesehen sind und obere Grenzen von Stromwerten beschränken; und eine Steuerschaltung, die den Schwingungszyklus durch Verminderung von Stromwerten verlängert, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits erhöht ist, die im Steuersignal auf den ersten Wert hinweisen, und die den Schwingungszyklus durch Erhöhung von Stromwerten verkürzt, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits vermindert ist, die im Steuersignal auf den ersten Wert hinweisen.

Ein Ausgangspotential des Logikgatters für umgekehrte Ausgaben, wie etwa ein CMOS, wird auf der Grundlage einer Ladungsmenge erfasst, die in einer parasitären Kapazität des Logikgatters geladen wurde. Deshalb kann die Zeit, die notwendig ist, damit das Ausgangspotential des Logikgatters einen Schwellenwert erreicht, durch Steuerung des Stromwerts gesteuert werden, der durch die variable Stromquelle fließt. Demgemäß wird ein Strom, der einen oberen Grenzwert aufweist, entsprechend der Zahl von Bits, die im Steuersignal den ersten Wert aufweisen, durch Verwendung der Steuerschaltung dazu veranlasst, durch das Logikgatter zu fließen. Im Ergebnis wird die Ladungsmenge pro Zeiteinheit konstant. Folglich ist die Ladungszeit, die erforderlich ist, bis die Ausgangsspannung den Schwellenwert erreicht, umgekehrt proportional zum oberen Grenzwert des Stroms. Die Beziehung zwischen dem oberen Grenzwert des Stroms und der Ladungszeit können jedoch linear angenähert werden, wenn er innerhalb eines festen Bereichs fällt. Deshalb kann die Gesamtverzögerungszeit aller Logikgatter durch Änderung des oberen Grenzwerts innerhalb dieses Bereichs, der diese lineare Annäherung ermöglicht, im Wesentlichen linear hinsichtlich der Änderung der Zahl von Bits, die den ersten Wert aufweisen, und durch geringfügiges Variieren einer Verzögerungszeit eines jeden Logikgatters geändert werden.

Des Weiteren umfasst die Steuerschaltung erfindungsgemäß folgendes: konstante Stromquellen, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; Schaltelemente, die mit den entsprechenden konstanten Stromquellen in Serie verbunden sind; eine Strom/Spannungsumwandlungsschaltung, die einen Gesamtstromwert, der durch die Schaltelemente durchgelassen wurde, in einen Vorspannungswert umwandelt; und eine Stromversorgungsvorspannungsschaltung, die die Vorspannung an die variable Stromquelle anlegt, wobei das Schaltelement mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist, und die konstante Stromquelle einen Strom innerhalb einer oberen Grenze durchlässt, der im Wesentlichen linear auf eine Zunahme/Abnahme des Vorspannungswerts anspricht. Mit solch einem Aufbau ist es möglich, den Vorspannungswert, der linear mit der Zunahme/Abnahme der Zahl von Bits korrespondiert, die im Steuersignal den ersten Wert aufweisen, zu erzeugen. Im Ergebnis kann eine Beziehung zwischen der Zahl von Bits, die im Steuersignal den ersten Wert aufweisen, und dem Schwingungszyklus des Ringoszillators eine lineare Charakteristik aufweisen.

DLL

Darüber hinaus umfasst die Delay-Locked-Loop-Schaltung (DLL) erfindungsgemäß folgendes: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt und ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen einer Phase des Ausgangssignals zum Eingangssignal repräsentiert; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, einen Wert im Steuersignal erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Wert im Steuersignal erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und eine variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn der Wert im Steuersignal groß ist, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn der Wert im Steuersignal klein ist.

Um genauer zu sein, empfängt der Phasenvergleicher erfindungsgemäß ein binäres Ausgangssignal und ein Eingangssignal, erfasst einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal und gibt ein Erfassungsergebnis als ein Phasensignal aus, das ein Voreilen oder ein Nacheilen der Phase des Ausgangssignals zum Eingangssignal repräsentiert; der Zähler empfängt das Phasensignal, gibt ein Steuersignal aus, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, erhöht die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und erniedrigt die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung empfängt das Steuersignal und das Eingangssignal, gibt das Ausgangssignal aus, verlängert eine Verzögerungszeit des Ausgangssignals zum Eingangssignal, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und verkürzt die Verzögerungszeit des Ausgangssignals zum Eingangssignal, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.

Gemäß der digitalgesteuerten DLL der vorliegenden Erfindung kann durch Annehmen eines Schaltungsaufbaus auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltkreisen eine Verringerung des Stromverbrauchs, der Größe des Schaltkreismaßstabs und der Kosten erreicht werden. Des Weiteren kann gemäß der digitalgesteuerten DLL der vorliegenden Erfindung, da kein analoger Schaltkreis verwendet wird, dessen Antwortgeschwindigkeit gering ist, speziell kein LPF verwendet wird, die Phase mit hoher Genauigkeit in einem höheren Band synchronisiert werden. Deshalb kann ein Lock-Loop-Band verbessert werden. Des Weiteren wird bei dem Phasenvergleicher der DLL dieser Erfindung ein Voreilen und ein Nacheilen der Phase als ein Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal ohne Rücksicht auf den Phasenunterschied erfasst. Deshalb kann die Zuverlässigkeit des Phasenvergleichs verbessert werden. Zusätzlich wird bei der vorliegenden Erfindung, da der Zähler vom Typ eines Prioritätsdecoders verwendet wird, der die Zahl von Bits, die den ersten Wert im Steuersignal repräsentieren, auf der Grundlage des Phasensignals um eins erhöht/vermindert, nur ein Wert eines Bits an einem Zeitpunkt im Steuersignal geändert. Deshalb kann die Zuverlässigkeit verbessert werden.

Des Weiteren umfasst der Phasenvergleicher erfindungsgemäß ein D-Flipflop (D-FF). Wenn der Phasenvergleicher das D-FF auf diese Art und Weise umfasst, kann ein Wert des Rückkopplungssignals leicht in Synchronisation mit dem Eingangssignal erfasst und festgehalten werden.

Des Weiteren umfasst der Phasenvergleicher erfindungsgemäß folgendes: ein erstes D-Flipflop, das ein Nacheilen der Phase erfasst; ein zweites Flipflop, das ein Voreilen der Phase erfasst; ein erstes variables Verzögerungselement, das ein Eingangssignal, das in das erste D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom ersten D-Flipflop einstellt, das ein Nacheilen der Phase erfasst hat; und ein zweites variables Verzögerungselement, das ein Eingangssignal, das in das zweite D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom zweiten D-Flipflop einstellt, das ein Voreilen der Phase erfasst hat. Mit solch einer Anordnung kann die Verminderung eines Laufzeitunterschieds des ersten D-Flipflops und des zweiten D-Flipflops durch Verwendung des ersten und zweiten variablen Verzögerungselements eine Hysterese verringern. Im Ergebnis kann das Auftreten von Jittern infolge eines Überlaufs nach der Phasensynchronisierung unterdrückt werden. Darüber hinaus kann die Zeit, die für die Phasensynchronisation erforderlich ist, verringert werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.

Darüber hinaus umfasst der Phasenvergleicher erfindungsgemäß ein dynamisches D-Flipflop und ein nichtdynamisches D-Flipflop, das eine Ausgabe aus dem dynamischen D-Flipflop empfängt, das dynamische D-Flipflop weist einen Aufbau auf, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer parasitären Kapazität aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind, und das nichtdynamische D-Flipflop weist einen Aufbau auf, bei dem Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer NICHT-Schaltung aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind. Durch Eingeben einer Ausgabe des dynamischen D-Flipflops in das nichtdynamische D-Flipflop auf diese Art und Weise kann eine Hysteresebreite in einer Ausgabe des nichtdynamischen D-Flipflops verschmälert werden. Im Ergebnis kann das Auftreten von Jittern infolge eines Überlaufs nach der Phasensynchronisierung unterdrückt werden. Darüber hinaus kann die Zeit, die für die Phasensynchronisation erforderlich ist, verringert werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.

Des Weiteren umfasst der Zähler erfindungsgemäß Flipflops und Selektoren, die Signale auswählen, die in die Flipflops eingegeben werden sollen, wobei die Zahl der Flipflops und die Zahl der Selektoren gleich der Zahl von Bits im Steuersignal ist. Jedes Flipflop gibt Bitwerte aus, die einer nach dem anderen das Steuersignal bilden, und jeder der Selektoren korrespondiert mit jedem Flipflop in einer Beziehung eins zu eins, wählt einen Ausgangswert des Flipflops an einer vorhergehenden Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und wählt einen Ausgangswert des Flipflops an einer nächsten Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert. Der Selektor an einer ersten Stufe gibt den ersten Wert als einen Ausgangswert des Flipflops an der vorhergehenden Stufe in das Flipflop an der ersten Stufe ein und der Selektor an einer letzten Stufe gibt den zweiten Wert als einen Ausgangswert des Flipflops an der nächsten Stufe in das Flipflop an der letzten Stufe ein. Durch Annahme solch eines Aufbaus kann ein Zähler vom Prioritätscodierertyp leicht verwirklicht werden.

Darüber hinaus gibt der Phasenvergleicher bei der vorliegenden Erfindung ein Phasensignal aus, das auf eine Koinzidenz der Phase des Ausgangssignals und des Eingangssignals hinweist, wenn kein Nacheilen durch das erste D-Flipflop erfasst wird und auch kein Voreilen durch das zweite D-Flipflop erfasst wird. Der Zähler umfasst Flipflops und Selektoren, die Signale auswählen, die in die Flipflops eingegeben werden sollen, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; Jedes der Flipflops gibt Bitwerte aus, die einer nach dem anderen das Steuersignal bilden, und jeder der Selektoren korrespondiert mit jedem Flipflop in einer Beziehung eins zu eins, wählt einen Ausgangswert des Flipflops an einer vorhergehenden Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, wählt einen Ausgangswert des Flipflops an einer nächsten Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist, und wählt einen Ausgangswert eines korrespondierenden Flipflops selbst aus und gibt ihn in ein korrespondierendes Flipflop ein, wenn das Phasensignal einen Wert aufweist, der auf eine Koinzidenz der Phase hinweist. Der Selektor an einer ersten Stufe gibt den ersten Wert als einen Ausgangswert des Flipflops an einer vorhergehenden Stufe in das Flipflop an einer ersten Stufe ein und der Selektor an einer letzten Stufe gibt den zweiten Wert als einen Ausgangswert des Flipflops an einer nächsten Stufe in das Flipflop an einer letzten Stufe ein. Durch Annehmen solch eines Aufbaus kann das Auftreten eines Überlaufs beim Zähler vom Prioritätscodierertyp unterdrückt werden.

Darüber hinaus umfasst die variable Verzögerungsschaltung erfindungsgemäß Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind, und ferner variable Widerstände, die zwischen den Logikgattern und Stromversorgungs-Spannungsquellen vorgesehen sind, verlängert die Verzögerungszeit durch Erhöhen der Widerstandswerte der variablen Widerstände, wenn die Zahl von Bits erhöht ist, die auf den ersten Wert hinweisen, und verkürzt die Verzögerungszeit durch Erniedrigen der Widerstandswerte der variablen Widerstände, wenn die Zahl von Bits vermindert ist, die auf den ersten Wert hinweisen. Mit solch einem Aufbau kann eine Fortpflanzungsverzögerungszeit der Logikgatter durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Zusätzlich umfasst die variable Widerstandschaltung erfindungsgemäß Widerstände, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente, die mit den entsprechenden Widerständen in Serie verbunden sind. Jedes Schaltelement korrespondiert mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins, geht in einen nicht leitenden Zustand über, wenn ein entsprechender Bitwert der erste Wert ist, und geht in einen leitenden Zustand über, wenn er der zweite Wert ist. Im Ergebnis kann eine Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Des Weiteren umfasst die variable Verzögerungsschaltung erfindungsgemäß Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind, und ferner variable Kapazitäten, die zwischen den entsprechenden Logikgattern und einer geerdeten Stromquelle vorgesehen sind, verlängert den Schwingungszyklus durch Erhöhen der Kapazitätswerte der variablen Kapazitäten, wenn die Zahl von Bits erhöht ist, die auf einen ersten Wert hinweisen, und verkürzt den Schwingungszyklus durch Erniedrigen der Kapazitätswerte der variablen Kapazitäten, wenn die Zahl von Bits vermindert ist, die auf einen ersten Wert hinweisen. Durch Annehmen solch eines Aufbaus kann eine Fortpflanzungsverzögerungszeit der Logikgatter durch Steuerung der Lastkapazitäten der Logikgatter gesteuert werden.

Des Weiteren umfasst die variable Kapazität erfindungsgemäß Lastkapazitäten, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente, die mit den entsprechenden Kapazitäten in Serie verbunden sind. Jedes Schaltelement korrespondiert mit jedem Bit, das das Steuersignal bildet, in einer Beziehung eins zu eins, geht in einen nicht leitenden Zustand über, wenn ein entsprechender Bitwert der erste Wert ist, und geht in einen leitenden Zustand über, wenn er der zweite Wert ist. Mit solch einer Anordnung kann die Zahl der leitenden Schaltelemente leicht auf der Grundlage der Zahl von Bits gesteuert werden, die im Steuersignal einen ersten Wert aufweisen. Im Ergebnis kann eine Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.

Darüber hinaus umfasst die variable Verzögerungsschaltung erfindungsgemäß folgendes: Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind; variable Stromquellen, die dementsprechend zwischen den entsprechenden Logikgattern und einer Referenzspannungsquelle vorgesehen sind und obere Grenzen von Stromwerten beschränken; und eine Steuerschaltung, die die Verzögerungszeit durch Verminderung von Stromwerten verlängert, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits erhöht ist, die im Steuersignal auf den ersten Wert hinweisen, und die den Schwingungszyklus durch Erhöhung von Stromwerten verkürzt, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits vermindert ist, die im Steuersignal auf den ersten Wert hinweisen.

Ein Ausgangspotential des Logikgatters für umgekehrte Ausgaben, wie etwa ein CMOS, wird auf der Grundlage einer Ladungsmenge erfasst, die in einer parasitären Kapazität des Logikgatters geladen wurde. Deshalb kann das Steuern des Stromwerts, der durch das Logikgatter fließt, durch Verwendung der variablen Stromquelle eine Zeit steuern, die notwendig ist, damit das Ausgangspotential des Logikgatters den Schwellenwert erreicht. Demgemäß lässt die Steuerschaltung einen Strom durch, der einen oberen Grenzwert aufweist, entsprechend der Zahl von Bits, die im Steuersignal den ersten Wert aufweisen, zum Logikgatter. Im Ergebnis wird die Ladungsmenge pro Zeiteinheit konstant. Folglich ist die Ladungszeit, die erforderlich ist, bis die Ausgangsspannung den Schwellenwert erreicht, umgekehrt proportional zum oberen Grenzwert des Stroms. Die Beziehung zwischen dem oberen Grenzwert des Stroms und der Ladungszeit können jedoch linear angenähert werden, wenn er innerhalb eines festen Bereichs fällt. Deshalb kann die Gesamtverzögerungszeit aller Logikgatter durch Änderung des oberen Grenzwerts innerhalb dieses Bereichs, der diese lineare Annäherung ermöglicht, im Wesentlichen linear hinsichtlich der Änderung der Zahl von Bits, die den ersten Wert aufweisen, und durch geringfügiges Variieren einer Verzögerungszeit eines jeden Logikgatters geändert werden.

Zusätzlich umfasst die Steuerschaltung erfindungsgemäß folgendes: konstante Stromquellen, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; Schaltelemente, die mit den entsprechenden Stromquellen in Serie verbunden sind; eine Strom/Spannungsumwandlungs-Schaltung, die einen Gesamtstromwert, der durch die Schaltelemente durchgelassen wurde, in einen Vorspannungswert umwandelt; und eine Stromversorgungsvorspannungsschaltung, die die Vorspannung an die variable Stromquelle anlegt. Das Schaltelement korrespondiert mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins, geht in einen nicht leitenden Zustand über, wenn ein entsprechender Bitwert der erste Wert ist, und geht in einen leitenden Zustand über, wenn er der zweite Wert ist. Die konstante Stromquelle lässt einen Strom innerhalb der oberen Grenze durch, der im Wesentlichen linear auf eine Zunahme/Abnahme des Vorspannungswerts anspricht. Mit solch einer Anordnung ist es möglich, den Vorspannungswert, der linear mit der Zunahme/Abnahme der Zahl von Bits korrespondiert, die im Steuersignal den ersten Wert aufweisen, zu erzeugen. Im Ergebnis kann eine Beziehung zwischen der Zahl von Bits, die im Steuersignal den ersten Wert aufweisen, und dem Schwingungszyklus des Ringoszillators eine lineare Charakteristik aufweisen.

Taktgenerator

Des Weiteren ist der Taktgenerator erfindungsgemäß ein Taktgenerator, der folgendes umfasst: eine Delay-Locked-Loop-Schaltung, die eine variable Verzögerungsschaltung enthält, in der Logikgatter an einer Vielzahl von Stufen miteinander in Serie verbunden sind; und einen Verzögerungsselektor, der eine Ausgabe von irgendeinem Logikgatter als ein Verzögerungssignal auswählt und ausgibt. Die Delay-Locked-Loop-Schaltung umfasst folgendes: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt, einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Eingangssignal repräsentiert; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren. Gemäß solch einem Taktgenerator kann eine Verringerung des Stromverbrauchs, der Größe des Schaltungsmaßstabs und der Kosten durch Verwendung einer digitalgesteuerten DLL erreicht werden, die einen Schaltungsaufbau auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltungen aufweist.

Des Weiteren kann gemäß der DLL der vorliegenden Erfindung, da keine analoge Schaltung verwendet wird, speziell keine LPF verwendet wird, deren Antwortgeschwindigkeit gering ist, die Phase mit der hohen Genauigkeit in einem höheren Band synchronisiert werden.

Darüber hinaus wird gemäß der Takterzeugung der vorliegenden Erfindung bei dem Phasenvergleicher der DLL ein Voreilen und ein Nacheilen der Phase als ein Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal ohne Rücksicht auf den Phasenunterschied erfasst. Deshalb kann die Zuverlässigkeit des Phasenvergleichs verbessert werden.

Zusätzlich wird bei der vorliegenden Erfindung, da der Zähler vom Typ eines Prioritätsdecoders verwendet wird, der die Zahl von Bits, die den ersten Wert im Steuersignal repräsentieren, auf der Grundlage des Phasensignals um eins erhöht/vermindert, nur ein Wert eines Bits an einem Zeitpunkt im Steuersignal geändert. Deshalb kann die Zuverlässigkeit verbessert werden.

Des Weiteren ist erfindungsgemäß eine Verzögerungszeit eines Ausgangssignals, das vom Logikgatter an der letzten Stufe in der variablen Verzögerungsschaltung ausgegeben wird, länger, als eine maximale Verzögerungszeit eines Verzögerungssignals, das von dem Logikgatter ausgegeben wird, das vom Verzögerungsselektor ausgesucht wurde. Bei der DLL wird das Ausgangssignal, das vom Logikgatter an der letzten Stufe ausgegeben wurde, zurückgespeist und phasensynchronisiert. Deshalb wird die Genauigkeit der DLL als ein Fehler der Verzögerungszeit des Ausgangssignals bestimmt, das von der letzten Stufe ausgegeben wurde. Demgemäß wird durch Bereitstellen der Logikgatter an mehreren Stufen, als jener der Logikgatter, die zum Erzeugen der maximalen Verzögerungszeit ausreicht, die vom Taktgenerator verwendet wird, die maximale Verzögerungszeit, die tatsächlich verwendet wird, kürzer als die Verzögerungszeit des Ausgangssignals, das von der letzten Stufe ausgegeben wurde. Im Ergebnis wird der Fehler der maximalen Verzögerungszeit kleiner als der Fehler der Verzögerungszeit der letzten Stufe. Beispielsweise kann durch Bereitstellung der Logikgatter, deren Zahl mit der Verzögerungszeit korrespondiert, die das m-fache (m ist eine positive ganze Zahl) der maximalen zu verwendenden Verzögerungszeit ist, ein Fehler der maximalen zu verwendenden Verzögerungszeit auf 1/m des Fehlers der Verzögerungszeit, die von der letzten Stufe ausgegeben wird, verringert werden. Deshalb kann der Fehler verringert werden und die Praxisgenauigkeit kann verbessert werden.

Halbleitertestgerät

Des Weiteren wird erfindungsgemäß ein Halbleitertestgerät bereitgestellt, umfassend: einen Taktgenerator, der ein Verzögerungstaktsignal ausgibt, das durch Verzögerung eines Referenztaktsignals um eine festgelegte Zeit erhalten wurde; einen Mustergenerator, der ein Testmustersignal in Synchronisation mit dem Referenztaktsignal ausgibt; einen Signalformformer, der das Testmustersignal gemäß einem Bauelementprüfling formt und ein Ergebnis in den Bauelementprüfling eingibt; und einen Logikvergleicher, der ein Antwortausgabesignal des Bauelementprüflings mit dem Erwartungswertdatensignal vergleicht, wobei der Taktgenerator folgendes umfasst: eine Delay-Locked-Loop-Schaltung, die eine variable Verzögerungsschaltung enthält, in der Logikgatter an einer Vielzahl von Stufen miteinander in Serie verbunden sind; und einen Verzögerungsselektor, der eine Ausgabe von irgendeinem der Logikgatter auswählt und dieses als ein Verzögerungssignal ausgibt, wobei die Delay-Locked-Loop-Schaltung folgendes umfasst: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt, einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das auf ein Voreilen oder ein Nacheilen der Phase des Ausgangssignals zum Eingangssignal hinweist; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.

Gemäß solch einem Taktgenerator der vorliegenden Erfindung kann durch Verwendung eines digitalgesteuerten DLL, der einen Schaltungsaufbau auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltungen aufweist, eine Verringerung des Stromverbrauchs, der Größe des Schaltungsmaßstabs und der Kosten erreicht werden. Darüber hinaus kann gemäß der DLL der vorliegenden Erfindung, da keine analoge Schaltung verwendet wird, speziell keine LPF verwendet wird, deren Antwortgeschwindigkeit gering ist, die Phase mit der hohen Genauigkeit in einem höheren Band synchronisiert werden. Zusätzlich wird gemäß der Takterzeugung der vorliegenden Erfindung bei dem Phasenvergleicher der DLL ein Voreilen und ein Nacheilen der Phase als ein Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal ohne Rücksicht auf den Phasenunterschied erfasst. Deshalb kann die Zuverlässigkeit des Phasenvergleichs verbessert werden. Des Weiteren wird bei der vorliegenden Erfindung, da der Zähler vom Typ eines Prioritätsdecoders verwendet wird, der die Zahl von Bits, die den ersten Wert im Steuersignal repräsentieren, auf der Grundlage des Phasensignals um eins erhöht/vermindert, nur ein Wert eines Bits an einem Zeitpunkt im Steuersignal geändert. Deshalb kann die Zuverlässigkeit verbessert werden.

Integrierter Halbleiterschaltkreis

Des Weiteren wird erfindungsgemäß ein Integrierter Halbleiterschaltkreis bereitgestellt, umfassend: eine Vielzahl von Phasenregelkreisschaltungen, die Schwingungsfrequenzen aufweisen, die einander gleich sind; und eine Verdrahtung, die ein Referenztaktsignal, das eine niedrigere Frequenz aufweist als die Schwingungsfrequenzen, an jede Phasenregelkreisschaltung verteilt, wobei die Phasenregelkreisschaltung folgendes umfasst: einen Frequenzteiler, der ein Ausgangssignal teilt, das ein Binärsignal ist, und ein Rückkopplungssignal ausgibt, das ein Binärsignal ist; einen Phasenvergleicher, der das Rückkopplungssignal und das Referenztaktsignal empfängt, einen Wert des Rückkopplungssignals in Synchronisation mit dem Referenztaktsignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Referenztaktsignal repräsentiert; einer Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und einen Ringoszillator, der das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.

Da die Vielzahl von digitalgesteuerten PLL vorgesehen sind, die einen geringen Stromverbrauch aufweisen und in der Größe verkleinert werden können, kann gemäß dem integrierten Halbleiterschaltkreis der vorliegenden Erfindung, das Taktsignal, das eine niedrige Frequenz mit einem kleinen Laufzeitunterschied aufweist, in jede PLL eingegeben werden und der Betriebstakt, der eine hohe Frequenz aufweist, kann in jedem PLL eigenschwingend sein. Im Ergebnis ist nicht länger ein Weitergabepuffer notwendig, der Laufzeitunterschied des Taktsignals kann verringert werden und das Entwerfen kann erleichtert werden.

Kurze Beschreibung der Zeichnung
1(A) ist ein Blockdiagramm, das den Aufbau einer PLL gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt und (B) ist ein Zeitablaufdiagramm, die seinen Betrieb veranschaulicht;
2 ist ein Schaltungsdiagramm, die ein konkretes Beispiel der PLL gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
3 ist eine erläuternde Ansicht, die ein Verfahren zum Ändern von Bitwerten bei einem Steuersignal veranschaulicht;
4 ist eine erläuternd Ansicht der Verzögerungszeiteinstellung durch einen variablen Widerstand bei einem erfindungsgemäßen ersten Ausführungsbeispiel;
5 ist eine erläuternde Ansicht der Verzögerungszeiteinstellung durch eine variable Kapazität bei einem erfindungsgemäßen zweiten Ausführungsbeispiel;
Die 6(A), (B) und (C) sind erläuternde Ansichten der Hysterese eines D-Flipflops und (D) ist eine erläuternde Ansicht der Rückkopplungs-Zeitauflösung;
7 ist ein Schaltungsdiagramm eines Phasenvergleichers und eines Zählers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
8 ist ein Schaltungsdiagramm eines Phasenvergleichers und eines Zählers gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung;
9 ist ein Graph, der die Beziehung zwischen einer Phase und einer VCO-Spannung (DELAY-Spannung) bei einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
10 ist ein Schaltungsdiagramm eines Phasenvergleichers gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung;
11(A) ist ein äquivalentes Schaltungsdiagramm eines dynamischen D-Flipflops und (B) ist ein äquivalentes Schaltungsdiagramm eines allgemeinen D-Flipflops;
Die 12(A) bis (C) sind erläuternde Ansichten von Hysteresen;
13(A) ist ein Blockdiagramm, das den Aufbau einer DLL gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht, und (B) ist ein Zeitablaufdiagramm, die ihren Betrieb veranschaulicht;
14 ist ein Schaltungsdiagramm, das ein konkretes Beispiel der DLL gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
15 ist ein Blockdiagramm, das den Aufbau eines Halbleitertestgeräts gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
16 ist ein Blockdiagramm, das den Aufbau eines Taktgenerators gemäß dem siebten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
17 ist ein Blockdiagramm, das den Aufbau eines Taktgenerators gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
18 ist ein Schaltungsdiagramm, das den Aufbau eines integrierten Halbleiterschaltkreises gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
19 ist ein Schaltungsdiagramm, das den Grundaufbau eines Ringoszillators gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Die 20(A) und (B) sind Graphen, die die Änderung des durch ein Logikgatter fließenden Stroms mit der Zeit veranschaulicht;
21(A) ist ein Graph, der eine Beziehung zwischen der Zahl von Bits, die einen ersten Wert in einem Steuersignal (DA-Wert) aufweisen, und der Vorspannung zeigt, und (B) ist ein Graph, der die Beziehung zwischen einem beschränkten Stromwert und der Zeit zeigt, die für ein Ausgangspotential erforderlich ist, um einen Schwellenwert zu erreichen;
22 ist ein Schaltungsdiagramm, das ein konkretes bauliches Beispiel des Ringoszillators bei einem zehnten Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
23 ist ein Schaltungsdiagramm, das 22 folgt;
24(A) ist ein Blockdiagramm, das den Aufbau einer PLL nach dem Stand der Technik veranschaulicht, und (B) ist ein Zeitablaufdiagramm, das seinen Betrieb veranschaulicht;
25(A) ist ein Graph, das die Beziehung zwischen einer PLL-Schaltungs-Phasenvergleichsschaltung und der VCO-Spannung zeigt, und (B) ist ein Graph, der die Beziehung zwischen der VCO-Spannung und einem VCO-Eigenschwingungszyklus zeigt;
26(A) ist ein Blockdiagramm, das den Aufbau einer DLL nach dem Stand der Technik veranschaulicht, und (B) ist ein Zeitablaufdiagramm, das seinen Betrieb veranschaulicht;
27(A) ist ein Graph, das die Beziehung zwischen einer DLL-Schaltungs-Phasenvergleichsschaltung und der DELAY-Spannung zeigt, und (B) ist ein Graph, der die Beziehung zwischen der DELAY-Spannung und einer Verzögerungszeit zeigt; und
28 ist ein Graph, der die Beziehung zwischen der tatsächlichen PLL-Schaltungsphase (DLL-Schaltungsphase) und der VCO-Spannung (DELAY-Spannung) zeigt.
Bester Ausführungsmodus für die Erfindung
Um die vorliegende detaillierter zu erläutern, werden die erfindungsgemäßen Ausführungsbeispiele im Folgenden unter Bezugnahme auf die beigefügte Zeichnung beschrieben werden.
Erstes Ausführungsbeispiel
Zuerst wird ein Beispiel einer erfindungsgemäßen Phasenregelkreisschaltung (PLL) als ein erstes Ausführungsbeispiel beschrieben werden.
Wie es in 1(A) gezeigt ist, umfasst eine PLL gemäß dem ersten Ausführungsbeispiel einen Phasenvergleicher 1, einen Zähler 2, einen Ringoszillator 3 und einen Frequenzteiler 4. Des Weiteren wird bei der PLL ein Ausgangssignal (Ausgangssignalform) als ein Binärsignal des Ringoszillators 3 durch den Frequenzteiler 4 geteilt und als ein Rückkopplungssignal in den Phasenvergleicher 1 als ein Binärsignal eingespeist, das „H" oder „L" ist.
In den Phasenvergleicher 1 wird ein Eingangssignal (Eingangssignalform) zusammen mit dem Rückkopplungssignal eingespeist. Dann erfasst der Phasenvergleicher 1 einen Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal. Bei diesem Ausführungsbeispiel, wie es in 1(B) gezeigt ist, tastet der Phasenvergleicher 1 den Wert des Rückkopplungssignals mit dem Timing der Impulshinterkante des Eingangssignals ab.
Anschließend gibt der Phasenvergleicher 1 ein Erfassungsergebnis als ein Phasensignal aus, das eine Voreilung oder eine Nacheilung einer Phase des Rückkopplungssignals zum Eingangssignal repräsentiert. Bei dem in 1(B) gezeigten Beispiel wird bei den ersten beiden Abtastungen „H" erfasst, das eine Nacheilung der Phase repräsentiert, und bei den verbleibenden drei Abtastungen wird „L" erfasst, das eine Voreilung der Phase repräsentiert. Das heißt, der Wert des Rückkopplungssignals als das Erfassungsergebnis wird als ein Phasensignal benutzt, das je nachdem ein Voreilen oder ein Nacheilen der Phase repräsentiert.
Dann wird der abgetastete Wert bis zum nächsten Abtastzeitpunkt festgehalten. Beim in 1(B) gezeigten Beispiel behält das Phasensignal (b), das vom Phasenvergleicher 1 ausgegeben wird, „H" bei, bis das dritte Abtasten ausgeführt wird, und hält nach dem dritten Abtasten „L" bei. Des Weiteren wird das Phasensignal, das vom Phasenvergleicher 1 ausgegeben wird, in den Zähler 2 eingegeben.
Es gilt zu beachten, dass das Abtasten bei diesem Ausführungsbeispiel mit dem Timing der Impulshinterkante des Eingangssignals ausgeführt wird, aber das Abtasten kann beispielsweise mit dem Timing der Impulsvorderkante des Eingangssignals ausgeführt werden. In diesem Fall wird der Erfassungswert, der eine Voreilung der Phase repräsentiert, „H" und der Erfassungswert, der eine Nacheilung der Phase repräsentiert, wird „L".
Der Zähler 2 gibt ein Steuersignal aus, das aus einer Vielzahl von Bits gebildet wird. Jedes Bit weist auf „H" oder „L" hin. Der Zähler 2 weist die Funktion eines Prioritätscodierers auf und jeder Bitwert des Steuersignals wird unter Verwendung des Phasensignals gesteuert.
Das heißt, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, führt der Zähler 2 eine Additionsmessung (INC) durch, um die Zahl von Bits, die im Steuersignal „H" repräsentieren, um eins zu erhöhen. In diesem Fall wird die Zahl der Bits, die „L" repräsentieren, um eins vermindert. Andererseits, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert, führt der Zähler 2 eine Subtraktionsmessung (DEC) durch, um die Zahl von Bits, die im Steuersignal „H" repräsentieren, um eins zu vermindern. In diesem Fall wird die Zahl der Bits, die „L" repräsentieren, um eins erhöht. Dann wird das Steuersignal in den Ringoszillator 3 eingegeben.
Der Ringoszillator 3 empfängt das Steuersignal und gibt ein Ausgabesignal aus. Darüber hinaus erniedrigt der Ringoszillator die Eigenschwingungsfrequenz, wenn die Zahl der Bits, die im Steuersignal „H" repräsentieren, groß ist und die Zahl der Bits, die „L" repräsentieren, klein ist. Das heißt, er verlängert den Schwingungszyklus des Ausgangssignals.
Andererseits steigert der Ringoszillator 3 die Eigenschwingungsfrequenz, wenn die Zahl der Bits, die im Steuersignal „H" repräsentieren, klein ist und die Zahl der Bits, die „L" repräsentieren, groß ist. Das heißt, er verkürzt den Schwingungszyklus des Ausgangssignals.
Ein weiteres konkretes bauliches Beispiel der erfindungsgemäßen PLL wird nun unter Bezugnahme auf 2 beschrieben.
Beim erfindungsgemäßen Phasenvergleicher 1 kann es ausreichen, lediglich das Voreilen oder das Nacheilen der Phase zu erfassen, und die Größenordnung des Phasenunterschieds muss nicht erfasst werden. Deshalb kann der Phasenvergleicher 1 einen einfachen Ausbau aufweisen, wie ein D-Flipflop (D-FF) 10. Das D-FF 10 kann verwendet werden, um leicht den Wert des Rückkopplungssignals („H" oder „L") in Synchronisation mit dem Eingangssignal zu erfassen und ihn festzuhalten. Zusätzlich kann eine Ausgabe vom D-FF 10 in den Zähler 2 als ein Phasensignal eingegeben werden.
Der Zähler 2 umfasst Flipflops 21 (21-1 bis 21-39) an 39 Stufen, was gleich der Zahl von Bits im Steuersignal ist, und Selektoren 22 (22-1 bis 22-39) an 39 Stufen. Jedes Flipflop 21 gibt Bitwerte q1 bis q39 aus, die einer nach dem anderen das Steuersignal ausbauen sollen. Des Weiteren korrespondiert jeder Selektor 22 mit jedem Flipflop 21 in einer Beziehung eins zu eins und wählt ein Signal aus, das in ein korrespondierendes Flipflop 21 eingegeben werden soll.
Es gilt zu beachten, dass bei diesem Ausführungsbeispiel ein Beispiel erläutert werden wird, bei dem das Steuersignal aus 39 Bits gebildet wird, aber die Zahl von Bits im Steuersignal ist nicht darauf beschränkt.
Wenn das Phasensignal „H" ist, das ein Nacheilen der Phase repräsentiert, wählt jeder Selektor 22 einen Ausgangswert des Flipflops 21 an der vorhergehenden Stufe aus und gibt ihn in ein korrespondierendes Flipflop 21 ein. Beispielsweise wählt der Selektor 22-2 an der zweiten Stufe einen Ausgangswert des Flipflops 21-3 an der dritten Stufe aus und gibt ihn in das Flipflop 21-2 an der zweiten Stufe ein.
Andererseits, wenn das Phasensignal „L" ist, das ein Voreilen der Phase repräsentiert, wählt jeder Selektor einen Ausgangswert des Flipflops an der nächsten Stufe aus und gibt ihn in ein korrespondierendes Flipflop ein. Beispielsweise wählt der Selektor 22-2 an der zweiten Stufe einen Ausgangswert des Flipflops 21-1 an der ersten Stufe aus und gibt ihn in das Flipflop 21-2 an der zweiten Stufe ein.
Der Selektor 22-1 an der ersten Stufe jedoch gibt „H", was ein erster Wert ist, in den Flipflop 21-1 an der ersten Stufe als den Ausgangswert des Flipflops an der vorherigen Stufe ein. Des Weiteren gibt der Selektor 22-39 an der letzten Stufe (39. Stufe) „L", was ein zweiter Wert ist, in den Flipflop 21-39 an der letzten Stufe als den Ausgangswert des Flipflops an der nächsten Stufe ein.
Im Ergebnis wird die Zahl der Bits, die im Steuersignal „H" repräsentieren, um eins erhöht, wenn das Phasensignal „H" ist, und andererseits wird die Zahl der Bits, die „L" im Steuersignal repräsentieren, um eins verringert, wenn das Phasensignal "L" ist.
Hier zeigt 3 ein Beispiel, bei dem die Zahl von Bits, die im Steuersignal „H" repräsentieren, auf der Grundlage eines Wertes des Phasensignals erhöht/vermindert wird. 3 korrespondiert mit dem Zeitablaufdiagramm von 1(B). Es gilt zu beachten, dass in 3 „H" als „1" repräsentiert wird und „L" als „0" repräsentiert wird.
Bei dem Beispiel, das in 3 gezeigten ist, wird vorausgesetzt, dass die Werte der führenden vier Werte „1" sind und die entsprechenden verbleibenden Bits „0" sind. Deshalb ist die Zahl der Bits, die im Steuersignal „1" aufweisen „4" ist.
Dann ist der Wert des erfassten Phasensignals (phflag), wie es in 1(B) gezeigt ist, beim ersten Abtasten „H". Deshalb wird die Zahl der Bits, die „1" im Steuersignal repräsentieren, um eins vermindert. Das heißt, der Bitwert des vierten Bits von der ersten Stelle ab wird von „1" auf „0" geändert. Bei dieser Gelegenheit werden die Werte der entsprechenden anderen Werte nicht geändert. Deshalb sind lediglich die Werte der führenden drei Bits „1". Es gilt zu beachten, dass die geänderten Bits in 3 mit einer dicken Linie umrandet sind.
Dann ist der Wert des erfassten Phasensignals beim zweiten Abtasten gleichfalls „H". Deshalb wird die Zahl der Bits, die „1" im Steuersignal repräsentieren, weiter um eins vermindert. Das heißt, der Bitwert des dritten Bits von der ersten Stelle ab wird neuerlich von „1" auf „0" geändert. Bei dieser Gelegenheit werden die Werte der entsprechenden anderen Werte nicht geändert. Deshalb sind lediglich die Werte der führenden zwei Bits „1 ".
Anschließend ist der Wert des erfassten Phasensignals beim dritten Abtasten „L". Deshalb wird die Zahl der Bits, die „1" im Steuersignal repräsentieren, um eins erhöht. Das heißt, der Bitwert des dritten Bits von der ersten Stelle ab wird von „0" auf „1" geändert. Bei dieser Gelegenheit werden die Werte der entsprechenden anderen Werte nicht geändert. Deshalb sind lediglich die Werte der führenden drei Bits „1".
Dann ist der Wert des erfassten Phasensignals beim vierten Abtasten gleichfalls „L". Deshalb wird die Zahl der Bits, die „1" im Steuersignal repräsentieren, weiter um eins erhöht. Das heißt, der Bitwert des dritten Bits von der ersten Stelle ab wird neuerlich von „0" auf „1" geändert. Bei dieser Gelegenheit werden die Werte der entsprechenden anderen Werte nicht geändert. Deshalb sind lediglich die Werte der führenden vier Bits „1 ".
Dann ist der Wert des erfassten Phasensignals beim fünften Abtasten gleichfalls „L". Deshalb wird die Zahl der Bits, die „1" im Steuersignal repräsentieren, weiter um eins erhöht. Das heißt, der Bitwert des dritten Bits von der ersten Stelle ab wird neuerlich von „0" auf „1" geändert. Bei dieser Gelegenheit werden die Werte der entsprechenden anderen Werte nicht geändert. Deshalb sind lediglich die Werte der führenden fünf Bits „1".
Danach werden die Bitwerte im Steuersignal gleicherweise einer nach dem anderen in Übereinstimung mit dem Wert des Phasensignals geändert. Der Zähler 2 fungiert auf diese Art und Weise als ein Prioritätscodierer.
Dann wird das Steuersignal, das im Zähler 2 erzeugt wurde, in den Ringoszillator 3 eingegeben.
Es gilt zu beachten, dass der Zähler 2 bei diesem Ausführungsbeispiel ein Zähler vom Prioritätscodierertyp ist, der die Zahl von Bits, die im Steuersignal „H" repräsentieren gemäß dem Phasensignal um eins erhöht/vermindert und daher wird zu einem Zeitpunkt nur der Wert eines Bits im Steuersignal verändert. Deshalb kann die Zuverlässigkeit verbessert werden.
Der Ringoszillator 3 ist so konfiguriert, dass Logikgatter für umgekehrte Ausgaben an die ungeradzahligen Stufen in Serie verbunden werden und er eine Ausgabe von der letzten Stufe in die erste Stufe eingibt. Bei diesem Ausführungsbeispiel umfasst das Logikgatter an jeder Stufe eine NICHT-Schaltung 30 eines CMOS-Schaltkreises.
Darüber hinaus sind beim Ringoszillator 3 gemäß diesem Ausführungsbeispiel variable Widerstände 31 zwischen der NICHT-Schaltung 30 und den Stromversorgungs-Spannungsquellen Vdd und Vss vorgesehen. Der variable Widerstand 31 umfasst Widerstände, deren Zahl gleich der Zahl der Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente, die mit den entsprechenden Widerständen in Serie verbunden sind. Hier ist ein Transistor als das Schaltelement vorgesehen und der Betriebswiderstand des Transistors wird als der Widerstand benutzt.
Zusätzlich korrespondiert jeder Transistor in einer Beziehung eins zu eins mit jedem Bitwert, der das Steuersignal aufbaut. Das heißt, jeder Bitwert im Steuersignal wird an eine Gateelektrode des Transistors angelegt. Im Ergebnis wird ein leitender Zustand erreicht, wenn ein korrespondierender Bitwert „L" ist, und es wird ein nicht leitender Zustand erreicht, wenn er „N" ist.
Es wird jedoch ein umgekehrter Bitwert des Steuersignals in die Gateelektrode eines jeden Transistors eingegeben, der zwischen der NICHT-Schaltung und der Stromversorgungsspannung Vdd vorgesehen ist.
Es gilt zu beachten, dass die Verdrahtungen, um jedes Bitsignal im Steuersignal von jedem Flipflop des Zählers 2 an die Gateelektrode eines jeden Transistors im Ringoszillator 3 zu führen, in 2 weggelassen sind.
Mit solch einem Aufbau kann die Zahl der Schaltelemente im leitenden Zustand leicht auf der Grundlage der Bits gesteuert werden, die im Steuersignal „H" repräsentieren. Wie es in 4 durch die Kurvenlinie I angezeigt ist, wird des Weiteren der Widerstandswert des variablen Widerstands, der aus den Transistoren gebildet wird, die miteinander parallel verbunden sind, erniedrigt, wenn die Zahl der leitenden Transistoren unter den Transistoren gesteigert wird. Deshalb kann eine Verzögerungszeit des Logikgatters leicht durch Steuerung des Betriebswiderstands des variablen Widerstands gesteuert werden.
Im Ergebnis wird der Wert des variablen Widerstands erhöht und der Schwingungszyklus wird verlängert, wenn die Zahl der Bits vergrößert wird, die „H" als den ersten Wert im Steuersignal repräsentieren, und der Widerstandswert des variablen Widerstands wird vermindert und der Schwingungszyklus wird verkürzt, wenn die Zahl der Bits vermindert wird, die im Steuersignal „H" repräsentieren.
Wie es oben beschrieben ist, kann gemäß der digitalgesteuerten PLL dieses Ausführungsbeispiels durch Bereitstellen des Schaltungsaufbaus auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltkreisen eine Verringerung des Stromverbrauchs, der Größe des Schaltkreismaßstabs und der Kosten erreicht werden.
Des Weiteren kann gemäß der digitalgesteuerten PLL dieses Ausführungsbeispiels, da kein analoger Schaltkreis verwendet wird, dessen Antwortgeschwindigkeit gering ist, speziell kein LPF verwendet wird, die Phase mit hoher Genauigkeit in einem höheren Band synchronisiert werden. Deshalb kann ein Lock-Loop-Band verbessert werden.
Zweites Ausführungsbeispiel
Ein anderes Beispiel der erfindungsgemäßen PLL wird nun als ein zweites Ausführungsbeispiel unter Bezugnahme auf 5 beschrieben.
Beim zweiten Ausführungsbeispiel sind die entsprechenden Baukomponenten mit Ausnahme des Ringoszillators 3 die gleichen wie jene beim oben beschriebenen ersten Ausführungsbeispiel, deshalb wird ihre Erläuterung weggelassen.
Der Ringoszillator 3 gemäß dem zweiten Ausführungsbeispiel umfasst NICHT-Schaltungen 30, die an mehreren Stufen in Serie verbunden sind, wie beim ersten Ausführungsbeispiel. Darüber hinaus umfasst er variable Kapazitäten 32, die zwischen den entsprechenden NICHT-Schaltungen 30 und einer geerdeten Spannungsquelle vorgesehen sind.
Zusätzlich umfassen die entsprechenden Kapazitäten 32 Lastkapazitäten 322, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente 321, die mit den entsprechenden Lastkapazitäten 322 in Serie verbunden sind.
Hier wird die Gatekapazität des Transistors als die Lastkapazität benutzt. Des Weiteren ist ein Transfergate als Schaltelement vorgesehen. Darüber hinaus korrespondiert jedes Transfergate mit jedem Bitwert, der das Steuersignal aufbaut, in einer Beziehung eins zu eins. Das heißt, jeder Bitwert im Steuersignal wird an die Gateelektrode des Transfergates angelegt. Im Ergebnis wird ein leitender Zustand (ON) erreicht, wenn ein entsprechender Bitwert „H" ist, und es wird ein nicht leitender Zustand (OFF) erreicht, wenn er „L" ist.
Deshalb wird, wenn die Zahl von Bits, die im Steuersignal „H" repräsentieren, gesteigert wird, der Kapazitätswert der variablen Kapazität 32 erhöht und der Schwingungszyklus des Ringoszillators 3 wird verlängert. Andererseits wird, wenn die Zahl von Bits, die im Steuersignal „H" repräsentieren, vermindert wird, der Kapazitätswert der variablen Kapazität 32 vermindert und der Schwingungszyklus des Ringoszillators 3 wird verkürzt.
Mit solch einer Anordnung kann die Zahl der leitenden Schaltelemente leicht auf der Grundlage der Bits gesteuert werden, die „H" im Steuersignalrepräsentieren. Wie es in 4 durch die Kurvenlinie II angezeigt ist, werden zusätzlich die Kapazitätswerte der variablen Kapazitäten, die die Lastkapazitäten umfassen, die miteinander in Reihe verbunden sind, hoch, wenn die Zahl der leitenden Transfergates unter allen Transfergates gesteigert wird. Deshalb kann die Fortpflanzungsverzögerungszeit der Logikgatter leicht durch Steuerung der Lastkapazitäten gesteuert werden.
Drittes Ausführungsbeispiel
Noch ein anderes Beispiel der erfindungsgemäßen PLL wird nun als drittes Ausführungsbeispiel beschrieben werden.
Wie das oben beschriebene erste und zweite Ausführungsbeispiel kann die digitalgesteuerte PLL im Vergleich zu einer herkömmlichen analoggesteuerten PLL die erforderliche Zyklustaktzahl vermindern, nachdem ein Synchronisierungsziel durchlaufen wurde, bis eine Rückkopplung angewandt wird. Im Ergebnis kann ein Loop-Lock-Band vergrößert werden.
Währenddessen muss in manchen Fällen bei einem D-Flipflop, wie es in 6(A) gezeigt ist, an einem Zeitpunkt zur Erfassung eines Grenzsignals der Phasenunterschied, wenn ein Ausgangswert von „H" zu „L" umgeschaltet wird, wie es in 6(B) gezeigt ist, nicht notwendigerweise gleich dem Phasenunterschied sein, wenn der Ausgangswert von „L" zu „H" umgeschaltet wird.
In solch einem Fall kann, wie es in 6(C) gezeigt ist, eine Hysterese erzeugt werden, so dass sich ein Phasenunterschied zwischen einem Rückkopplungssignal, wie etwa einem Datensignal, und einem Eingangssignal, wie einem Taktsignal, in Abhängigkeit von einer Änderungsrichtung eines Ausgangswerts des D-Flipflops unterscheidet. Wenn die Zeitauflösung der variablen Verzögerungsschaltung kleiner ist als die Breite dieser Hysterese, kann insbesondere ein Nacheilen entsprechend mehrerer Zyklen auftreten, um über die Breite der Hysterese hinaus zu gehen.
Des Weiteren kann infolge der metastabilen Eigenschaften des D-Flipflops für eine Abklingzeitdauer oder eine Schreibdauer ein Nacheilen mit dem nächsten Takt erzeugt werden.
Wenn diese Nacheilungen erzeugt werden, wird die Zeit lang, die notwendig ist, bis die Rückkopplung ausgeführt wird, nachdem eine Schwingungsfrequenz ein Synchronisierungsziel überschreitet, wie es in 6(D) gezeigt ist. Im Ergebnis wird die Genauigkeit der Phasensynchronisierung verringert, was ein Hindernis für eine Vergrößerung des Bandes sein kann.
Daher umfasst der Phasenvergleicher 1 beim dritten Ausführungsbeispiel, wie es in 7 gezeigt ist, ein erstes D-Flipflop (erstes D-FF) 11, ein zweites D-Flipflop (zweites D-FF) 12, ein erstes variables Verzögerungselement 13 und ein zweites variables Verzögerungselement 14.
Das erste D-FF 11 erfasst „H" des Rückkopplungssignals. Dann stellt das erste variable Verzögerungselement 13 ein Eingangssignal, das in das erste D-FF 11 eingegeben werden soll, durch einen Betrag entsprechend dem Umschaltphasenunterschied eines Ausgangswerts des ersten D-FF 11 ein. Andererseits erfasst das zweite D-FF 12 „L" des Rückkopplungssignals. Des Weiteren stellt das zweite variable Verzögerungselement 14 ein Eingangssignal, das in das zweite D-FF 12 eingegeben werden soll, durch einen Betrag entsprechend dem Umschaltphasenunterschied eines Ausgangswerts des zweiten D-FF 12 ein.
Durch Auslöschen des Umschaltphasenunterschieds des ersten D-FF 11 durch Verwendung des ersten variablen Verzögerungselements 13 und Auslöschen des Umschaltphasenunterschieds des zweiten D-FF 11 durch Verwendung des zweiten variablen Verzögerungselements 14 auf diese An und Weise kann die Hysterese des D-FF vermindert werden. Im Ergebnis kann die Zeit, die erforderlich ist, um eine Phase zu synchronisieren, verkürzt werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.
Es gilt zu beachten, dass die Aufbauten des Phasenvergleichers 1 und des Zählers 2, die im dritten Ausführungsbeispiel beschrieben wurden, vorzugsweise in der erfindungsgemäßen Delay-Locked-Loop-Schaltung verwendet werden können.
Viertes Ausführungsbeispiel
Noch ein anderes Beispiel der erfindungsgemäßen PLL wird nun als viertes Ausführungsbeispiel unter Bezugnahme auf 8 beschrieben.
Beim Phasenvergleicher 1, der in 8 gezeigt ist, ist zusätzlich zum Aufbau des Phasenvergleichers in einem oben erwähnten dritten Ausführungsbeispiel eine UND-Schaltung 15 vorgesehen. In diese UND-Schaltung 15 werden umgekehrte Ausgaben vom ersten D-FF 11 und vom zweiten D-FF 12 eingegeben. Wenn durch das erste D-Flipflop 11 kein Nacheilen der Phase erfasst wird und auch durch das zweite D-Flipflop 12 kein Voreilen der Phase erfasst wird, gibt die UND-Schaltung 15 ein Phasensignal t aus, das auf eine Koinzidenz der Phase zwischen dem Rückkopplungssignal und dem Eingangssignal hinweist.
Es ist in diesem Fall übrigens gut genug, wenn ein Wenig eine Phasenbreite vorhanden ist, die einen Unterschied zwischen dem Umschaltphasenunterschied des Ausgangswerts des ersten D-Flipflops 11 und des Umschaltphasenunterschied des Ausgangswerts des zweiten D-Flipflops 12 ist, d. h. eine Hysteresebreite des Phasenvergleichers 1 durch Verwendung des ersten und des zweiten Verzögerungselements 13 und 14 des Phasenvergleichers 1. Darüber hinaus wird, wenn der Phasenunterschied zwischen dem Rückkopplungssignal und dem Eingangssignal kleiner ist als diese Hysteresebreite das Phasensignal t ausgegeben, das auf eine Koinzidenz der Phase hinweist.
In diesem Fall wird die Beziehung zwischen der Phase und der VCO-Spannung (DELAY-Spannung) beispielsweise durch eine Kurvenlinie IV in einem in 9 gezeigten Graphen repräsentiert. Es ist wünschenswert, diese Hysteresebreite durch einen Betrag entsprechend der Verzögerungsauflösung eines VCO und dergleichen einzustellen oder sie beispielsweise durch Verwendung des ersten und des zweiten variablen Verzögerungselements 13 und 14 so einzustellen, dass sie ein ungefährer Jitterbetrag des Taktsignals ist.
Außerdem weist der Zähler 2 bei diesem Ausführungsbeispiel zusätzlich zum Aufbau des Zählers 2 im ersten Ausführungsbeispiel, das in 2 gezeigt ist, einen Aufbau auf, bei dem ein Ausgangswert eines korrespondierenden Flipflops selbst ausgesucht und in einen korrespondierenden Flipflop eingegeben wird, wenn das Phasensignal, das vom Phasenvergleicher 1 ausgegeben wurde, einen Wert aufweist, der auf eine Koinzidenz der Phase hinweist. Im Ergebnis kann beim Zähler vom Prioritätsdecodertyp das Auftreten eines Überlaufs unterdrückt werden.
Übrigens wird es auch bevorzugt, den Aufbau des Phasenvergleichers 1 und des Zählers 2, beschrieben beim dritten Ausführungsbeispiel, für die erfindungsgemäße Delay-Locked-Loop-Schaltung zu verwenden.
Fünftes Ausführungsbeispiel
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen PLL wird nun als fünftes Ausführungsbeispiel beschrieben.
Wie es in 10 gezeigt ist, umfasst der Phasenvergleicher gemäß dem fünften Ausführungsbeispiel ein dynamisches D-FF 16 und ein allgemeines statisches D-FF 17, das in einer untergeordneten Art und Weise verbunden ist. Das dynamische D-FF 16 empfängt ein Ausgangstaktsignal (Rückkopplungssignal) und dieses Signal wird durch ein Eingangstaktsignal festgehalten. Des Weiteren empfängt das statische D-FF 17 eine Ausgabe vom dynamischen D-FF 16 und dieses Signal wird durch ein Eingangstaktsignal festgehalten.
Des Weiteren werden Laufzeitunterschiede des Ausgangstaktsignals und des Eingangstaktsignals durch Verwendung variabler Verzögerungskapazitäten VD1 und VD2 eingestellt. Darüber hinaus wird bei der Schaltung des Phasenvergleichers 1, die in 10 gezeigt ist, eine Stromversorgungsspannung VDD an einen Eingangsanschluss einer NAND-Schaltung angelegt.
Zusätzlich ist bei diesem Ausführungsbeispiel ein T-Flag vorgesehen, um Störungen zu vermeiden, auch wenn Werte des Ausgangssignals vom Phasenvergleicher 1 den gleichen Pegel annehmen. Wenn jedoch die Pegel sowohl eines Ausgangssignals „u" als auch eines umgekehrten Ausgangssignals „d" vom D-FF 17 „H" werden, führt der Zähler 2 vorrangig ein Aufwärtszählen durch. Auf diese Weise wird das T-Flag bereitgestellt, auf einen Fall zielend, bei dem diese Pegel „L" werden. Umgekehrte Signale, die erhalten aus dem Ausgangssignal „u" und dem umgekehrten Ausgangssignal „d" erhalten werden, werden demgemäß in die UND-Schaltung 15 eingegeben. Des Weiteren gibt die UND-Schaltung 15 ein Ausgangssignal „t" an den Zähler 2 aus.
Hier zeigen die 11(A) und (B) äquivalente Schaltungen des dynamischen D-FF 16 bzw. des regulären statischen D-FF l7.
Wie es in 11(A) gezeigt ist, umfasst die äquivalente Schaltung des dynamischen D-FF 16 dynamische Latch-Schaltungen 71 und 72 an zwei Stufen, die miteinander in Serie verbunden sind. Die dynamischen Latch-Schaltungen 71 und 72 an den entsprechenden Stufen umfassen analoge Schalter 301 und 302, von denen jeder aus einem CMOS-Transistor und Kondensatoren besteht.
Ein Eingangstaktsignal CKO und ein umgekehrtes Eingangstaktsignal XCKO werden an den Gateanschluss eines jeden CMOS-Schaltkreises 301 und 302 angelegt.
Hier bedeutet der Kondensator beispielsweise eine Summe von Gatekapazitäten der NICHT-Schaltungen 201 und 202, die die dynamischen Latch-Schaltungen 71 und 72 an den entsprechenden stufen aufbauen, und eine parasitäre Kapazität oder dergleichen, die zwischen einer Signalverdrahtung und einem Substrat erzeugt wird.
Im Gegensatz dazu umfasst die äquivalente Schaltung des äquivalenten statischen D-FF 17 Latch-Schaltungen 81 und 82 an zwei Stufen, die miteinander in Serie verbunden sind, wie es in 11(B) gezeigt ist. Die Latch-Schaltungen 81 und 82 an den entsprechenden Stufen umfassen analoge Schalter 301 bis 304, von denen jeder aus einem CMOS-Transistor gebildet wird, und Nicht-Schaltungen 201 bis 205.
Eine Ausgabe von der Latch-Schaltung 81 an einer vorderen Stufe wird durch eine Schleifenschaltung L1 festgehalten, die die NICHT-Schaltung 201, die NICHT-Schaltung 203 und den CMOS-Transistor 303 umfasst. Des Weiteren wird eine Ausgabe von der Latch-Schaltung 82 an der hinteren Stufe durch eine Schleifenschaltung L2 festgehalten, die die NICHT-Schaltung 204, die NICHT-Schaltung 205 und den CMOS-Transistor 304 umfasst.
Die Hysterese des Phasenvergleichers 1 bei einem fünften Ausführungsbeispiel wird nun unter Bezugnahme auf 12 beschrieben.
Das dynamische D-FF 16 weist keine Schleifenschaltung auf. Deshalb wird bei dem dynamischen D-FF 16, wenn elektrische Ladungen nicht ausreichend aufgeladen werden, ein Pegel des Logikausgangs ein mittlerer Pegel zwischen dem „H"-Pegel und dem „L"-Pegel. Wenn der Wert eines Abtastungshalts ein mittlerer Wert wird, ist der Betrieb der NICHT-Schaltung mangelhaft. Wie es durch die Kurvenlinie I angezeigt wird, wird deshalb auch eine Latchausgabe ein mittlerer Pegel zwischen den logischen Pegeln H und L an einem Teil, wo ein Phasenunterschied zwischen dem Ausgangstaktsignal (DAT) und dem Eingangstaktsignal (CK) nahe bei Null ist. Eine Phasenbreite, die den mittleren Pegel liefert, ist jedoch sehr schmal.
Nun werden die Eigenschaften des allgemeinen statischen D-FF durch eine Kurvenlinie II in 12(B) angezeigt.
Da der allgemeine statische D-FF eine Vorwärts-Rückkopplungs-Verstärkung liefert, wird eine Hysterese infolge einer Beziehung mit einem Schwellenpotential oder eines vorher festgehaltenen Pegels im Fall des mittleren Pegels erzeugt.
Demgemäß werden die Eigenschaften des statischen D-FF, wenn eine Ausgabe vom statischen D-FF in den statischen D-FF eingegeben wird, durch eine Kurvenlinie III in 12(C) angezeigt.
Wenn eine logische Ausgabe vom dynamischen D-FF an der vorderen Stufe auf einem erfassten Pegel „H" oder „L" ist, wird dieser Pegel unter diesen Umständen zum statischen D-FF an der vorderen Stufe fortgepflanzt. Im Gegensatz dazu, wenn eine logische Ausgabe vom dynamischen D-FF an der vorderen Stufe auf dem mittleren Pegel ist, wird die Hysterese infolge der Vorwärts-Rückkopplungs-Verstärkung des statischen D-FF erzeugt.
Da jedoch die Breite dieser Hysterese solch eine Breite ist, dass die logische Ausgabe vom statischen D-FF an der vorderen Stufe der mittlere Pegel wird, ist er sehr schmal, wie es durch die Kurvenlinie III angezeigt wird.
Es gilt zu beachten, dass ein Teil der Kurvenlinie III an einer vertikalen Achse im Graph von 12(c) übereinander liegen, da die Hysteresebreite sehr schmal ist.
Durch Verbindung des dynamischen D-FF 16 mit dem statischen D-FF 17 in der untergeordneten Art und Weise wie oben beschrieben, kann die Hysteresebreite der logischen Ausgabe vom Phasenvergleicher 1 schmal sein. Deshalb ist es möglich, die Wahrscheinlichkeit zu verringern, dass Werte des Ausgangssignals „u" und des umgekehrten Ausgangssignals „d", das in den Zähler 2 eingegeben wird, vom Phasenvergleicher 1 der gleiche Pegel oder der mittlere Pegel wird. Im Ergebnis kann die Zeit, die erforderlich ist, um die Phase zu synchronisieren, verkürzt werden und es ist möglich, mit einem höheren Frequenzband fertig zu werden.
Übrigens wird es bevorzugt, den Aufbau des Phasenvergleichers 1, der beim fünften Ausführungsbeispiel beschrieben wurde, für die erfindungsgemäße Delay-Locked-Loop-Schaltung verwendet wird.
Sechstes Ausführungsbeispiel
Ein Beispiel der erfindungsgemäßen DLL wird nun als sechstes Ausführungsbeispiel beschrieben.
Wie es in 13(A) gezeigt ist, umfasst eine DLL gemäß dem sechsten Ausführungsbeispiel einen Phasenvergleicher 1, einen Zähler 2 und eine variable Verzögerungsschaltung (DELAY) 5.
Des Weiteren werden ein Eingangssignal und ein Ausgangssignal von der variablen Verzögerungsschaltung 5 in den Phasenvergleicher 1 eingegeben. Dieses Ausgangssignal nimmt einen Wert „H" oder „L" an. Der Phasenvergleicher 1 erfasst den Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal. Bei diesem Ausführungsbeispiel tastet der Phasenvergleicher 1, wie es in 13 gezeigt ist, den Wert des Rückkopplungssignals mit dem Timing der Impulshinterkante des Eingangssignals ab.
Dann gibt der Phasenvergleicher 1 ein Erfassungsergebnis als ein Phasensignal aus, das auf eine Voreilung oder eine Nacheilung einer Phase des Ausgangssignals zum Eingangssignal hinweist. Bei dem in 13(B) gezeigten Beispiel wird bei den ersten beiden Abtastungen „H" erfasst und bei den verbleibenden drei Abtastungen wird „L" erfasst. Das heißt, der Wert des Ausgangssignals als das Erfassungsergebnis wird als ein Phasensignal benutzt, das je nachdem auf ein Voreilen oder ein Nacheilen der Phase hinweist.
Des Weiteren wird der abgetastete Wert bis zum nächsten Abtastzeitpunkt festgehalten. Beim in 13(B) gezeigten Beispiel behält das Phasensignal (b), das vom Phasenvergleicher 1 ausgegeben wird, „H" bei, bis das dritte Abtasten ausgeführt wird, und hält nach dem dritten Abtasten „L" bei. Darüber hinaus wird das Phasensignal, das vom Phasenvergleicher 1 ausgegeben wird, in den Zähler 2 eingegeben.
Es gilt zu beachten, dass das Abtasten bei diesem Ausführungsbeispiel mit dem Timing der Impulshinterkante des Eingangssignals ausgeführt wird, aber das Abtasten kann beispielsweise mit dem Timing der Impulsvorderkante des Eingangssignals ausgeführt werden.
Der Zähler 2 gibt ein Steuersignal aus, das aus einer Vielzahl von Bits gebildet wird. Jedes Bit repräsentiert „H" oder „L". Der Zähler 2 weist die Funktion eines Prioritätscodierers auf und jeder Bitwert des Steuersignals wird unter Verwendung des Phasensignals gesteuert.
Das heißt, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, führt der Zähler 2 eine Additionsmessung (INC) durch, um die Zahl von Bits, die im Steuersignal „H" repräsentieren, um eins zu erhöhen. In diesem Fall wird die Zahl der Bits, die „L" repräsentieren, um eins vermindert. Andererseits, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert, führt der Zähler 2 eine Subtraktionsmessung (DEC) durch, um die Zahl von Bits, die im Steuersignal „H" repräsentieren, um eins zu vermindern. In diesem Fall wird die Zahl der Bits, die „L" repräsentieren, um eins erhöht.
Dann wird das Steuersignal in die Verzögerungsschaltung 5 eingegeben.
Es gilt zu beachten, dass der erste Wert bei diesem Ausführungsbeispiel „H" ist und der zweite Wert „L" ist, der erste Wert kann aber auch „L" sein und der zweite kann „H" sein.
Des Weiteren empfängt die variable Verzögerungsschaltung 5 das Steuersignal und das Eingangssignal und gibt ein Ausgangssignal aus. Darüber hinaus verlängert die variable Verzögerungsschaltung 5 die Verzögerungszeit des Ausgangssignals auf das Eingangssignal, wenn die Zahl der Bits, die im Steuersignal auf „H" hinweisen, groß ist. Andererseits verkürzt die variable Verzögerungsschaltung 5 die Verzögerungszeit des Ausgangssignals auf das Eingangssignal, wenn die Zahl der Bits, die im Steuersignal auf „H" hinweisen, klein ist.
Ein weiterer konkreter Aufbau der DLL gemäß diesem Ausführungsbeispiel wird nun unter Bezugnahme auf 14 beschrieben.
Beim erfindungsgemäßen Phasenvergleicher 1 kann der Aufbau des Phasenvergleichers 1 vereinfacht werden, da nur ein Voreilen oder ein Nacheilen der Phase erfasst wird und die Größenordnung des Phasenunterschieds nicht erfasst werden muss.
Demgemäß wird der Phasenvergleicher 1 bei diesem Ausführungsbeispiel aus einem D-Flipflop (D-FF) 10 gebildet. Durch Aufbau des Phasenvergleichers 1 aus dem D-FF 10 auf diese An und Weise kann der Wert des Ausgangssignals („H" oder „L") leicht in Synchronisation mit dem Eingangssignal erfasst und festgehalten werden.
Der Zähler 2 weist den gleichen Aufbau auf wie der des Zählers 2 beim oben beschriebenen ersten Ausführungsbeispiel. Deshalb wird die detaillierte Erläuterung des Zählers 2 bei diesem Ausführungsbeispiel weggelassen.
Bei der variablen Verzögerungsschaltung 5 werden Logikgatter für umgekehrte Ausgaben miteinander an einer Vielzahl von Stufen in Serie verbunden. Bei diesem Ausführungsbeispiel wird das Logikgatter an jeder Stufe aus einer NICHT-Schaltung 30 eines CMOS-Schaltkreises gebildet.
Darüber hinaus sind bei der variablen Verzögerungsschaltung gemäß diesem Ausführungsbeispiel variable Widerstände 31 zwischen den NICHT-Schaltungen 30 und den Stromversorgungs-Spannungsquellen Vdd und Vss vorgesehen. Der variable Widerstand 31 umfasst Widerstände, deren Zahl gleich der Zahl der Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente, die mit den entsprechenden Widerständen in Serie verbunden sind. Hier sind Transistoren als die Schaltelemente vorgesehen und die Betriebswiderstände der Transistoren werden als Widerstände benutzt.
Zusätzlich korrespondiert jeder Transistor in einer Beziehung eins zu eins mit jedem Bitwert, der das Steuersignal aufbaut. Das heißt, jeder Bitwert im Steuersignal wird an eine Gateelektrode des Transistors angelegt. Im Ergebnis wird ein leitender Zustand erreicht, wenn ein korrespondierender Bitwert „L" ist, und es wird ein nicht leitender Zustand erreicht, wenn er „H" ist.
Es wird jedoch ein umgekehrter Bitwert des Steuersignals in die Gateelektrode eines jeden Transistors eingegeben, der zwischen der NICHT-Schaltung und der Stromversorgungsspannung Vdd vorgesehen ist.
Es gilt zu beachten, dass die Darstellung der Verdrahtungen, die jedes Bitsignal des Steuersignals von jedem Flipflop des Zählers 2 an die Gateelektrode eines jeden Transistors im Ringoszillator 3 führen, in 14 weggelassen sind.
Mit solch einem Aufbau kann die Zahl der Schaltelemente im leitenden Zustand leicht auf der Grundlage der Bits gesteuert werden, die im Steuersignal „H" repräsentieren. Im Ergenis kann die Fortpflanzungsverzögerungszeit der NICHT-Schaltung leicht durch Steuern der Widerstände der variablen Widerstände gesteuert werden.
Wie es oben beschrieben ist, kann gemäß der digitalgesteuerten DLL dieses Ausführungsbeispiels durch Bereitstellen des Schaltungsaufbaus auf der Grundlage von Logikelementen ohne Verwendung von analogen Schaltkreisen eine Verringerung des Stromverbrauchs, der Größe des Schaltkreismaßstabs und der Kosten erreicht werden.
Des Weiteren kann gemäß der digitalgesteuerten DLL dieses Ausführungsbeispiels, da kein analoger Schaltkreis verwendet wird, dessen Antwortgeschwindigkeit gering ist, speziell kein LPF verwendet wird, die Phase mit hoher Genauigkeit in einem höheren Band synchronisiert werden. Deshalb kann ein Lock-Loop-Band verbessert werden.
Es gilt zu beachten, dass die Verzögerungszeit der variablen Verzögerungsschaltung bei diesem Ausführungsbeispiel auf der Grundlage der variablen Widerstände gesteuert wird, aber die Verzögerungszeit kann auch auf der Grundlage der variablen Last gesteuert werden, wie beim oben beschriebenen zweiten Ausführungsbeispiel.
Siebtes Ausführungsbeispiel
Ein Beispiel eines Taktgenerators und eines Halbleitertestgeräts, das diesen Taktgenerator enthält, wird nun als siebtes Ausführungsbeispiel beschrieben werden.
Wie es in 15 gezeigt ist, umfasst das Halbleitertestgerät gemäß diesem Ausführungsbeispiel einen Taktgenerator 110, einen Mustergenerator 111, einen Signalformformer 112 und eine Logikvergleichsschaltung 114.
Der Taktgenerator 110 gibt ein Verzögerungstaktsignal aus, das durch Verzögerung eines Referenztaktsignals um eine festgelegte Zeit erhalten wird. Der Mustergenerator 111 gibt in Synchronisation mit dem Referenztaktsignal ein Testmustersignal aus. Der Signalformformer 112 formt das Testmustersignal gemäß einem Bauelementprüfling (DUT) 113 und gibt das Ergebnis in den DUT 113 ein. Der Logikkomparator 114 vergleicht das Antwortausgabesignal des DUT 113 mit einem Erwartungswertdatensignal.
Des Weiteren sind eine Delay-Locked-Loop-Schaltung (DLL) 115 und ein Verzögerungsselektor 116 für den Taktgenerator 110 gemäß diesem Ausführungsbeispiel vorgesehen.
Hier zeigt 16 schematisch den Aufbau des Taktgenerators 110 gemäß diesem Ausführungsbeispiel. Die DLL 115 weist den gleichen Aufbau auf wie der der DLL im siebten Ausführungsbeispiel und enthält eine variable Verzögerungsschaltung, in der Logikgatter miteinander an einer Vielzahl von Stufen in Serie verbunden sind. Es korrespondiert jedoch die Eingangssignalform beim siebten Ausführungsbeispiel mit dem Referenztaktsignal bei diesem Ausführungsbeispiel.
Des Weiteren wählt der Verzögerungsselektor 116 eine Ausgabe von irgendeiner NICHT-Schaltung und gibt sie als Verzögerungssignal aus. Darüber hinaus ist in dem Beispiel, das in 16 gezeigt ist, ein Verzögerungselement 117 vorgesehen, das eine Verzögerungszeit erzeugt, die nicht länger als 250 ps ist.
Auf diese An und Weise wird eine digitalgesteuerte DLL 115, die einen Schaltungsaufbau auf der Grundlage von Logikelementen aufweist, für den Taktgenerator 110 anstelle einer analogen Schaltung verwendet. Im Ergebnis kann beim Taktgenerator 110 eine Verringerung des Stromverbrauchs, eine Verkleinerung der Größe des Schaltungsmaßstabs und eine Verringerung der Kosten erreicht werden und die Verwirklichung eines höheren Bands kann ebenfalls erzielt werden.
Darüber hinaus kann die Verwendung des Taktgenerators 110, der aus solch einer digitalgesteuerten DLL 115 gebildet wird, den Stromverbrauch des Halbleitertestgeräts vermindern, ein höheres Band verwirklichen und die Zuverlässigkeit verbessern.
Achtes Ausführungsbeispiel
Ein anderes Beispiel des erfindungsgemäßen Taktgenerators wird nun als achtes Beispiel unter Bezugnahme auf 17 beschrieben werden.
Ein Taktgenerator gemäß dem achten Ausführungsbeispiel legt die Länge der Verzögerungszeit eines Ausgangssignals, das von einem Logikgatter an der letzten Stufe in der variablen Verzögerungsschaltung ausgegeben wird, als vier Nanosekunden (4 ns) fest, was das zweifache von zwei Nanosekunden (2 ns) ist, was die maximale Verzögerungszeit eines Verzögerungssignals ist, das von einem Logikgatter ausgegeben wird, das durch einen Verzögerungsselektor ausgewählt wird.
Das heißt, bei der DLL sind NICHT-Schaltungen an mehreren Stufen vorgesehen, deren Zahl zweimal der Zahl von Stufen ist, die erforderlich ist, um die maximale Verzögerungszeit zu erzeugen.
Im Ergebnis wird bei der DLL ein Ausgangssignal, das vom Logikgatter an der letzten Stufe ausgegeben wurde, zurückgespeist und Phasensynchronisiert. Deshalb wird die Genauigkeit der DLL als ein Fehler der Verzögerungszeit des Ausgangssignals bestimmt, das von der letzten Stufe ausgegeben wurde. Deshalb wird im achten Ausführungsbeispiel ein Fehler ±α für die Verzögerungszeit entsprechend 4 ns erzeugt.
Im Ergebnis kann ein Fehler, der hinsichtlich der maximalen Verzögerungszeit entsprechend 2 ns erzeugt wurde, die als Verzögerungszeit verwendet wird, auf ±α/2 unterdrückt werden.
Wenn beispielsweise eine Verzögerungszeit von 250 Pikosekunden (ps) pro NICHT-Schaltung erzeugt wird, kann das Bereitstellen von NICHT-Schaltungen an acht Stufen bei der variablen Verzögerungsschaltung die Verzögerungszeit von 2 ns erreichen. Im Gegensatz dazu wird bei diesem Ausführungsbeispiel die Phasensynchronisierung hinsichtlich der Verzögerungszeit von 4 ns durch Bereitstellung der NICHT-Schaltungen an 16 Stufen durchgeführt. Deshalb beträgt der Fehler pro NICHT-Schaltung ±α/16.
Demgemäß wird die Verzögerungszeit und der Fehler 250 ps±α/16, wenn der Verzögerungsselektor 116 eine Ausgabe von der NICHT-Schaltung an der ersten Stufe auswählt. Des Weiteren wird die Verzögerungszeit und der Fehler 500 ps±2α/16, wenn die Ausgabe der NICHT-Schaltung an der zweiten Stufe ausgewählt wird. Gleicherweise wird der Fehler einer Ausgabe von jeder NICHT-Schaltung an der dritten Stufe oder der folgenden Stufe ein Wert, der durch Multiplizieren der Zahl von Stufen mit ±α/16 erhalten wird. Auf diese Art und Weise kann gemäß dem achten Ausführungsbeispiel der Fehler vermindert werden und die Praxisgenauigkeit kann verbessert werden.
Neuntes Ausführungsbeispiel
Ein Beispiel eines erfindungsgemäßen integrierten Halbleiterschaltkreises wird nun unter Bezugnahme auf 18 als neuntes Ausführungsbeispiel beschrieben.
Ein integrierter Halbleiterschaltkreis gemäß dem neunten Ausführungsbeispiel umfasst vier Phasenregelkreisschaltungen (PLL) 60 und eine Verdrahtung 61, die ein Referenztaktsignal, das eine niedrige Frequenz aufweist, an jede Phasenregelkreisschaltung verteilt.
Der Aufbau einer jeden PLL ist der gleiche wie der Aufbau der PLL beim oben beschriebenen ersten Ausführungsbeispiel. Bei diesem Ausführungsbeispiel kann durch Verwendung der digitalgesteuerten PLL, die einen geringeren Stromverbrauch aufweist und in der Größe verkleinert werden kann, eine Vielzahl von PLL im integrierten Halbleiterschaltkreis vorgesehen sein.
Es gilt zu beachten, dass irgendeine PLL, die in Verbindung mit dem zweiten und dritten Ausführungsbeispiel beschrieben wurde, als die PLL verwendet werden kann.
Des Weiteren wird ein Referenztaktsignal, das eine niedrige Frequenz mit einer kleinen Laufzeitverschiebung aufweist, in jede PLL 60 als Eingangssignal eingegeben und in jeder PLL kann der Betriebstakt, der eine hohe Frequenz besitzt, eigenschwingend sein. Im Ergebnis ist ein Weitergabepuffer für das Taktsignal nicht länger notwendig, die Laufzeitverschiebung kann verringert werden können und der Entwurf kann vereinfacht werden.
Darüber hinaus, das ist eine Tatsache, wird die Laufzeitverschiebung des Referenztaktsignals hauptsächlich infolge der Fortpflanzungszeit in der Verdrahtung 61 vom Eingangsanschluss 62 für den Referenztakt zu jeder PLL erzeugt. Bei diesem Ausführungsbeispiel werden die Verdrahtungslängen vom Eingangsanschluss 62 für den Referenztakt zu den entsprechenden PLL 60 deshalb gleich gemacht.
Zehntes Ausführungsbeispiel
Ein anderes Beispiel der erfindungsgemäßen PLL wird nun als zehntes Ausführungsbeispiel unter Bezugnahme auf 19 beschrieben werden.
Beim Steuern der Verzögerungszeit im Logikgatter auf der Grundlage des Widerstands, mit dem das Logikgatter verbunden ist, weist der Verzögerungsbetrag eine hyperbolische Charakteristik hinsichtlich der Zahl von Bits auf, die den ersten Wert im Steuersignal aufweisen (die Zahl der Transistoren (Tr), die im Betrieb sind) (die im Folgenden als „DA-Wert" bezeichnet wird), wie es beispielsweise durch die Kurvenlinie I in 4 angegeben ist. Deshalb können das Lock-Loop-Band und der Jitterbetrag in Abhängigkeit vom Bereich des DA-Werts in einigen Fällen abweichen.
Demgemäß wird beim 10. Ausführungsbeispiel die Beschreibung eines Beispiels gegeben, dass die PLL einen Ringoszillator umfasst, der einen Verzögerungsbetrag verwirklichen kann, der eine höhere Linearität hinsichtlich des DA-Wertes aufweist. Es gilt zu beachten, dass der Aufbau der PLL beim 10. Ausführungsbeispiel der gleiche ist wie der Aufbau der PLL beim oben beschriebenen ersten Ausführungsbeispiel, mit der Ausnahme des Ringoszillators, weswegen die Erläuterung der gleichen Teile weggelassen wird.
Zuerst wird unter Bezugnahme auf 19 der Grundaufbau des Ringoszillators gemäß dem 10. Ausführungsbeispiel beschrieben.
Der Ringoszillator gemäß diesem Ausführungsbeispiel umfasst Logikgatter 205 für die umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind und bei denen eine Ausgabe von der letzten Stufe in eine erste Stufe eingegeben wird, variable Stromquellen 206, die zwischen den entsprechenden Logikgattern und den Referenzstromquellen vorgesehen sind und obere Grenzen der Stromwerte beschränken, und Steuerschaltungen.
Die Steuerschaltung umfasst konstante Stromquellen 201, deren Zahl gleich ist der Zahl von Bits im Steuersignal und die miteinander parallel verbunden sind, Schaltelemente 202, die mit den entsprechenden konstanten Stromquellen in Serie verbunden sind, eine Strom/Spannungs-Umwandlungsschaltung 203, die einen Gesamtstromwert, der durch die Schaltungselemente durchgelassen wird, in einen Vorspannungswert umwandelt, und eine Stromquellenvorspannungsschaltung 204, die eine Vorspannung an die variablen Stromquellen 206 anlegt.
Jedes Schaltelement 202 korrespondiert mit jedem Bitwert (S0 bis Sm-1), der das Steuersignal (Ausgabe vom Zähler 2) aufbaut, in einer Beziehung eins zu eins. Zusätzlich geht es in den leitenden Zustand über, wenn ein korrespondierender Bitwert „H" ist, und geht in einen nicht leitenden zustand über, wenn er „L" ist.
Des Weiteren fließen alle Ströme, die durch die leitenden Schaltelemente gelassen wurden, bei einem Knoten N1 zusammen, der in 19 gezeigt ist. Deshalb fließt ein Strom, der proportional zur Zahl von Bits ist, die einen Bitwert „H" aufweisen (DA-Wert), durch den knoten N1. Des Weiteren fließt der durch den Knoten gehende Strom durch die Strom/Spannungs-Umwandlungsschaltung 203, wie etwa einen Stromwiderstand.
Angenommen, dass die Impedanz der Stromquellenvorspannungsschaltung 204 in der Realität unendlich ist, können darüber hinaus alle Ströme, die in den Knoten N1 geflossen sind, dazu veranlasst werden, durch die Strom/Spannungs-Umwandlungsschaltung 203 zu fließen. Im Ergebnis kann das Potential von N1 dazu veranlasst werden, im Wesentlichen proportional zu einem Stromwert zu sein, der durch N1 fließt.
Zusätzlich lässt die variable Stromquelle 206 einen Strom innerhalb eines oberen Grenzwerts durch, der im Wesentlich linear der Zunahme/Abnahme des Vorspannungswerts entspricht.
Währenddessen wird ein Ausgangspotential des Logikgatters für umgekehrte Ausgaben, wie etwa ein CMOS, auf der Grundlage der Ladungsmenge bestimmt, die in einer parasitären Kapazität des Logikgatters geladen ist. Deshalb kann die Zeit, die notwendig ist, damit das Ausgangspotential des Logikgatters einen Schwellenwert erreicht, durch Steuerung des Stromwerts gesteuert werden, der durch die variable Stromquelle fließt.
Hier zeigt 20(A) in der Form einer Kurvenlinie I schematisch ein Beispiel einer Änderung des Stroms mit der Zeit, der durch das Logikgatter fließt, wenn das Ausgangspotential in Fällen umgekehrt wird, bei denen die obere Grenze des Stroms nicht beschränkt ist. Wie es durch die Kurvenlinie I angegeben ist, wird der Strom unmittelbar nach Umkehrung des Ausgangspotentials an einem Zeitpunkt t0 mit Verstreichen der Zeit vermindert. Des Weiteren korrespondiert die Ladungsmenge, die in der parasitären Kapazität geladen ist, mit der Fläche, die von der Kurvenlinie I und der horizontalen Achse umgeben ist. Darüber hinaus wird der Wert, der durch Division der aufgeladenen elektrischen Ladungsmenge Q durch die parasitäre Kapazität C erhalten wird, das Ausgangspotential V (= Q/C).
Hier wird angenommen, dass das Ausgangspotential V beispielsweise am Zeitpunkt t1 einen Schwellenwert Vth erreicht hat.
Im Gegensatz dazu zeigt 20(B) in der Form einer Kurvenlinie II schematisch ein Beispiel einer Änderung des Stroms mit der Zeit, der durch das Logikgatter fließt, wenn die obere Grenze Ith des Stroms beschränkt ist. Wie es durch die Kurvenlinie II angegeben ist, verschiebt sich der Stromwert mit dem oberen Grenzwert in einer festen Periode von einem Zeitpunkt t0 und nimmt danach ab. Da die elektrische Ladungsmenge, die auflädt, bis das Ausgangspotential den Schwellenwert erreicht wird, fest ist, ist die Zeit, die erforderlich ist, bis das Ausgangspotential den Schwellenspannungswert erreicht, lang, wenn die untere Grenze Ith des Stroms niedrig ist.
Wenn das Ausgangspotential den Schwellenwert beispielsweise zum Zeitpunkt t2 erreicht hat, ist die Ladungsmenge übrigens gleiche, wie die Ladungsmenge, die bis zum Zeitpunkt t1 geladen wurde, wenn der Strom nicht beschränkt ist.
Demgemäß steht bei diesem Ausführungsbeispiel der obere Grenzwert des Stroms, der veranlasst wird, durch das Logikgatter 206 zu fließen, in Verbindung mit der Zahl von Bits, die den ersten Wert im Steuersignal (DA-Wert) aufweisen. Im Ergebnis kann der Strom, der durch die variable Stromquelle 206 fließt, gemäß der Zunahme der Zahl von Bits, die im Steuersignal auf „H" hinweisen (DA-Wert), vermindert werden und der Schwingungszyklus kann verlängert werden. Darüber hinaus kann der Stromwert, der durch die variable Stromquelle 206 fließt gemäß der Verringerung der Zahl von Bits, die im Steuersignal auf „H" hinweisen, erhöht werden und der Schwingungszyklus kann verkürzt werden. Zu diesem Zweck ist es bei diesem Ausführungsbeispiel gut genug, die konstante Stromschaltung aus einem Transistor aufzubauen und eine Vorspannung zwischen der Drain und der Source dieses Transistors anzulegen. Wenn man das tut, kann die Beziehung zwischen dem DA-Wert und der Vorspannung Vds in einer gesättigten Zone des Transistors linear gemacht werden, wie es beispielsweise durch die Kurvenlinie I in 21(A) angegeben ist.
Währenddessen ist die Ladungszeit Tth = Q/Vth = CVth/Ith, die erforderlich ist, bis die Ausgangsspannung den Schwellenwert Vth erreicht, umgekehrt proportional zum oberen Grenzwert Ith des Stroms, wie es beispielsweise durch die Kurvenlinie II in 21(B) angegeben ist. Deshalb ist auch die Ladungszeit Tth umgekehrt proportional zum DA-Wert.
Die Beziehung zwischen dem oberen Grenzwert des Stroms und der Ladungszeit können jedoch linear angenähert werden, wenn er innerhalb eines festen Bereichs fällt, wie es durch die gestrichelte Linie III in 21(B) angedeutet ist. Zusätzlich kann durch Änderung des oberen Grenzwerts innerhalb dieses Bereichs, der eine lineare Annäherung ermöglicht, die Gesamtverzögerungszeit aller Logikgatter praktisch linear hinsichtlich der Änderung des DA-Werts variiert werden, auch wenn der Änderungsbetrag der Verzögerungszeit eines jeden Logikgatters klein ist.
Ein konkretes bauliches Beispiel des Ringoszillators beim 10. Ausführungsbeispiel wird nun unter Bezugnahme auf die 22 und 23 beschreiben. Der Ringoszillator gemäß diesem konkreten baulichen Beispiel umfasst eine Stromquelle 301 und einen Strom-DAC 302, die in 22 gezeigt sind, und eine Mehrstufenverbindungsschaltung 303 für NICHT-Schaltungen, die in 23 gezeigt ist.
Es gilt zu beachten, dass das hierin beschriebene „DAC" ein abgekürzter Name für Digital/Analog-Wandler ist und der Strom-DAC 302 die Funktion hat, digitale Daten von Bits, die im Steuersignal auf „H" hinweisen (DA-Wert), in einen analogen Stromwert umzuwandeln.
Des Weiteren wird die oben beschriebene konstante Stromquelle 204, wie es in 22 gezeigt ist, zum Teil aus der Stromquelle 301 und dem Strom-DAC 302 gebildet. Die Stromquelle 301 wird aus einer Stromspiegelschaltung gebildet. Darüber hinaus weisen die Stromquelle 301 und jede konstante Stromquelle 201 entsprechend jedem Bitwert im Strom-DAC 302 eine Beziehung des Stromspiegels auf.
Es gilt zu beachten, dass die Beschreibung bei diesem Ausführungsbeispiel bis zu dem Beispiel gemacht wurde, bei dem die Stromquelle 301 aus der Stromspiegelschaltung gebildet wird, aber es ist ausreichend, wenn die Stromquelle 301 und jede konstante Stromquelle 201 entsprechend einem jeden Bitwert im Strom-CAD 302 die Beziehung des Stromspiegels aufweisen, und die Stromquelle 301 kann beispielsweise aus vertikal übereinander gelegten Transistoren gebildet werden.
Darüber hinaus werden die oben beschriebenen Schaltelemente 202 im Strom-DAC 202 aus einer Transistorgruppe gebildet.
Zusätzlich wird die oben beschriebene Strom/Spannungsumwandlungsschaltung 204 im Strom-DAC 202 aus einem N-Kanal-Transistor gebildet. Die Strom/Spannungsumwandlungsschaltung 204 bei diesem konkreten Beispiel kann einem Widerstand angenähert werden.
Es gilt zu beachten, dass bei diesem Beispiel ein Weg, über den ein Offsetstrom veranlasst wird, zu fließen, parallel zu jedem Strompfad entsprechend jedem Bit im Strom-DAC 302 vorgesehen ist. Durch Durchlassen des Offsetstroms kann der Transistor vom N-Kanal-Typ, der die Strom/Spannungsumwandlungsschaltung 204 aufbaut, in einer gesättigten Zone verwendet werden. Im Ergebnis ist es möglich, auch im Fall, dass der der Strombetrag klein ist, den Transistor vom N-Kanal-Typ vor dem Betrieb an einem Betriebspunkt in einer ungesättigten Zone zu schützen. Das heißt, eine stabile Strom/Spannungsumwandlungsoperation, die durch die Strom/Spannungsumwandlungsschaltung 204 ausgeführt wird, kann durch Durchlassen des Offsetstroms ohne Rücksicht auf den Strombetrag verwirklicht werden. Wie es in 23 gezeigt ist, wird des Weiteren die oben beschriebene Stromquellenvorspannungsschaltung 204 aus einem Transistor in einer mehrstufigen Verbindungsschaltung 303 für die NICHT-Schaltungen gebildet.
Des Weiteren wird das oben beschriebene Logikgatter 205 in der mehrstufigen Verbindungsschaltung 303 für die NICHT-Schaltungen aus einem CMOS-Schaltkreis gebildet.
Darüber hinaus wird die oben beschriebene variable Stromquelle 206 in der mehrstufigen Verbindungsschaltung 303 für die NICHT-Schaltungen aus einem Transistor gebildet.
Mit solch einem Aufbau kann der Vorspannungswert, der linear mit der Zunahme/Abnahme der Zahl von Bits korrespondiert, die im Steuersignal den ersten Wert aufweisen, leicht erzeugt werden. Im Ergebnis kann eine Beziehung zwischen der Zahl von Bits, die im Steuersignal den ersten Wert aufweisen (DA-Wert), und dem Schwingungszyklus des Ringoszillators veranlasst werden, eine lineare Charakteristik aufzuweisen.
Es wird übrigens bevorzugt, bei der erfindungsgemäßen Delay-Locked-Loop-Schaltung den Aufbau des Ringoszillators zu verwenden, der in Verbindung mit dem 10. Ausführungsbeispiel beschrieben wurde, mit der Ausnahme für den Punkt, dass die Ausgabe von der letzten stufe der mehrstufigen Logikgatter in die erste stufe eingegeben wird.
Obwohl die Beschreibung für Beispiele bemacht wurde, bei der die vorliegende Erfindung bei den vorherigen Ausführungsbeispielen unter speziellen Bedingungen gebildet wird, kann die Erfindung auf vielerlei Art modifiziert werden. Beispielsweise ist die Beschreibung für das Beispiel gemacht worden, dass der Ringoszillator oder die variable Verzögerungsschaltung aus NICHT-Schaltungen gebildet wird, die bei den vorherigen Ausführungsbeispielen miteinander an mehreren Stufen verbunden sind, aber das Logikgatter für umgekehrte Ausgaben ist bei der vorliegenden Erfindung nicht auf die NICHT-Schaltung beschränkt. Beispielsweise können NAND-Schaltungen oder NOR-Schaltungen miteinander an mehreren Stufen verbunden sein.
Industrielle Anwendbarkeit
Wie es oben detailliert beschrieben wurde, kann gemäß der digitalgesteuerten PLL und DLL, dem Taktgenerator, der solch eine PLL oder DLL verwendet, und dem Halbleitertestgerät, das diesen Taktgenerator der vorliegenden Erfindung enthält, durch Bereitstellung des Schaltungsaufbaus auf der Grundlage von Logikelementen ohne Verwendung analoger Schaltungen für die PLL oder die DLL eine Verminderung des Stromverbrauchs, eine Verkleinerung der Größe des Schaltungsmaßstabs und eine Reduzierung der Kosten erreicht werden.
Zusätzlich, da keine analoge Schaltung für die PLL oder die DLL verwendet wird, deren Geschwindigkeit gering ist, speziell kein LPF, kann die Phase mit hoher Genauigkeit in einem höheren Band synchronisiert werden. Deshalb kann ein Lock-Loop-Band verbessert werden.
Des Weiteren wird bei dem Phasenvergleicher der PLL und der DLL ein Voreilen und ein Nacheilen der Phase als ein Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal ohne Rücksicht auf den Phasenunterschied erfasst. Deshalb kann die Zuverlässigkeit des Phasenvergleichs verbessert werden.
Des Weiteren wird bei der PLL und der DLL, da der Zähler vom Typ eines Prioritätsdecoders verwendet wird, der die Zahl von Bits, die auf den ersten Wert im Steuersignal hinweisen, auf der Grundlage des Phasensignals um eins erhöht/vermindert, nur ein Wert eines Bits an einem Zeitpunkt im Steuersignal geändert. Deshalb kann die Zuverlässigkeit verbessert werden.
Darüber hinaus kann gemäß dem integrierten Halbleiterschaltkreis der vorliegenden Erfindung, da die Vielzahl von digitalgesteuerten PLL vorgesehen sind, die einen geringen Stromverbrauch aufweisen und in der Größe verkleinert werden können, das Taktsignal, das eine niedrige Frequenz mit einem kleinen Laufzeitunterschied aufweist, in jede PLL eingegeben werden und der Betriebstakt, der eine hohe Frequenz aufweist, kann in jedem PLL eigenschwingend sein. Im Ergebnis ist nicht länger ein Weitergabepuffer notwendig, der Laufzeitunterschied des Taktsignals kann verringert werden und das Entwerfen kann erleichtert werden.
Zusammenfassung
Eine PLL und eine DLL, derart, dass der Stromverbrauch verringert werden kann, die Größe leicht verkleinert werden kann, das Band der Locked-Loop ein höheres sein kann und die Zuverlässigkeit verbessert werden kann. Es wird ein Phasenvergleicher (1) bereitgestellt, zum Messen des Werts eines Rückkopplungssignals in Synchronisation mit einem Eingangssignal und Ausgeben des Messergebnisses als ein Phasensignal, das das Voreilen oder Nacheilen der Phase des Rückkopplungssignals repräsentiert, ferner ein Zähler (2) zum Vergrößern der Zahl von Bits um eins, die in einem Steuersignal „H" repräsentieren, wenn der Wert des Phasensignals das Voreilen der Phase repräsentiert, oder zum Verkleinern der Zahl von Bits, die im Steuersignal „H" repräsentieren, wenn der Wert des Phasensignals das Nacheilen der Phase repräsentiert, und ferner ein Ringoszillator (3) zum Vergrößern der Schwingungsperiode des Ausgangssignals, wenn die Zahl von Bits steigt, die im Steuersignal „H" repräsentieren, oder zum Verkleinern der Schwingungsperiode des Ausgangssignals, wenn die Zahl von Bits sinkt, die im Steuersignal „H" repräsentieren.

Claims

Phasenregelkreisschaltung, umfassend: Rückkopplungsmittel zum Ausgeben eines Ausgangssignals, das ein Binärsignal ist, als Rückkopplungssignal; einen Phasenvergleicher, der das Rückkopplungssignal und ein Eingangssignal empfängt und ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen einer Phase des Rückkopplungssignals zum Eingangssignal repräsentiert; einen Zähler, der das Phasensignal empfängt, einen Wert im Steuersignal erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Wert im Steuersignal erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und einen Ringoszillator, der das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn der Wert im Steuersignal groß ist, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn der Wert klein ist.
Phasenregelkreisschaltung nach Anspruch 1, wobei das Rückkopplungsmittel einen Frequenzteiler umfasst.
Phasenregelkreisschaltung nach Anspruch 2, wobei der Frequenzteiler ein Ausgangssignal teilt, das ein Binärsignal ist, und ein Rückkopplungssignal ausgibt, das ein Binärsignal ist; der Phasenvergleicher das Rückkopplungssignal und das Eingangssignal empfängt, einen Wert des Rückkopplungssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Eingangssignal repräsentiert; der Zähler das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und der Ringoszillator das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 3, wobei der Phasenvergleicher aus einem D-Flipflop gebildet wird.
Phasenregelkreisschaltung nach Anspruch 4, wobei der Phasenvergleicher folgendes umfasst: ein erstes D-Flipflop, das ein Nacheilen der Phase erfasst; ein zweites Flipflop, das ein Voreilen der Phase erfasst; ein erstes variables Verzögerungselement, das ein Eingangssignal, das in das erste D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom ersten D-Flipflop einstellt, das ein Nacheilen der Phase erfasst hat; und ein zweites variables Verzögerungselement, das ein Eingangssignal, das in das zweite D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied des Ausgangswerts vom zweiten D-Flipflop einstellt, das ein Voreilen der Phase erfasst hat.
Phasenregelkreisschaltung nach Anspruch 4, wobei der Phasenvergleicher ein dynamisches D-Flipflop und ein nichtdynamisches D-Flipflop umfasst, in das eine Ausgabe aus dem dynamischen D-Flipflop eingegeben wird; das dynamische D-Flipflop einen Aufbau aufweist, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer parasitären Kapazität aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind; und das nichtdynamische D-Flipflop einen Aufbau aufweist, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer NICHT-Schaltung aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind.
Phasenregelkreisschaltung nach Anspruch nach einem der Ansprüche 1 bis 6, wobei der Zähler Flipflops und Selektoren umfasst, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; jedes Flipflop Bitwerte ausgibt, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren mit jedem Flipflop in einer Beziehung eins zu eins korrespondiert, einen Ausgangswert des Flipflops an einer vorhergehenden Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, und einen Ausgangswert des Flipflops an einer nächsten Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist; der Selektor an einer ersten Stufe den ersten Wert als einen Ausgangswert des Flipflops an der vorhergehenden Stufe in das Flipflop an der ersten Stufe eingibt; und der Selektor an einer letzten Stufe den zweiten Wert als einen Ausgangswert des Flipflops an der nächsten Stufe in das Flipflop an der letzten Stufe eingibt.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 7, wobei der Phasenvergleicher ein Phasensignal ausgibt, das auf eine Koinzidenz der Phase des Rückkopplungssignals und des Eingangssignals hinweist, wenn kein Nacheilen durch das erste D-Flipflop erfasst wird und auch kein Voreilen durch das zweite D-Flipflop erfasst wird; der Zähler Flipflops und Selektoren umfasst, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; jedes Flipflop Bitwerte ausgibt, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren mit jedem Flipflop in einer Beziehung eins zu eins korrespondiert, einen Ausgangswert des Flipflops an einer vorhergehenden Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, einen Ausgangswert des Flipflops an einer nächsten Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist, und einen Ausgangswert des korrespondierenden Flipflops selbst auswählt und in einen korrespondierenden Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf eine Koinzidenz der Phase hinweist; der Selektor an einer ersten Stufe den ersten Wert als einen Ausgangswert des Flipflops an einer vorhergehenden Stufe in das Flipflop an einer ersten Stufe eingibt; und der Selektor an einer letzten Stufe den zweiten Wert als einen Ausgangswert des Flipflops an einer nächsten Stufe in das Flipflop an einer letzten Stufe eingibt.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 8, wobei der Ringoszillator Logikgatter für umgekehrte Ausgaben umfasst, die miteinander an mehreren Stufen verbunden sind, bei welchen eine Ausgabe von einer letzten Stufe in eine erste Stufe eingegeben wird, und ferner variable Widerstände, die zwischen den Logikgattern und Stromversorgungs-Spannungsquellen vorgesehen sind, den Schwingungszyklus durch Erhöhen der Widerstandswerte der variablen Widerstände verlängert, wenn die Zahl von Bits erhöht ist, die den ersten Wert repräsentieren, und den Schwingungszyklus durch Erniedrigen der Widerstandswerte der variablen Widerstände verkürzt, wenn die Zahl von Bits vermindert ist, die den ersten Wert repräsentieren.
Phasenregelkreisschaltung nach Anspruch 9, wobei der variable Widerstand folgendes umfasst: Widerstände, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; und Schaltelemente, die mit den entsprechenden Widerständen in Serie verbunden sind, wobei jedes Schaltelement mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 10, wobei der Ringoszillator Logikgatter für umgekehrte Ausgaben umfasst, die miteinander an mehreren Stufen verbunden sind, bei welchen eine Ausgabe von einer letzten Stufe in eine erste Stufe eingegeben wird, und ferner variable Kapazitäten, die zwischen den entsprechenden Logikgattern und einer geerdeten Stromquelle vorgesehen sind, den Schwingungszyklus durch Erhöhen der Kapazitätswerte der variablen Kapazitäten verlängert, wenn die Zahl von Bits erhöht ist, die auf den ersten Wert hinweisen, und den Schwingungszyklus durch Erniedrigen der Kapazitätswerte der variablen Kapazitäten verkürzt, wenn die Zahl von Bits vermindert ist, die auf den ersten Wert hinweisen.
Phasenregelkreisschaltung nach Anspruch 11, wobei die variable Kapazität Lastkapazitäten umfasst, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und ferner Schaltelemente, die mit den entsprechenden Lastkapazitäten in Serie verbunden sind, wobei jedes der Schaltelemente mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist.
Phasenregelkreisschaltung nach einem der Ansprüche 1 bis 10, wobei der Ringoszillator folgendes umfasst: Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind, bei welchen eine Ausgabe von einer letzten Stufe in eine erste Stufe eingegeben wird; variable Stromquellen, die zwischen den entsprechenden Logikgattern und einer Referenzspannungsquelle vorgesehen sind und obere Grenzen von Stromwerten beschränken; und eine Steuerschaltung, die den Schwingungszyklus durch Verminderung von Stromwerten verlängert, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits erhöht ist, die im Steuersignal auf den ersten Wert hinweisen, und die den Schwingungszyklus durch Erhöhung der Stromwerte verkürzt, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits vermindert ist, die im Steuersignal auf den ersten Wert hinweisen.
Phasenregelkreisschaltung nach Anspruch 13, wobei die Steuerschaltung folgendes umfasst: konstante Stromquellen, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; Schaltelemente, die mit den entsprechenden konstanten Stromquellen in Serie verbunden sind; eine Strom/Spannungsumwandlungsschaltung, die einen Gesamtstromwert, der durch die Schaltelemente durchgelassen wurde, in einen Vorspannungswert umwandelt; und eine Stromversorgungsvorspannungsschaltung, die die Vorspannung an die variable Stromquelle anlegt, wobei das Schaltelement mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist, und die konstante Stromquelle einen Strom innerhalb einer oberen Grenze durchlässt, der im Wesentlichen linear auf eine Zunahme/Abnahme des Vorspannungswerts anspricht.
Delay-Locked-Loop-Schaltung, umfassend: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt und ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen einer Phase des Ausgangssignals zum Eingangssignal repräsentiert; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, einen Wert im Steuersignal erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Wert im Steuersignal erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und eine variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn der Wert im Steuersignal groß ist, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn der Wert im Steuersignal klein ist.
Delay-Locked-Loop-Schaltung nach Anspruch 15, wobei der Phasenvergleicher ein binäres Ausgangssignal und ein Eingangssignal empfängt, einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen der Phase des Ausgangssignals zum Eingangssignal repräsentiert; der Zähler das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet wird, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.
Delay-Locked-Loop-Schaltung nach Anspruch 16, wobei der Phasenvergleicher ein D-Flipflop umfasst.
Delay-Locked-Loop-Schaltung nach Anspruch 17, wobei der Phasenvergleicher folgendes umfasst: ein erstes D-Flipflop, das ein Nacheilen der Phase erfasst; ein zweites Flipflop, das ein Voreilen der Phase erfasst; ein erstes variables Verzögerungselement, das ein Eingangssignal, das in das erste D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied eines Ausgangswerts vom ersten D-Flipflop einstellt, das ein Nacheilen der Phase erfasst hat; und ein zweites variables Verzögerungselement, das ein Eingangssignal, das in das zweite D-Flipflop eingegeben werden soll, um einen Betrag entsprechend einem Umschaltphasenunterschied eines Ausgangswerts vom zweiten D-Flipflop einstellt, das ein Voreilen der Phase erfasst hat.
Delay-Locked-Loop-Schaltung nach Anspruch 17, wobei der Phasenvergleicher ein dynamisches D-Flipflop und ein nichtdynamisches D-Flipflop umfasst, das eine Ausgabe aus dem dynamischen D-Flipflop empfängt; das dynamische D-Flipflop einen Aufbau aufweist, bei dem dynamische Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer parasitären Kapazität aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind; und das nichtdynamische D-Flipflop einen Aufbau aufweist, bei dem Latch-Schaltungen, von denen jede durch Kombinieren eines analogen Schalters mit einer NICHT-Schaltung aufgebaut ist, miteinander an zwei Stufen in einer untergeordneten Art und Weise verbunden sind.
Delay-Locked-Loop-Schaltung nach einem der Ansprüche 15 bis 19, wobei der Zähler Flipflops und Selektoren umfasst, die Signale auswählen, die in die Flipflops eingegeben werden sollen, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; jedes der Flipflops Bitwerte ausgibt, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren mit jedem Flipflop in einer Beziehung eins zu eins korrespondiert, einen Ausgangswert des Flipflops an einer vorhergehenden Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und einen Ausgangswert des Flipflops an einer nächsten Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; der Selektor an einer ersten Stufe den ersten Wert als einen Ausgangswert des Flipflops an der vorhergehenden Stufe in das Flipflop an der ersten Stufe eingibt; und der Selektor an einer letzten Stufe den zweiten Wert als einen Ausgangswert des Flipflops an der nächsten Stufe in das Flipflop an der letzten Stufe eingibt.
Delay-Locked-Loop-Schaltung nach einem der Ansprüche 15 bis 20, wobei der Phasenvergleicher ein Phasensignal ausgibt, das auf eine Koinzidenz der Phase des Ausgangssignals und des Eingangssignals hinweist, wenn kein Nacheilen durch das erste D-Flipflop erfasst wird und auch kein Voreilen durch das zweite D-Flipflop erfasst wird; der Zähler Flipflops und Selektoren umfasst, die Signale auswählen, die in die Flipflops eingegeben werden sollen, wobei die Zahl der Stufen dieser Elemente gleich der Zahl von Bits im Steuersignal ist; jedes Flipflop Bitwerte ausgibt, die einer nach dem anderen das Steuersignal bilden; jeder der Selektoren mit jedem Flipflop in einer Beziehung eins zu eins korrespondiert, einen Ausgangswert des Flipflops an einer vorhergehenden Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Voreilen der Phase hinweist, einen Ausgangswert des Flipflops an einer nächsten Stufe auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf ein Nacheilen der Phase hinweist, und einen Ausgangswert eines korrespondierenden Flipflops selbst auswählt und in ein korrespondierendes Flipflop eingibt, wenn das Phasensignal einen Wert aufweist, der auf eine Koinzidenz der Phase hinweist; der Selektor an einer ersten Stufe den ersten Wert als einen Ausgangswert des Flipflops an einer vorhergehenden Stufe in das Flipflop an einer ersten Stufe eingibt; und der Selektor an einer letzten Stufe den zweiten Wert als einen Ausgangswert des Flipflops an einer nächsten Stufe in das Flipflop an einer letzten Stufe eingibt.
Delay-Locked-Loop-Schaltung nach einem der Ansprüche 15 bis 21, wobei die variable Verzögerungsschaltung Logikgatter für umgekehrte Ausgaben umfasst, die miteinander an mehreren Stufen verbunden sind, und ferner variable Widerstände, die zwischen den Logikgattern und Stromversorgungs-Spannungsquellen vorgesehen sind, die Verzögerungszeit durch Erhöhen der Widerstandswerte der variablen Widerstände verlängert, wenn die Zahl von Bits erhöht ist, die auf den ersten Wert hinweisen, und die Verzögerungszeit durch Erniedrigen der Widerstandswerte der variablen Widerstände verkürzt, wenn die Zahl von Bits vermindert ist, die auf den ersten Wert hinweisen.
Delay-Locked-Loop-Schaltung nach Anspruch 22, wobei die variable Widerstandschaltung Widerstände, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind, und Schaltelemente umfasst, die mit den entsprechenden Widerständen in Serie verbunden sind; und jedes Schaltelement mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist.
Delay-Locked-Loop-Schaltung nach einem der Ansprüche 15 bis 21, wobei die variable Verzögerungsschaltung Logikgatter für umgekehrte Ausgaben umfasst, die miteinander an mehreren Stufen verbunden sind, und ferner variable Kapazitäten, die zwischen den entsprechenden Logikgattern und einer geerdeten Stromquelle vorgesehen sind, den Schwingungszyklus durch Erhöhen der Kapazitätswerte der variablen Kapazitäten verlängert, wenn die Zahl von Bits erhöht ist, die auf den ersten Wert hinweisen, und den Schwingungszyklus durch Erniedrigen der Kapazitätswerte der variablen Kapazitäten verkürzt, wenn die Zahl von Bits vermindert ist, die auf den ersten Wert hinweisen.
Delay-Locked-Loop-Schaltung nach Anspruch 24, wobei die variable Kapazität folgendes umfasst: Lastkapazitäten, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; und Schaltelemente, die mit den entsprechenden Kapazitäten in Serie verbunden sind, wobei jedes Schaltelement mit jedem Bit, das das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist.
Delay-Locked-Loop-Schaltung nach einem der Ansprüche 15 bis 21, wobei die variable Verzögerungsschaltung folgendes umfasst: Logikgatter für umgekehrte Ausgaben, die miteinander an mehreren Stufen verbunden sind; variable Stromquellen, die dementsprechend zwischen den entsprechenden Logikgattern und einer Referenzspannungsquelle vorgesehen sind und obere Grenzen von Stromwerten beschränken; und eine Steuerschaltung, die die Verzögerungszeit durch Verminderung von Stromwerten verlängert, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits erhöht ist, die im Steuersignal auf den ersten Wert hinweisen, und die den Schwingungszyklus durch Erhöhung von Stromwerten verkürzt, die durch die variablen Stromquellen fließen, wenn die Zahl von Bits vermindert ist, die im Steuersignal auf den ersten Wert hinweisen.
Delay-Locked-Loop-Schaltung nach Anspruch 26, wobei die Steuerschaltung folgendes umfasst: konstante Stromquellen, deren Zahl gleich der Zahl von Bits im Steuersignal ist und die miteinander parallel verbunden sind; Schaltelemente, die mit den entsprechenden Stromquellen in Serie verbunden sind; eine Strom/Spannungsumwandlungsschaltung, die einen Gesamtstromwert, der durch die Schaltelemente durchgelassen wurde, in einen Vorspannungswert umwandelt; und eine Stromversorgungsvorspannungsschaltung, die die Vorspannung an die variable Stromquelle anlegt, wobei das Schaltelement mit jedem Bitwert, der das Steuersignal bildet, in einer Beziehung eins zu eins korrespondiert, in einen nicht leitenden Zustand übergeht, wenn ein entsprechender Bitwert der erste Wert ist, und in einen leitenden Zustand übergeht, wenn er der zweite Wert ist, und die konstante Stromquelle einen Strom innerhalb der oberen Grenze durchlässt, der im Wesentlichen linear auf eine Zunahme/Abnahme des Vorspannungswerts anspricht.
Taktgenerator, umfassend: eine Delay-Locked-Loop-Schaltung, die eine variable Verzögerungsschaltung enthält, in der Logikgatter an einer Vielzahl von Stufen miteinander in Serie verbunden sind; und einen Verzögerungsselektor, der eine Ausgabe von irgendeinem Logikgatter als ein Verzögerungssignal auswählt und ausgibt, wobei die Delay-Locked-Loop-Schaltung folgendes umfasst: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt, einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das auf ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Eingangssignal hinweist; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet wird, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.
Taktgenerator nach Anspruch 28, wobei eine Verzögerungszeit eines Ausgangssignals, das vom Logikgatter an der letzten Stufe in der variablen Verzögerungsschaltung ausgegeben wird, länger ist, als eine maximale Verzögerungszeit eines Verzögerungssignals, das von dem Logikgatter ausgegeben wird, das vom Verzögerungsselektor ausgesucht wurde.
Halbleitertestgerät, umfassend: einen Taktgenerator, der ein Verzögerungstaktsignal ausgibt, das durch Verzögerung eines Referenztaktsignals um eine festgelegte Zeit erhalten wurde; einen Mustergenerator, der ein Testmustersignal in Synchronisation mit dem Referenztaktsignal ausgibt; einen Signalformformer, der das Testmustersignal gemäß einem Bauelementprüfling formt und ein Ergebnis in den Bauelementprüfling eingibt; und einen Logikvergleicher, der ein Antwortausgabesignal des Bauelementprüflings mit dem Erwartungswertdatensignal vergleicht, wobei der Taktgenerator folgendes umfasst: eine Delay-Locked-Loop-Schaltung, die eine variable Verzögerungsschaltung enthält, in der Logikgatter an einer Vielzahl von Stufen miteinander in Serie verbunden sind; und einen Verzögerungsselektor, der eine Ausgabe von irgendeinem der Logikgatter auswählt und dieses als ein Verzögerungssignal ausgibt, und wobei die Delay-Locked-Loop-Schaltung folgendes umfasst: einen Phasenvergleicher, der ein binäres Ausgangssignal und ein Eingangssignal empfängt, einen Wert des Ausgangssignals in Synchronisation mit dem Eingangssignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das auf ein Voreilen oder ein Nacheilen der Phase des Ausgangssignals zum Eingangssignal hinweist; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und die variable Verzögerungsschaltung, die das Steuersignal und das Eingangssignal empfängt, das Ausgangssignal ausgibt, eine Verzögerungszeit des Ausgangssignals zum Eingangssignal verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und die Verzögerungszeit des Ausgangssignals zum Eingangssignal verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.
Integrierter Halbleiterschaltkreis, umfassend: eine Vielzahl von Phasenregelkreisschaltungen, die Schwingungsfrequenzen aufweisen, die einander gleich sind; und eine Verdrahtung, die ein Referenztaktsignal, das eine niedrigere Frequenz aufweist als die Schwingungsfrequenzen, an jede Phasenregelkreisschaltung verteilt, wobei die Phasenregelkreisschaltung folgendes umfasst: einen Frequenzteiler, der ein Ausgangssignal teilt, das ein Binärsignal ist, und ein Rückkopplungssignal ausgibt, das ein Binärsignal ist; einen Phasenvergleicher, der das Rückkopplungssignal und das Referenztaktsignal empfängt, einen Wert des Rückkopplungssignals in Synchronisation mit dem Referenztaktsignal erfasst und ein Erfassungsergebnis als ein Phasensignal ausgibt, das ein Voreilen oder ein Nacheilen der Phase des Rückkopplungssignals zum Referenztaktsignal repräsentiert; einen Zähler, der das Phasensignal empfängt, ein Steuersignal ausgibt, das aus einer Vielzahl von Bits gebildet ist, von denen jedes einen ersten Wert oder einen zweiten Wert repräsentiert, die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erhöht, wenn das Phasensignal einen Wert aufweist, der ein Voreilen der Phase repräsentiert, und die Zahl von Bits, die im Steuersignal den ersten Wert repräsentieren, um eins erniedrigt, wenn das Phasensignal einen Wert aufweist, der ein Nacheilen der Phase repräsentiert; und einen Ringoszillator, der das Steuersignal empfängt, das Ausgangssignal ausgibt, einen Schwingungszyklus des Ausgangssignals verlängert, wenn die Zahl der Bits groß ist, die im Steuersignal den ersten Wert repräsentieren, und den Schwingungszyklus des Ausgangssignals verkürzt, wenn die Zahl von Bits klein ist, die im Steuersignal den ersten Wert repräsentieren.