DE69830521T2

DE69830521T2 - Automatisches Schaltkreisprüfgerät für Halbleitervorrichtungen

Info

Publication number: DE69830521T2
Application number: DE69830521T
Authority: DE
Inventors: Ronald A. Dunstable Sartschev; Jr. Gerald F. Rockledge Muething
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1997-08-05
Filing date: 1998-07-22
Publication date: 2006-03-16
Anticipated expiration: 2018-07-23
Also published as: EP1260822B1; CN1249447C; KR20010022616A; JP4301728B2; DE69808927D1; DE69830521D1; EP1000364B1; DE69808927T2; KR100600038B1; WO1999008125A1; EP1000364A1; US6073259A; JP2001512838A; EP1260822A3; EP1146641A1; CN1266496A; EP1260822A2

Description

Die vorliegende Erfindung betrifft allgemein ein automatisches Testgerät für Halbleiter und insbesondere einen Halbleitertester, der eine geringe Größe und geringe Kosten aufweist, was durch die Verwendung von Chips mit einer hohen Kanaldichte erreicht wird.
Während ihrer Herstellung werden die meisten Halbleitereinrichtungen wenigstens einmal unter Verwendung irgendeiner Art von automatisiertem Testgerät (allgemein einem "Tester") getestet. Moderne Halbleiterchips weisen zahlreiche Zuleitungen bzw. Anschlüsse auf und zum vollständigen Testen der Halbleitereinrichtung muss der Tester Signale für sämtliche dieser Anschlüsse gleichzeitig erzeugen und messen.
Moderne Tester weisen allgemein eine "Pro-Stift-"Architektur auf. Ein "Stift" ist eine Schaltungsanordnung innerhalb des Testers, die ein Signal für die Einrichtung die gerade getestet wird, erzeugt oder misst. Ein "Stift" wird manchmal auch als ein "Kanal" bezeichnet. In einer Pro-Stift-Architektur kann jeder Kanal getrennt gesteuert werden, um ein anderes Signal zu erzeugen oder zu messen. Infolgedessen gibt es viele Kanäle innerhalb eines Testers. Die Kanäle werden von einem Mustergenerator gesteuert. Die Hauptfunktion des Mustergenerators besteht darin, Befehle an jeden Kanal, um ihn zu programmieren, zu senden, um ein Testsignal für jede Periode eines Testerbetriebs zu erzeugen oder zu messen.
Jeder Kanal enthält allgemein mehrere Flankengeneratoren, einen Treiber/Vergleicher und irgendeine Format-Schaltungsanordnung. Jeder Flankengenerator ist programmiert, um ein Flankensignal (oder einfacher, eine "Flanke") bei einer bestimmten Zeit relativ zu dem Start jeder Periode zu erzeugen. Die Format-Schaltungsanordnung empfängt digitale Befehle von dem Mustergenerator, die anzeigen, welches Signal während einer Periode erzeugt oder gemessen werden sollte. Auf Grundlage dieser Information kombiniert der Formatierer die Flanken in Ein- und Aus-Befehle für den Treiber/Vergleicher.
In dieser Weise misst oder erzeugt der Treiber und Vergleicher das Signal mit dem richtigen Wert zu der richtigen Zeit.
Jeder Flankengenerator ist aus bis zu zwei Basisteilen gebildet. Er weist einen Zähler und einen Interpolator auf, die jeweils programmierbar sind. Der Zähler wird durch einen Systemtakt getaktet. Er ist programmiert, um eine bestimmte Anzahl von Perioden des Systemtakts zu zählen. Er wird getriggert, um ein Zählen beim Start einer Testerperiode zu starten. Im Allgemeinen wird die Periode des Systemtakts viel kleiner als die Testerperiode sein, sodass die zeitliche Abstimmung von Flanken innerhalb einer Testerperiode relativ genau einfach durch Zählen von Systemtakten gesteuert werden kann.
Wenn jedoch die Zeit der Flanke ausschließlich durch Zählen von Systemtakten bestimmt wird, ist die Auflösung, mit der die Flanke erzeugt werden kann, die gleiche wie die Periode des Systemtakts. Zum Testen von vielen Halbleiterkomponenten ist diese Auflösung nicht fein genug. Der Interpolator wird verwendet, um eine feinere Zeitauflösung bereitzustellen.
Der Interpolator verzögert den Ausgang des Zählers um eine programmierbaren Betrag, der kleiner als eine Periode des Systemtakts ist. Somit ist die Auflösung, mit der Zeitflanken erzeugt werden können, durch die Auflösung des Interpolators und nicht durch die Periode des Systemtakts begrenzt.
Eine Schwierigkeit mit der Verwendung eines Interpolators, der eine kleinere Verzögerung als die Periode des Systemtakts bereitstellt, besteht darin, dass Signale, die sich durch den Interpolator ausbreiten, relativ zu dem Systemtakt nicht getaktet werden können. In digitalen Systemen werden die Effekte von Zeitungenauigkeiten und zahlreichen anderen Fehlerquellen oft dadurch beseitigt, dass Signale zu einem Referenztakt getaktet werden.
Die Tatsache, dass die Interpolatoren nicht getaktet werden, erzeugt ein bestimmtes Problem in Testern, wenn die Kanäle zu eng zueinander angeordnet sind. Andere Signale innerhalb des Testers können die Signale in den anderen Interpolatoren beeinflussen. Dieser Einfluss wird als "Nebensprechen" bezeichnet. Wenn das Nebensprechen zu groß ist, werden fehlerhafte Ausgänge von dem Tester erzeugt. Eine Hauptquelle eines Nebensprechens in ein "Kanal-zu-Kanal-Nebensprechen". Wenn Signale in einem Kanal ungefähr zu der Zeit umschalten, zu der ein Interpolator gerade einen Ausgang erzeugt, verursachen transiente Signale, die durch das Umschalten der Signale erzeugt werden, dass der Interpolatorausgang schwankt. Wenn die Schwankung den Interpolatorausgang erhöht, tritt die Zeitsteuerungsflanke früher als beabsichtigt auf. Wenn die Schwankung den Interpolatorausgang verkleinert, tritt die Zeitsteuerungsflanke später als beabsichtigt auf. In dieser Weise verringert ein Nebensprechen die Genauigkeit der Zeitsteuerungsflanken.
Ein Nebensprechen wird auch durch die Störung von Signalen verursacht, die an die mehreren Zeitgeneratoren innerhalb jedes Kanals gehen. Jedoch ist ein Nebensprechen am schlechtesten, wenn ein Signal grob zu der Zeit umschaltet, zu der ein Interpolator gerade eine Zeitsteuerungsflanke erzeugt. Die Interpolatoren innerhalb eines Kanals werden allgemein programmiert, um Flanken zu Zeiten zu erzeugen, die ausreichend unterschiedlich sind, dass das Nebensprechen die Zeit der Zeitsteuerungsflanke, die von dem Interpolator erzeugt wird, nicht beeinflusst.
Es wurde erkannt, dass das Kanal-zu-Kanal-Nebensprechen schlechter als das "Intra-Kanal-Nebensprechen" ist. Deshalb wird ein Nebensprechen schlechter, wenn die Kanäle näher zueinander angeordnet werden. Eine herkömmliche Vorgehensweise zum Beseitigen der Effekte eines Nebensprechens besteht darin, die Kanäle voneinander beabstandet zu halten.
Die Kanäle werden auf integrierten Schaltungschips hergestellt. Bislang ist ein getrennter integrierter Schaltungschip verwendet worden, um jeden Kanal zu halten. Es wurde erkannt, dass ein Nebensprechen zwischen Kanälen, wenn sie auf dem gleichen integrierten Schaltungschip gebildet werden, verhindert hat, dass jeder Kanal mit der erforderlichen Genauigkeit arbeitet. Wie nachstehend noch mit mehreren Einzelheiten beschrieben wird, wurde eine Vorgehensweise zur Herstellung von integrierten Schaltungschips für ein Halbleitertestsystem, welches mehrere Kanäle enthält, erfunden.
Bemerkenswerte Vorteile wurden erreicht, indem mehrere Kanäle in einen Chip in einem integrierten Schaltungstestsystem eingebaut werden. Dies verringert die Gesamtgröße des Testsystems, während ermöglicht wird, moderne Halbleitereinrichtungen mit einer großen Anzahl von Anschlüssen (Zuleitungen) zu testen. Die Größe eines Testsystems ist für Halbleiterhersteller sehr wichtig. Halbleiter werden oft in "Reinräumen" getestet. Ein Reinraum weist teure Filterungssysteme auf, um zu verhindern, dass Staub und andere Verunreinigungen die Halbleitereinrichtungen zerstören, insbesondere bevor sie in ein Paket bzw. Gehäuse eingeschlossen sind. Der Bau und der Betrieb jedes Quadatfußes (square-foot) eines Reinraumplatzes ist sehr kostenaufwendig. Es ist somit höchst wünschenswert, die Größe eines Geräts zu beschränken, das in einen Reinraum platziert wird.
Ein weiterer Vorteil, der durch Verringern der Anzahl von integrierten Schaltungschips zum Führen der Kanäle in einem Testsystem erreicht wurde, betrifft die Kosten. Die Kosten des Siliziums, das von der Schaltungsanordnung innerhalb einer integrierten Schaltung belegt wird, stellt einen kleinen Teil der Gesamtkosten der Einrichtung dar. Eine Verpackung des Siliziums, ein Aufbauen einer Schaltungsplatine zum Halten der Einrichtung, ein Aufbau eines Rahmens zum Halten der gedruckten Schaltungsplatinen tragen alle zu wesentlichen Kosten des Endprodukts bei. Sämtliche von diesen Kosten erhöhen die Anzahl von integrierten Schaltungschips.
Trotz der bemerkenswerten Vorteile, die durch Einbauen von mehreren Kanälen in einen integrierten Schaltungschip erhalten werden, konnten Tester bislang diese Vorteile nicht erreichen.
Chapman et al. "A low cost high-performance CMOS timing vernier for ATE", Proc. ITC; Washington, Oktober 21–25, 1995, Seiten 459–468 beschreibt ein automatisches Testgerät mit einem Takt und einer elektronischen Schaltungsanordnung, die einen Zeitgenerator, eine DLL, Verzögerungsleitungen und eine Steuerlogik umfasst, wobei eine Konfiguration mit einem einzelnen Kanal pro Chip bereitgestellt wird.
Joardar et al. "Cross-talk suppression with concentric guard rings", Motorola Technical Developments, Vol. 25, Juli 1995, Seiten 47, 48, beschreibt die Verwendung von Schutzringen (guardrings) auf einem IC.
WO 97/05498 beschreibt ein automatisches Testgerät mit Feinverzögerungsstufen, um bruchteilhaft verzögerte Taktsignale zu erlangen.
US 5,146,121 beschreibt eine Verzögerungsverriegelungsschleife, um eine konstante Verzögerung für eine Anzahl von Verzögerungselementen, die in einem Signalpfad einer integrierten Schaltung angeordnet sind, zu erzielen.
ZUSAMMENFASSUNG DER ERFINDUNG
Unter Berücksichtigung des voranstehenden Hintergrunds ist es eine Aufgabe der Erfindung, einen kostengünstigen Tester bereitzustellen.
Es ist auch eine Aufgabe, einen kleinen Tester bereitzustellen.
Es ist eine weitere Aufgabe, einen kleinen und kostengünstigen Tester mit einem sehr geringen Nebensprechen zwischen Kanälen bereitzustellen.
Die vorgenannten und weitere Aufgaben werden durch einen Tester mit Anschlusselektronik, die in integrierten Schaltungschips ausgeführt ist, gelöst. Mehrere Kanäle sind auf jeden integrierten Schaltungschip gebaut. Die integrierten Schaltungschips können Nebensprechen-Unterdrückungsmechanismen umfassen, um die erforderliche Genauigkeit zu ermöglichen.
In einer Hinsicht bietet die vorliegende Erfindung ein automatisches Testgerät zum Testen von Halbleitervorrichtungen, das automatische Testgerät umfassend a) einen Takt; b) eine Verzögerungsleitung, die aus einer Vielzahl von Verzögerungsstufen besteht, wobei jede Verzögerungsstufe einen Eingang und einen Ausgang und einen Steuereingang aufweist, wobei der Eingang der ersten Verzögerungsstufe mit dem Takt gekoppelt ist und der Eingang jeder weiteren Verzögerungsstufe mit dem Ausgang der vorausgehenden Stufe in der Verzögerungsleitung gekoppelt ist; c) eine Phasendetektor mit einem ersten Eingang, der mit einem Ausgang einer Verzögerungsstufe in der Verzögerungsleitung gekoppelt ist, und mit einem zweiten Eingang, der mit dem Ausgang einer früheren Verzögerungsstufe in der Verzögerungsleitung gekoppelt ist; und d) eine Steuerschaltung mit einem Eingang, der mit dem Ausgang des Phasendetektors gekoppelt ist, und einem Ausgang, der mit dem Steuereingang jeder der Verzögerungsstufen in der Verzögerungsleitung verbunden ist; und e) eine Wählerschaltung mit einer Vielzahl von Eingängen, die mit den Ausgängen jeder zweiten Verzögerungsstufe gekoppelt sind.
In einer bevorzugten Ausführungform gibt es vier Kanäle auf jedem integrierten Schaltungschip. In einer Ausführungsform ist der Nebensprechen-Unterdrückungsmechanismus ein Interpolator-Schaltungsdesign mit einer Zurückweisung einer hohen Energieversorgung. In einer anderen Ausführungsform handelt es sich um die Verwendung von getrennten Energie- und Massewegen für jeden Kanal. In einer anderen Ausführungsform ist der Unterdrückungsmechanismus getrennte Haltekondensatoren für jeden Interpolator. In noch weiteren Ausführungsformen ist der Unterdrückungsmechanismus die Verwendung eines Schutzrings um jeden Interpolator mit einer getrennten Masseverbindung für jeden Schutzring. In einer anderen Ausführungsform ist er eine Kelvin-Verbindung jeder Energie und Masse mit Chip-Anschlussflecken.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung lässt sich besser unter Bezugnahme auf die folgende ausführliche Beschreibung und die beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
1 eine Darstellung, die die Architektur eines Halbleitertesters zeigt;
2A eine vereinfachte schematische Darstellung eines Zeitsteuerungsflankengenerators in einem Testsystem der Erfindung;
2B eine vereinfachte schematische Darstellung einer Steuerschaltungsanordnung, die in 2A gezeigt ist;
2C eine vereinfachte schematische Darstellung der Feinverzögerungs- und Stromsteuerungs-Schaltungsanordnung in 2A;
2D eine vereinfachte schematische Darstellung der Ausrichtungsverzögerungs-Schaltungsanordnung in 2A;
2E eine vereinfachte schematische Darstellung der Verzögerungsstufen-Schaltungsanordnung der 2A;
3 ein Blockdiagramm, das eine Energie, Masse- und Abschirmungsverbindung von mehreren Zeitsteuerungsgeneratoren auf einem einzelnen integrierten Schaltungschip darstellt; und
4 ein vereinfachtes Diagramm, das eine Implementierung einer Flankengeneratorabschirmung für mehrere Flankengeneratoren innerhalb eines Kanals darstellt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
1 zeigt einen Tester 100 in Form eines vereinfachten Blockdiagramms. Der Tester 100 wird von einer Testsystem-Steuereinrichtung 110 gesteuert. Die Testsystem-Steuereinrichtung 110 erzeugt digitale Steuerwerte für jeden Kanal des Testers 100. Die digitalen Steuerwerte spezifizieren derartige Dinge, wie wann jeder Kanal ein Testsignal erzeugen sollte oder ein derartiges messen sollten, den Wert, der erzeugt werden sollte, und das Format für dieses Testsignal.
Steuerinformation wird für jeden Zyklus bereitgestellt, in dem der Tester arbeitet. Die Daten, die dafür benötigt werden, um zu spezifizieren, welche Signale jeder Kanal für jeden Zyklus während eines Tests erzeugen oder messen sollte, wird manchmal als ein Muster bezeichnet. Das Muster wird in dem Speicher 120 gespeichert.
Zusätzlich zur Bereitstellung von digitalen Steuerwerten stellt die Testsystem-Steuereinrichtung 110 ein Zeitsteuerungssignal bereit, welches diesen Start jedes Testerzyklusses identifiziert. Dieses Zeitsteuerungssignal wird manchmal als "T0" oder "Beginn einer Periode" (BOP) bezeichnet. Andere Teile des Testers, die auf einer Pro-Zyklus-Basis arbeiten, werden von dem T0-Signal getriggert.
Die digitalen Steuerwerte sowie das T0-Signal werden an einer Vielzahl von Kanälen 114 bereitgestellt. Ein typischer Tester weist zwischen 64 und 1024 Kanälen auf. Jedoch ist die Anzahl von Kanälen für die Erfindung nicht wichtig. Jeder Kanal enthält im Allgemeinen die gleiche Schaltungsanordnung.
Innerhalb jedes Kanals 114 gibt es eine Vielzahl von Zeitsteuerungsgeneratoren 116. Jeder Zeitsteuerungsgenerator 116 erzeugt eine Zeitsteuerungsflanke, die die Zeit eines Ereignisses innerhalb des Testers 100 steuert. Diese Ereignisse könnten derartige Dinge sein wie der Start eines Testimpulses, der an eine Einrichtung 112 gelegt wird, die gerade getestet wird, oder das Ende des Testimpulses. Eine Flanke könnte auch verwendet werden, um eine Messung eines Signals von der zu testenden Einrichtung 112 zu triggern.
Die Zeit, zu der eine Zeitsteuerungsflanke auftreten sollte, wird relativ zu dem Start des Zyklusses spezifiziert. Die Zeitsteuerungsdaten zeigen deshalb den Verzögerungsbetrag nach dem T0-Signal an, wann die Zeitsteuerungsflanke erzeugt werden soll. In einer bevorzugten Ausführungsform wird die Zeitsteuerungsinformation durch mehrere Gruppen von Datenbits spezifiziert, wobei jede Gruppe von Bits Zeitperioden mit einer immer feineren Auflösung darstellen. Die höchstwertige Gruppe von Bits stellt eine Verzögerung als eine ganzzahlige Anzahl von Perioden eines Systemtakts dar. Der Verzögerungsbetrag, der von der höchstwertigen Gruppe von Bits spezifiziert wird, kann leicht durch Zählen einer ganzzahligen Anzahl von Impulsen des Systemtakts erzeugt werden. Die nächsthöchstwertige Gruppe von Bits stellt eine Verzögerung in Intervallen dar, die irgendein Bruchteil des Systemtakts sind. Diese Bits werden manchmal als der "Bruchteilsabschnitt" der Zeitsteuerungsdaten bezeichnet. Diese Verzögerung muss von einem Interpolator erzeugt werden.
Die Zeitsteuerungsflanken von sämtlichen Zeitsteuerungsgeneratoren 116 innerhalb eines einzelnen Kanals werden an einen Formatierer 118 weitergeleitet. Zusätzlich zum Empfangen von Zeitsteuerungsflanken empfängt auch der Formatierer 118 andere Steuerinformationen von der Testsystem-Steuereinrichtung 110. Diese Steuerinformation könnte den Wert des Testsignals anzeigen, das während einer Periode erzeugt werden soll, d. h. eine logische 1 oder eine logische 0. Sie könnte auch andere Dinge spezifizieren, wie das Format des Signals, das an die zu testende Einrichtung 112 angelegt wird. Zum Beispiel werden alle Formate wie "Rückkehr auf Null" (return to zero), "Umgeben durch ein Komplement" (sunound by complement), "Rückkehr auf Eins" (return to one) und "Keine Rückkehr nach Null" (non return to zero) alle manchmal verwendet. Diese Formate könnten von dem Formatierer 118 auferlegt werden.
1 zeigt eine Testsystemarchitektur, die die Rolle der Zeitsteuerungsgeneratoren 116 darstellt. Andere Architekturen sind möglich. Die spezifische Quelle einer Steuerinformation für die Zeitsteuerungsgeneratoren 116 und die spezifische Verwendung der Zeitsteuerungsflanken, die sie erzeugen, ist für die Erfindung nicht kritisch.
Bezugnehmend nun auf 2A ist die Schaltungsanordnung eines Zeitsteuerungs-Generators 116 in Übereinstimmung mit der Erfindung gezeigt. Digitale Zeitsteuerungsdaten von einer Testsystem-Steuereinrichtung 110 werden an den Zeitsteuerungs-Generator 116 angelegt. Der Zeitsteuerungs-Generator 116 erzeugt dann eine Zeitsteuerungs-Flanke, die von dem Formatierer 118 (1) oder anderswo in dem Tester verwendet wird.
Eine digitale Verzögerungsleitung 210 ist gezeigt. Die Verzögerungsleitung ist vorzugsweise eine CMOS-Verzögerungsleitung und weiter bevorzugt eine differentielle Verzögerungsleitung. Die Stufen der Verzögerungsleitung werden nachstehend mit näheren Einzelheiten im Zusammenhang mit der 2E gezeigt.
2A zeigt, dass 16 Verzögerungsstufen 212(1) ... 212(16) in eine Verzögerungsleitung 210 kaskadiert sind. Der Eingang zu der Verzögerungsleitung 210 wird aus einem Systemtakt abgeleitet, der als ein differentieller Takt auf den Leitungen CLOCKP und CLOCKN gezeigt ist. Vor Anlegung an die Verzögerungsleitung 210 wird der Systemtakt in der Verzögerungsstufe 212(0) konditioniert. Mehr als eine Verzögerungsstufe könnte für eine Konditionierung verwendet werden. Die Verzögerungsstufe 212(0) ist wie die anderen Stufen in der Verzögerungsleitung 210. In dieser Weise empfängt der Eingang jeder Verzögerungsstufe 212(1) ... 212(16) in der Verzögerungsleitung 210 ein Eingangssignal von der gleichen Art von Schaltungsanordnung. Sämtliche Verzögerungsstufen 212(1) ... 212(16) empfangen deshalb Eingänge mit dem gleichen Spannungsausschlag, was zu einer geringeren Veränderung in der Verzögerung von Stufe zu Stufe führt.
In einer bevorzugten Ausführungsform weist der Systemtakt eine Frequenz von 100 MHz auf. Jedoch ist die Frequenz des Systemtakts für die Erfindung nicht kritisch und könnte sogar variabel sein. Der Systemtakt ist vorzugsweise ein höchst stabiler Takt und wird an sämtliche Zeitsteuerungsgeneratoren 116 in dem Tester 100 geleitet.
Der Eingang und der Ausgang der Verzögerungsleitung 210 werden an den Phasendetektor 214 jeweils durch Differential-zu-Einzelenden-Pufferverstärkern 237(1) und 237(2) geführt. Der Ausgang des Phasendetektors 214 wird an eine Steuerschaltung 216 geführt. Die Steuerschaltung 216 erzeugt Steuersignale, die an einen Steuereingang VC in jeder Verzögerungsstufe 212 zurückgeführt werden. Das Steuersignal stellt die Verzögerung durch jede Verzögerungsstufe 212 ein. Die Verzögerungsleitung 210, der Phasendetektor 214 und die Steuerschaltung 216 implementieren eine Einheit, die als eine in der Verzögerung eingerastete Schleife bekannt ist (Delay Locked Loop). Von der Schleife wird gesagt, dass sie "eingerastet" ist, wenn die Verzögerung durch die Verzögerungsleitung 210 einer Periode des Systemtakts gleicht. In der Ausführungsform der 2A führt dies dazu, dass jede Verzögerungsstufe den Systemtakt um ein Sechzehntel einer Periode des Systemtakts verzögert.
Der Phasendetektor 214 ist wie herkömmlicherweise in eine Verzögerungs-eingerasteten Schleife angetroffen. Die Steuerschaltung 216 ist ähnlich zu einer Ladungspumpe, so wie sie in einer herkömmlichen Verzögerungs-eingerasteten Schleife verwendet wird. Jedoch ist sie modifiziert worden, wie nachstehend erläutert, um das Nebensprechen zwischen Interpolatoren zu verringern.
Der Ausgang DO jeder Verzögerungsstufe 212 wird an einen differentiellen Multiplexer 220 geführt. Der Multiplexer 220 wählt den Ausgang einer der Verzögerungsstufen 212, wie von bestimmten Bits der Zeitsteuerungsdaten spezifiziert. In 2A stellen die Bits 4–7 die Bits höherer Ordnung des Bruchteilabschnitts der Zeitsteuerungsdaten dar. Weil die Ausgänge von Verzögerungsstufen 212 um ein Sechzehntel der Periode des Systemtakts verzögert sind, stellt der Ausgang des Multiplexers 220 ein Taktsignal bereit, welches um ein Vielfaches von einem Sechzehntel der Systemtaktperiode verzögert worden ist.
Um eine feinere Auflösung für die Verzögerung zu erhalten, wird der Ausgang des Multiplexers 220 an eine Feinverzögerungsschaltung 222 weitergeleitet. Die Feinverzögerungsschaltung 222 wird durch die Bits 0–3 der Zeitsteuerungsdaten gesteuert. Die Bits 0–3 stellen eine zusätzliche Verzögerung dar, die ein Vielfaches von 1/256 einer Periode des Systemtakts ist. Der Betrieb der Feinverzögerungsschaltung 222 wird im Zusammenhang mit der 2C mit näheren Einzelheiten nachstehend beschrieben.
Um eine größere Genauigkeit bereitzustellen, wird eine Stromsteuerschaltung 224 im Zusammenhang mit der Feinverzögerungsschaltung 222 verwendet. Der Betrieb der Stromsteuerschaltung 224 wird nachstehend im Zusammenhang mit der 2C beschrieben. Die Stromsteuerschaltung 224 empfängt einen Steuereingang von einem Kalibrierungsregister 226. Wie in dem technischen Gebiet bekannt, wird ein Tester durch Programmieren eines Testers zum Erzeugen eines Testsignals zu einer spezifischen Zeit kalibriert. Die tatsächliche Zeit, zu der das Testsignal erzeugt wird, wird gemessen, um die Differenz zwischen der gewünschten Zeit und der tatsächlichen Zeit, zu der der Tester Signale erzeugt, zu bestimmen. Kalibrierungswerte könnten aus dieser Information berechnet werden. Alternativ werden die Kalibrierungswerte eingestellt, bis der Tester tatsächlich ein Testsignal zu der gewünschten Zeit erzeugt und die Kalibrierungswerte, die das gewünschte Ergebnis erzeugt, werden gespeichert. Die Inhalte des Kalibrierungsregisters 226 werden unter Verwendung eines Kalibrierungsprozesses bestimmt.
Der Ausgang der Feinverzögerung 222 ist ein differentielles Signal, das eine verzögerte Version des Systemtakts darstellt. Es wird um einen Bruchteil einer Periode des Systemtakts verzögert. Die Verzögerung beträgt einige Vielfache von 1/256 der Systemtaktperiode. Das differentielle Signal wird an einen Differential-zu-Einzelenden-Wandler 228 angelegt. Der Ausgang des Differential-zu-Einzelenden-Wandlers 228 wird an eine Durchschaltschaltung 230 angelegt.
Der Eingang der Durchschaltschaltung 230 ist ein Taktsignal, d. h. eine Folge von Impulsen, die bei periodischen Intervallen auftreten. Er ist lediglich relativ zu dem Systemtakt um einen programmierten Betrag verzögert worden. Um eine Zeitsteuerungsflanke zu bilden, muss einer der Impulse gewählt werden. Die Durchschaltschaltung 230 wählt den gewünschten Impuls, um die benötigte Flanke zu erzeugen. Eine Ausrichtungsverzögerungsschaltung 234 stellt ein Steuersignal bereit, welches spezifiziert, welcher der Impulse von der Durchschaltschaltung 230 weitergegeben wird, um zu der geeigneten Zeit eine Zeitsteuerungsflanke zu erzeugen.
Eine Ausrichtungsverzögerungsschaltung 234 wird mit näheren Einzelheiten im Zusammenhang mit der 2D nachstehend beschrieben. Hierbei reicht es aus zu erwähnen, dass der Zähler 236 die höchstwertigen Bits oder einen ganzzahligen Abschnitt der Zeitsteuerungsdaten empfängt. Der Zähler 236 wird durch das T0 oder den Beginn eines Zyklussignals zurückgesetzt und zählt dann Impulse des Systemtakts, bis die gewünschte Anzahl von Perioden des Systemtakts vergangen sind. Wenn die erforderliche ganzzahlige Anzahl von Perioden des Systemtakts vorüber ist, erzeugt der Zähler 236 ein Anschlusszählsignal, das an die Ausrichtungsverzögerung 234 geht. Die Ausrichtungsverzögerung 234 empfängt auch als Eingänge die Bits 4–7 der Zeitsteuerungsdaten und Ausgänge von den Verzögerungsstufen 212. Die Ausgänge der Verzögerungsstufen 212(1) ... 212(16) werden von Differential-zu-Einzelenden-Wandlern 238(1) ... 238(16) in Einzelenden-Signale umgewandelt. Diese Information ermöglicht der Ausrichtungsverzögerungsschaltung 234 ein Steuersignal zu erzeugen, welches die Durchschaltschaltung 230 freigibt, um den gewünschten Impuls von der Folge von Impulsen, die von der Feinverzögerung 222 erzeugt werden, durchzulassen. Durchschaltschaltungen, die einen gewählten Impuls aus einem Impulszug weiterleiten können, sind in dem technischen Gebiet bekannt und müssen nicht weiter beschrieben werden.
Bezugnehmend auf 2E sind Einzelheiten einer Repräsentativen der Verzögerungsstufen 212(0) ... 212(16) gezeigt. Die Anschlüsse, die mit IN+ und IN– bezeichnet sind, stellen ein einzelnes differentielles Eingangssignal dar. Die Anschlüsse, die mit OUT+ und OUT– bezeichnet sind, stellen ein einzelnes differentielles Ausgangssignal bereit. Für Verzögerungsstufen 212(0) ... 212(16) sind die Anschlüsse IN+ und IN– mit den Anschlüssen OUT+ bzw. OUT– der vorangehenden Stufe in der Kette von Verzögerungsstufen sowie mit einem Differential-zu-Einzelenden-Wandler verbunden. Für die Stufe 212(0) sind die Anschlüsse IN+ und IN– mit dem Systemtakt verbunden, wie in 2A gezeigt. Für die Stufe 212(16) sind die Anschlüsse OUT+ und OUT– mit einem Differential-zu-Einzelenden-Wandler 237(2) und einer Blindverzögerungszelle 212(17) verbunden, wie in 2A gezeigt. Der einzige Zweck von 212(17) besteht darin, sicherzustellen, dass 212(16) die gleiche Ladung wie sämtliche der vorangehenden Stufen aufweist.
Die Eingangssignale IN+ und IN– werden an ein differentielles Paar von Transistoren 280 und 281 angelegt. Der Strom in der Verzögerungsstufe 212 wird von einem Steuersignal VC1 gesteuert, das von der Steuerschalung 216 in einer nachstehend im Zusammenhang mit 2B beschriebenen Weise abgeleitet wird.
Die Transistoren 283 und 284 dienen als Lasten für das differentiale Paar von Transistoren 280 und 281. Die Transistoren 285 und 286, die zu den Lasttransistoren 283 und 284 parallel geschaltet sind, werden von einem Steuersignal VC2 gesteuert, welches ebenfalls von der Steuerschaltung 216 abgeleitet ist, wie nachstehend im Zusammenhang mit 2B beschrieben.
Die Transistoren 285 und 286 stellen eine Steuerung über dem Spannungsausschlag an Anschlüssen OUT+ und OUT– bereit, um sicherzustellen, dass das Ausgangssignal einen ausreichenden Ausschlag aufweist, wenn die Verzögerung durch die Verzögerungsstufe 212 von dem Steuersignal VC1 eingestellt wird. Wenn das Steuersignal VC1 abnimmt, dann nimmt der Strom durch die Verzögerungszelle ab. Ohne Transistoren 285 und 286 würde eine Abnahme im Strom den Spannungsabfall über den Transistoren 283 und 284 verkleinern. Die Verkleinerung in der Spannung gibt den Anschlüssen OUT+ und OUT– eine Ruhespannung, die näher zu V_DD ist. Weil die Spannung an OUT+ und OUT– niemals über V_DD schwingen bzw. ausschlagen kann, verringert eine Ruhespannung näher zu V_DD den Ausschlag.
Wenn das Steuersignal VC1 abnimmt, sollte deshalb das Steuersignal VC2 zunehmen, wodurch die Ruhespannung bei OUT+ und OUT– in einem vernünftigen Maße tendenziös konstant gehalten wird. Der Ausschlag an den Ausgängen OUT+ und OUT– wird deshalb über einem breiten Bereich von Werten für VC1 aufrechterhalten.
Die Transistoren 288 und 289, im Zusammenhang mit dem Transistor 287, puffern die Signale an den Anschlüssen OUT+ und OUT–, sodass sie mit einem Multiplexer 220 (2A) gekoppelt werden können. Die Drains der Transistoren 288 und 289 sind Strommodusverbindungen zu einem Eingangsmultiplexer 220. Der Transistor 287 regelt den Strom durch diese Transistoren im Ansprechen auf ein Steuersignal VC1.
Bezugnehmend nun auf 2B werden Einzelheiten der Steuerschaltung 216 gezeigt. Die Steuerschaltung 216 enthält ein Ladungspumpe 250, so wie dies in einer herkömmlichen Verzögerungseingerasteten Schleife herkömmlich ist. Der Ausgang der Ladungspumpe ist mit dem Kondensator 252 verbunden. In einer herkömmlichen Verzögerungs-eingerasteten Schleife ist das andere Ende des Kondensators 252 mit Masse verbunden, um etwas zu bilden, was im Wesentlichen ein Tiefpassfilter ist.
In der Steuerschaltung 216 ist das andere Ende des Kondensators 252 mit V_DD, der Spannungsversorgung, verbunden. Der Sourceanschluss des Transistors 254 ist zu dem Kondensator 252 parallel geschaltet. Ein "UP"-Signal (AUFWÄRTS) von dem Phasendetektor 214 zeigt an, dass die Verzögerungsleitung 210 zu schnell läuft. Die Ladungspumpe 250 hebt die Ausgangsspannung im Ansprechen auf das "UP"-Signal von dem Phasendetektor 214 an, was den Spannungsabfall über dem Kondensator 252 verringert. Somit verringert die Gate-zu-Source-Spannung des Transistors 254 den Sourcestrom des Transistors 254.
Ein "DOWN"-Signal (ABWÄRTS) von dem Phasendetektor 214 weist den entgegengesetzten Effekt für den Sourcestrom des Transistors 254, auf. Somit zeigt der Sourcestrom des Transistors 254 an, ob die Verzögerung durch die Verzögerungsleitung 210 verkleinert oder vergrößert werden muss.
Der Transistor 256 ist zu dem Transistor 254 in Reihe geschaltet. Wenn der Sourcestrom in dem Transistor 254 zunimmt, dann nimmt der Drain-zu-Source-Strom um einen gleichen Betrag in dem Transistor 256 zu. Wenn der Stromfluss in dem Transistor 256 zunimmt, nimmt auch die Gate-zu-Source-Spannung des Transistors 256 ebenfalls zu. Somit ist die Gate-zu-Source-Spannung des Transistors 256 proportional zu der Spannung über dem Kondensator 252. Weil die Spannung über den Kondensator 252 anzeigt, ob die Verzögerung durch die Verzögerungsleitung 210 (2A) vergrößert oder verkleinert werden sollte, stellt die Gate-zu-Source-Spannung des Transistors 256 ein Signal dar, welches proportional zu der benötigten Einstellung der Verzögerung ist und wird mit VC1 bezeichnet, was, wie voranstehend beschrieben, ein Element des Signals VC ist, das eine Verzögerung durch jede der Verzögerungsstufen 212 (2A) steuert.
Das zweite Element des Steuersignals VC ist das Signal VC2 und wird ebenfalls von der Schaltungsanordnung erzeugt, die in 2B gezeigt ist. Die Transistoren 257, 258 und 259 bilden zusammen genommen einen Steuersignalspiegel, der ein Signal VC2 aus VC1 entwickelt. Das Gate und die Drain des Transistors 257 ist zu VC1 gezogen. Dieser Punkt ist auf das Gate des Transistors 258 gezogen, was sicherstellt, dass das Gate des Transistors 258 dem Pegel des Signals VC1 folgt. Der Strom durch den Transistor 258 ist deshalb proportional zu dem Signal VC1. Wenn der Transistor 259 in Reihe zu dem Transistor 258 konfiguriert ist, ist sein Strom genauso proportional zu VC1.
Das Gate und die Source des Transistors 259 sind zusammengeschaltet. Wenn das Signal VC1 ansteigt und der Strom durch den Transistor 259 ansteigt, steigt somit die Spannung über dem Transistor 159 an und die Source-Spannung, mit VC2 bezeichnet, nimmt ab. Mit dieser Konfiguration fällt das Signal VC2 ab, wenn VC1 zunimmt, wobei der gewünschte Zusammenhang zwischen den Signalen bereitgestellt wird, die das Steuersignal VC bilden.
Ein wichtiger Aspekt des Signals VC ist, dass es, obwohl es sich auf die Spannung über dem Kondensator 252 bezieht, größtenteils unabhängig von dem tatsächlichen Wert von V_DD ist. Wenn sich V_DD ändert, wird die Gate-zu-Drain-Spannung des Transistors 254 gleich bleiben und der Strom durch die Transistoren 254 und 256 wird genauso unverändert bleiben. Weil der Stromfluss durch die Transistoren der Vorgang ist, der den Pegel des Steuersignals VC diktiert, ist das Steuersignal von Schwankungen in dem Wert von V_DD isoliert.
Dieses Design stellt ein verringertes Nebensprechen im Vergleich mit dem Stand der Technik bereit. Eine Vorgehensweise, mit der transiente Signale ein Nebensprechen verursachen, ist durch die Erzeugung von Schwankungen in V_DD. Wenn das Steuersignal der Verzögerungs-eingerasteten Schleife auf Änderungen in dem Wert von V_DD empfindlich ist, erzeugen Schwankungen in V_DD unerwünschte Änderungen in dem Steuersignal, welches zu Zeitsteuerungsungenauigkeiten führt. Die Zeitsteuerungsungenauigkeiten sind besonders schlecht, wenn z. B. Änderungen in V_DD tatsächlich als ein Steuersignal zum Einstellen einer Verzögerung verwendet werden. Die Steuerschaltung 216 verringert das Nebensprechen, indem das Steuersignal VC unabhängig von V_DD gemacht wird.
Bezugnehmend auf 2C ist die Feinverzögerung 222 mit näheren Einzelheiten gezeigt. Der differentielle Ausgang des Multiplexers 220 (2A) wird an einen differentiellen Pufferverstärker 260 angelegt. Der Ausgang des differentiellen Pufferverstärkers 260 wird als der Eingang an einen Differential-zu-Einzelenden-Wandler 228 angelegt.
Der Ausgang des differentiellen Pufferverstärkers 260 weist auch eine Reihe von Paaren von Kondensatoren auf, die schaltbar damit verbunden sind. Die schaltbar verbundenen Kondensatoren bilden eine variable Last, die verwendet werden kann, um die Schaltgeschwindigkeit des differentiellen Pufferverstärkers 260 und dadurch die Verzögerung durch die Feinverzögerungsschaltung 222 zu steuern.
Die Kondensatoren sind mit 1C, 2C, 4C und 8C bezeichnet. Die Kondensatoren sind in Übereinstimmung mit ihren Zahlen bemessen. Der Kondensator 2C ist zweimal so groß wie der Kondensator 1C. Der Kondensator 4C ist viermal so groß wie der Kondensator 1C. Der Kondensator 8C ist achtmal so groß wie der Kondensator 1C. In einer bevorzugten Ausführungsform wird die Größeneinstellung der Kondensatoren dadurch erreicht, dass einfach mehrere Kondensatoren zum Bilden von größeren Kondensatoren verwendet werden. Zum Beispiel werden zwei Kondensatoren verwendet, um den Kondensator 2C zu bilden, und acht Kondensatoren werden verwendet, um den Kondensator 8C zu bilden.
Die Kondensatoren sind in Paaren implementiert, wobei ein Kondensator jeder Größe schaltbar jeweils mit dem invertierten und nicht-invertierten Ausgang des differentiellen Pufferverstärkers 260 verbunden ist. Dies Konfiguration stellt sicher, dass auf einen Signalübergang auf dem Ausgang des differentiellen Pufferverstärkers 460 hin eine konstante kapazitive Last vorhanden sein wird, unabhängig davon, ob der Ausgang gerade von einem logischen Hoch-Pegel auf einen logischen Niedrig-Pegel oder von einem logischen Niedrig-Pegel auf einen logischen Hoch-Pegel übergeht.
Die Schalter, die mit x1, x2, x4 und x8 bezeichnet sind, die jeden der Kondensatoren 1C, 2C, 4C und 8C verbinden, können einfach als Schalttransistoren implementiert werden. Die Größe der Schalttransistoren wird so eingestellt, dass der Widerstand des Schalters sich umgekehrt proportional zu der Größe des Kondensators, mit dem er verbunden ist, verändert. Mit diesem Verhältnis von Widerständen und Kondensatoren ist die RC-Zeitkonstante, die zu jedem Kondensator/Schalter-Paar gehört, die gleiche. Die Änderung in der Verzögerung, die eingeführt wird, wenn ein Kondensator auf den Ausgang des differentiellen Pufferverstärkers 260 geschaltet wird, hängt somit nur von der Größe der Kondensatoren 1C, 2C, 4C oder 8C und nicht von der RC-Zeitkonstanten der Schaltung ab. Die Schalter X1, X2, X4 und X8 können durch Parallelverdrahtung von mehreren Schalttransistoren implementiert werden. Zwei Transistoren werden verwendet, um den Schalter X2 zu bilden, und acht Transistoren werden verwendet, um den Schalter X8 zu bilden.
Die Größe der Widerstände x1, x2, x4 und x8 und der Kondensatoren 1C, 2C, 3C und 8C wird so gewählt, dass dann, wenn alle vier Paare von Kondensatoren auf den Ausgang des differentiellen Pufferverstärkers 260 geschaltet werden, die Verzögerung durch die Feinverzögerung 222 um ein Sechzehntel einer Periode des Systemtakts zunimmt. Wenn somit lediglich Kondensatoren 1C herein geschaltet werden, sollte die Verzögerung um 1/256 der Systemtaktperiode ansteigen. Die Berechnung von Widerstands- und Kapazitätswerten muss nicht unbedingt exakt sein, wenn alt bekannte Kalibrierungs- und Software-Korrekturtechniken verwendet werden.
Die Schalter x1, x2, x4 und x8 werden von den Bit 0–3 der Zeitsteuerungsdaten gesteuert. In der beschriebenen Ausführungsform zeigen diese Bits den Betrag der Verzögerung an, den die Feinverzögerung 222 in Inkrementen von 1/256 einer Systemtaktperiode hinzufügt. Mit den geeignet bemessenen Kondensatoren wird dieses Ergebnis dadurch erreicht, dass das Bit 0 den Schalter zu dem Kondensator 1C steuert, das Bit 1 den Schalter zu dem Kondensator 2C steuert, das Bit 2 den Schalter zu dem Kondensator 4C steuert und das Bit 3 den Schalter zu dem Kondensator 8C steuert.
2C zeigt auch Einzelheiten einer Stromsteuerschaltung 224. Die Stromsteuerschaltung 224 stellt die Veränderungen in der Schaltgeschwindigkeit des Differential-Pufferverstärkers 260 zu dem Differential-zu-Einzelenden-Wandler 228 ein. Die Geschwindigkeit von diesen Schaltungen könnte sich als Folge von Änderungen in der Umgebungstemperatur oder Änderungen in der On-Chip-Temperatur, verursacht durch einen Leistungsverlust in der integrierten Schaltung, auf der die Feinverzögerungsschaltung 222 implementiert ist, ändern. Die Stromsteuerschaltung 224 wird insbesondere benötigt, weil die Feinverzögerungsstufe 222 nicht identisch zu Verzögerungsstufen 212 (2B) ist. Die Feinverzögerungsstufe 222 wird, weil sie dafür vorgesehen ist, eine Feinverzögerungseinstellung zu bilden, unterschiedliche Verzögerungscharakteristiken als die Verzögerungsstufen 212 aufweisen (2B).
Die Stromsteuerschaltung 224 arbeitet auf dem Steuersignal VC1. Das Steuersignal VC1 wird auf Grundlage der Ausbreitungsverzögerung durch die Verzögerungsleitung 210 (2A) erzeugt. Insbesondere basiert sie auf Abweichungen der Verzögerung von dem ausgelegten Wert. Wenn die Schaltungen auf dem Chip, der die Verzögerungsleitung 210 und die Feinverzögerung 222 enthält, eine Verzögerung aufweisen, die sich von dem ausgelegten Wert unterscheidet, wird VC1 somit einen Wert aufweisen, der proportional zu der Differenz ist. Wenn sich die Verzögerung durch die Schaltungen auf dem Chip ändert, wird sich somit auch VC1 ändern. Es sind genau diese Änderungen in VC1 im Ansprechen auf Änderungen in der Verzögerung, die VC1 ermöglichen, zum Einstellen der Verzögerung in den Verzögerungsstufen 212(1) ... 212(16) verwendet zu werden, sodass sie die erforderliche Verzögerung in jeder Stufe aufweisen.
Obwohl die Verzögerung durch die Feinverzögerung 222 nicht die gleiche wie die Verzögerung durch irgendwelche der Verzögerungsstufen 212(1) ... 212(16) ist, kann die Notwendigkeit für eine Verzögerungseinstellung in der Feinverzögerung 222 über einen Kalibrierungsprozess zu dem benötigten Betrag einer Einstellung in den Verzögerungsstufen 212(1) ... 212(16) korreliert werden. Somit kann ein Steuersignal VC nicht verwendet werden, um die Verzögerung in der Feinverzögerung 222 zu steuern, kann aber beim Bestimmen eines geeigneten Steuersignals verwendet werden. Die Stromsteuerung 224 bestimmt das geeignete Steuersignal aus dem Steuersignal VC auf Grundlage eines Kalibrierungswerts, der in dem Kalibrierungsregister 226 gespeichert ist.
Der Differential-Pufferverstärker 260 und der Differential-zu-Einzelenden-Wandler 228 sind unter Verwendung eines differentielle Paars von Transistoren, die in einer gemeinsamen Source-Konfiguration verschaltet sind, implementiert. Durch Steuern des kombinierten Stromflusses von den Sourcen der differentiellen Paare heraus kann die Schaltgeschwindigkeit und deshalb die Verzögerung des Differential-Pufferverstärkers 260 und des Differential-zu-Einzelenden-Wandlers 228 geregelt werden. Die Stromsteuerung 224 ist mit dem gemeinsame Source-Anschluss der differentiellen Paare verbunden und regelt deshalb die Verzögerung der Feinverzögerung 222.
Um den benötigten Strom bereitzustellen, wird ein Steuersignal VC1 durch eine Reihe von Schaltern 264A ... 264D an die Gate-Anschlüsse der Transistoren 262B ... 262E angelegt. Wenn ein Schalter 264A ... 264D geschlossen wird, wird sich der Drain-zu-Source-Strom durch den zugehörigen Transistor 262B ... 262E jeweils im Ansprechen auf Änderungen in dem Steuersignal VC1 verändern. Der Transistor 262A ist mit VC1 über einen dazwischen liegenden Schalter verbunden und spricht immer auf Änderungen in VC1 an.
Die Drains von sämtlichen Transistoren 262A ... 262E sind zusammengeschaltet und sind mit den gemeinsamen Sourcen des differentiellen Paars innerhalb des Differential-Pufferverstärkers 260 verbunden. Der gesamte Strom, der durch das differentielle Paar fließt, gleich dem gesamten Stromfluss durch die einzelnen Transistoren 262A ... 262E, die verbunden sind, um das Signal VC1 durch einen jeweiligen Schalter 264A ... 264D zu steuern.
Der Stromfluss durch das differentielle Paar des Differential-Pufferverstärkers 260 und des Differential-Einzelenden-Wandlers 228 ist somit proportional zum Steuersignal VC1, aber die Proportionalitätskonstante kann durch selektives Schließen von einigen oder sämtlichen Schaltern 264A ... 264D eingestellt werden. Weil die Schalter durch den Wert in dem Kalibrierungsregister 226 gesteuert werden, steuert der Wert in dem Kalibrierungsregister 226 deshalb die Verstärkung des Korrekturfaktors für die Verzögerung in der Feinverzögerung 222. So lange wie die Verzögerungen in der Verzögerungsleitung 210 (2A) und der Feinverzögerung 222 linear korreliert sind, was für eine echte Approximation von Schaltungen, die auf dem gleichen integrierten Schaltungschip gebildet sind, zutrifft, können somit Differenzen in der Schaltungsauslegung, im Layout oder andere Faktoren, die verhindern könnten, dass ein einzelnes Steuersignal zum Steuern der Verzögerungen verwendet wird, jeweils verwendet werden. Irgendwelche Fehler, die durch Verwenden des gleichen Steuersignals zum Einstellen der Verzögerung in der Verzögerungsleitung 210 und der Feinverzögerung 222 eingeleitet werden, können durch einen Kalibrierungsprozess korrigiert werden, bei dem ein geeigneter Wert für ein Kalibrierungsregister 226 bestimmt wird.
In der bevorzugten Ausführungsform ist die Größe der Transistoren 262B ... 262E so ausgelegt, dass unterschiedliche Stromverstärkungen bereitgestellt werden. Die Verstärkungen werden binärgewichtet, sodass sie den Bitpositionen in dem Kalibrierungsregister 226 entsprechen. Wie in der Figur gezeigt, weist der Transistor 262C eine Verstärkung auf, die zweimal so groß wie diejenige des Transistors 262B ist; 262D weist eine Verstärkung von viermal so groß wie 262B auf, und 262E weist eine Verstärkung von achtmal so groß wie 262B auf. Der Nettoeffekt dieser Gewichtung besteht darin, effektiv das Steuersignal VC1 mit dem Wert in dem Kalibrierungsregister 226 zu multiplizieren. Der Wert in dem Kalibrierungsregister wird durch den Kalibrierungsmessprozess gewählt, um die erforderliche Verzögerung durch die Feinverzögerungsstufe 222 bereitzustellen.
Weil der Transistor 262A eingestellt ist, um immer ein zu sein, fügt er einen festen Versatz zu dem Steuerstrom in dem Differential-Verstärker 260 hinzu. In einer bevorzugten Ausführungsform ist die Größe des Transistors 262A so eingestellt, dass er eine Stromverstärkung aufweist, die ungefähr dreimal so groß wie der Transistor 262B ist. Die Feinverzögerungsstufe 222 und der Transistor 262A sind so ausgelegt, dass dann, wenn sämtliche Schalter 264A ... 264D offen sind, die Verzögerung durch die Feinverzögerungsstufe 222 geringfügig kleiner als die benötigte Verzögerung der Feinverzögerung 222 ist. Eine Simulation oder ein Experiment könnten benötigt werden, um die richtigen Größen der Komponenten zu bestimmen. In einer bevorzugten Ausführungsform weist der Transistor 262B eine Verstärkung auf, die ungefähr ein Sechzehntel der Größe des Transistors 256 (2B) ist.
Die Verzögerung durch den Differential-zu-Einzelenden-Verstärker 228 kann ebenfalls von VC1 gesteuert werden. VC1 ist mit dem Gate des Transistors 262F verbunden, der dann den Strom durch den Verstärker 228 regelt.
Nun wird auf 2D Bezug genommen, in der Einzelheiten einer Ausrichtungsverzögerungsschaltung 234 gezeigt sind. Die Ausrichtungsverzögerung 234 weist zwei identische Einheiten 270A und 270B auf. Die Einheiten 270A und 270B erzeugen ein Durchschaltsignal für sukzessive Zyklen des Testerbetriebs. Eine Verzweigerschaltung (Routerschaltung) 272 richtet eine Steuerinformation an die geeignete der Einheiten 270A oder 270B und erhält das Durchschaltsignal von der geeigneten Einheit während jedes Testerzyklusses. Die Verzweigerschaltung 272 ist somit lediglich eine einfache Schaltschaltung, die zwischen den Einheiten bei jedem Testzyklus hin- und herwechselt.
Weil die Einheiten 270A und 270B identisch sind, sind Einzelheiten von nur einer Einheit 270A gezeigt. Für jeden Zyklus, in dem die Einheit 270A die aktive Einheit ist, gibt sie ein Durchschaltsignal aus, welches grob um den Impuls an dem Ausgang der Feinverzögerung 222 (2A) zentriert ist, der die gewünschte Zeitsteuerungsflanke darstellt. In der bevorzugten Ausführungsform weist der Systemtakt eine Periode von 10 Nanosekunden auf. Das Durchschaltsignal weist eine Dauer von ungefähr 5 Nanosekunden auf. In dieser Weise wird lediglich ein einzelner Taktimpuls gewählt, um den Flankenausgang des Zeitsteuerungsgenerators 116 bereitzustellen.
Die Einheit 270A ist aus einer Kette von Flip-Flops 274A ... 274K gebildet. Der Eingang zu der Kette kommt von dem Zähler 236 (2A), durch die Router-Schaltungsanordnung 272 geroutet. Bis der Zähler 236 die erforderliche Verzögerung in einer ganzzahligen Anzahl von Perioden des Systemtakts zählt, gibt es keinen Ausgang von der Einheit 270A.
Jedes Flip-Flop 274A ... 274K wird von einem Ausgang einer Verzögerungsstufe 212(1) ... 212(16) (2A) getaktet. Weil die Genauigkeit von differentiellen Signalen in der Ausrichtungsverzögerung 234 nicht benötigt wird, werden diese Ausgänge in Einzelenden-Signale durch die Differential-zu-Einzelenden-Wandler 238(1) ... 238(16) (6A) umgewandelt. Es ist nicht erforderlich, dass Ausgänge von sämtlichen Verzögerungsstufen 212(1) ... 212(16) an die Ausrichtungsverzögerungsschaltung 234 geroutet (verzweigt) werden. Wie nachstehend noch beschrieben wird, wird nur der Ausgang von jeder zweiten Verzögerungsstufe 212(1) ... 212(16) von der Ausrichtungsverzögerung 234 verwendet. Somit werden von den 16 möglichen Ausgängen der Verzögerungsleitung 210 nur 8 an die Ausrichtungsverzögerung 234 geroutet.
Der Takteingang zu dem Flip-Flop 274A ist mit dem Signal von einer der Verzögerungsstufen 212(n) verbunden. Der Takteingang zu dem Flip-Flop 274B ist mit dem Signal von der Verzögerungsstufe 212(n+2) verbunden. Verbindungen werden in diesem Muster zu jedem nachfolgenden Flip-Flop gebildet, bis die Verzögerung von einer Stufe 212(16) einem der Flip-Flops zugewiesen wird. Das Muster wickelt sich dann herum, wobei das nächste Flip-Flop mit dem Ausgang der Verzögerungsstufe 212(2) verbunden ist. Der Wert von n wird so gewählt, dass die Verzögerung von dem Start der Verzögerungsleitung 210 (2A) zu der Verzögerungsstufe 212(n) grob der Ausbreitungsverzögerung von dem Zähler 236 zu dem Eingang des Flip-Flops 274A gleicht.
Weil jede Verzögerungsstufe 212(1) ... 212(16) den Systemtakt um 1/16 der Periode des Systemtakts verzögert, der in dem Beispiel 0,625 Nanosekunden ist, ist die Zeitdifferenz zwischen den Signalen, die benachbarte Flip-Flops in der Kette 274A ... 274K takten, 1,25 Nanosekunden. Wenn ein Anschlusszählsignal von dem Zähler 236 erzeugt wird, dann geht somit der Ausgang jedes Flip-Flops in der Kette 274A ... 274K zu einer Zeit hoch, die in sukzessiven Inkremenen von 1,25 Nanosekunden ansteigt. In der bevorzugten Ausführungsform bleibt das Anschlusszählsignal von dem Zähler 236 für 10 Nanosekunden hoch. Wenn der Zähler 236 gezählt hat, um die erforderliche Verzögerung einzuführen, wird eine Reihe von 10 Nanosekunden-Impulsen, voneinander durch 1,25 Nanosekunden getrennt, von der Kette von Flip-Flops 274A ... 274K erzeugt. Zwei von diesen Signalen werden gewählt, um das geeignete Durchschaltsignal zu bilden.
UND-Gatter 276(0) ... 276(7) kombinieren jeweils die Ausgänge von zwei Flip-Flops in der Kette 274A ... 274K. Die Flip-Flops, die durch jedes der UND-Gatter 276(0) ... 276(7) kombiniert sind, werden gewählt, um vier Flip-Flops auseinander zu liegen. Somit werden die Eingänge des UND-Gatters 276(0) von den Flip-Flops 274A und 274D abgeleitet. Die Eingänge zu dem UND-Gatter 276(1) werden von Flip-Flops 274B und 274E abgeleitet. Die Eingänge zu den übrigen UND-Gattern werden in Übereinstimmung mit diesem Muster gewählt.
Weil die Eingänge zu jedem der UND-Gatter 276(0) ... 276(7) um vier Flip-Flops auseinanderliegen und die Verzögerung zwischen den Impulsen, die von jedem Flip-Flop erzeugt werden, 1,25 Nanosekunden beträgt, beträgt die Verzögerung zwischen den zwei Eingängen zu jedem der UND-Gatter 276(0) ... 276(7) 5 Nanosekunden. Jeder eingegebene Impuls ist 10 Nanosekunden breit. Mit einer relativen Verzögerung von 5 Nanosekunden zwischen Impulsen beträgt die Überlappung der zwei Impulse ungefähr 5 Nanosekunden. Somit ist der Ausgang jedes UND-Gatters 276(0) ... 276(7) ein Impuls, der 5 Nanosekunden breit ist. Jeder Impuls wird relativ zu dem vorangehenden Impuls um 1,25 Nanosekunden verzögert.
Der Ausgang von einem der UND-Gatter 276(0) ... 276(7) wird ein Impuls sein, der 5 Nanosekunden breit ist, grob zentriert um den erforderlichen Impuls an dem Ausgang der Feinverzögerung 222 (2A). Welcher der Ausgänge das geeignete Durchschaltsignal ist, hängt davon ab, welche Verzögerungsstufe 212(1) ... 212(16) von dem Multiplexer 220 gewählt wurde. Wenn der Ausgang der Verzögerungstufe 212(1) oder 212(2) von dem Multiplexer 220 gewählt wird, dann ist der Ausgang des UND-Gatters 276(0) das geeignete Signal. Wenn der Ausgang der Verzögerungsstufe 212(3) oder 212(4) gewählt wird, dann ist der Ausgang des UND-Gatters 276(1) das geeignete Signal. Die Abbildung wird in diesem Muster fortgesetzt, wobei der Ausgang des UND-Gatters 276(7) das geeignete Durchschaltsignal darstellt, wenn die Verzögerungsstufe 212(15) oder 212(16) gewählt wird.
Mit diesem Muster geben die Zeitsteuerungsbits, die die Auswahl von einem Ausgang von einer der Verzögerungsstufen 212(1) ... 212(16) steuern, auch vor, welches der UND-Gatter 276(0) ... 276(7) gewählt werden soll. Der Multiplexer 278 wählt den geeigneten Ausgang der UND-Gatter 276(0) ... 276(7) auf Grundlage der gleichen Zeitsteuerungsbits. Weil jedoch der Ausgang eines UND-Gatters verwendet wird, um das geeignete Durchschaltsignal für jede der zwei Verzögerungsstufen zu erzeugen, wird das Bit niedrigerer Ordnung, das zum Steuern des Multiplexers 220 verwendet wird, zum Steuern des Multiplexers 278 nicht benötigt. Somit zeigt 2D, dass Zeitsteuerungsbits 5–7 an die Verzweigerschaltung 272 angelegt werden und dann an den Multiplexer 278 angelegt werden.
Der Ausgang des Multiplexers 278 wird an der Verzweigerschaltung 272 bereitgestellt. Die Verzweigerschaltung 272 gibt das Signal durch ihren Ausgang und es wird als das Durchschaltsignal für die Durchschaltschaltung 230 verwendet. Die abfallende Flanke des Signals aus dem Multiplexer 278 heraus zeigt auch an, dass die benötigte Flanke erzeugt worden ist. Somit wird die Einheit 270A nicht mehr für diesen Zyklus des Testerbetriebs benötigt. Auf ein Erkennen der abfallenden Flanke hin schaltet die Verzweigerschaltung auf die Einheit 270B als die aktive Einheit. Die abfallende Flanke des Ausgangs des Multiplexers 278 kann auch für andere Zwecke innerhalb des Zeitsteuerungsgenerators 116 verwendet werden. Zum Beispiel sollten Zeitsteuerungsdatenbits 0–7 konstant bleiben, bis die abfallende Flanke auftritt. Deshalb kann die abfallende Flanke verwendet werden, um eine Änderung in den Zeitsteuerungsbits 0–7 von einem Zyklus zum nächsten zu triggern.
Zwei Einheiten 270A und 270B werden verwendet, um eine untere "Neuinitiierungs-Wiederherstellungszeit" (refine recovery time) zu ermöglichen. Die Neuinitiierungs-Wiederherstellungszeit zeigt die minimale Zeitdifferenz an, die zwischen aufeinanderfolgenden Flanken von dem gleichen Zeitsteuerungsgenerator 116 spezifiziert werden kann. In der bevorzugten Ausführungsform ist bei einem 100 MHz Systemtakt die Neuinitiierungs-Wiederherstellungzeit kleiner als 10 Nanosekunden oder kleiner als die Periode des Systemtakts. Eine niedrige Neuinitiierungs-Wiederherstellungzeit ist wichtig, um ein hoch flexibles Programmieren der Testsignalzeitsteuerung zu ermöglichen. Wenn die Neuinitiierungs-Wiederherstellungzeit länger als eine Periode des Systemtakts ist, können Einstellungen für die Länge eines Testerzyklus vorhanden sein, bei dem ein Flankengenerator 116 nicht in der Lage sein könnte, während jedes Testerzylusses zu feuern (zu initiieren). Wenn die Testerzykluslänge auf ihren kleinsten Wert eingestellt ist, würde dies, für die hier angeführten Beispiele, zu einem Testerzyklus von 10 ns führen. Wenn die Neuinitiierungs-Wiederherstellungzeit länger als 10 ns ist, bedeutet dies, dass dann, wenn ein Flankengenerator eine Flanke in einem Zyklus erzeugt, er nicht in der Lage sein wird, eine Flanke in dem nächsten Zyklus zu erzeugen. Eine Verkürzung der Neuinitiierungs-Wiederherstellungzeit verbessert die Flexiblität des Testens stark.
Mit der Ausführungsform der 2D erzeugt die Einheit 270A das Durchschaltsignal in einem Zyklus. Die Einheit 270B erzeugt das Durchschaltsignal in dem nächsten Zyklus. Somit wird die Neuinitiierungs-Wiederherstellungzeit von der Zeitdifferenz vorgegeben, die zwischen der Zeit, zu der die Einheit 270A ein Durchschaltsignal erzeugen kann, und eine Einheit 270B ein Durchschaltsignal erzeugen kann, vergeht. In der bevorzugten Ausführungsform sind die Durchschaltsignale, die von den Einheiten 270A und 270B erzeugt werden, jeweils 5 Nanosekunden breit und sind um die programmierte Zeitsteuerungsflanke herum zentriert.
Die Neuinitiierungs-Wiederherstellungszeit könnte kleiner gemacht werden, indem die Zeit zwischen der Erzeugung der Durchschaltsignale verkleinert wird. Jedoch sei darauf hingewiesen, dass die Ausgänge der Verzögerungsstufen 212(1) ... 212(16) über eine Verzögerung durch die Verwendung eines Rückkopplungssignals VC geregelt werden. Sie sind gegenüber Änderungen der Temperatur und anderen Faktoren, die die Verzögerung durch die Schaltungsanordnung des Zeitsteuerungsgenerators verändern könnten, relativ unempfindlich. Es gibt keine derartige Verzögerungsregelung in der Ausrichtungsverzögerung 234. Infolgedessen könnten sich die relativen Zeitdifferenzen zwischen den Signalen von der Feinverzögerung 222 und der Ausrichtungsverzögerung 234 heraus um irgendeinen kleinen Betrag verändern. Deshalb wird jedes Durchschaltsignal, für die hier angeführten numerischen Beispiele, 5 Nanosekunden breit gemacht.
Zusätzlich gibt es eine Notwendigkeit, dass der Ausgang der Feinverzögerung 222 in einem Beharrungszustand nach einer Änderung in den Zeitsteuerungsdaten kommt. In einer bevorzugten Ausführungsform werden dafür maximal 5 Nanosekunden benötigt. Somit ist es erforderlich, dass das Ende eines Durchschaltsignals und der Start des nächsten Durchschaltsignals zeitlich um wenigstens diese Einrichtungszeit getrennt sind. Durch Kombinieren dieser Zahlen wird die sich ergebende Neuinitiierungs-Wiederherstellungszeit maximal 10 Nanosekunden in der bevorzugten Ausführungsform.
Es sei darauf hingewiesen, dass das Steuersignal VC auch verwendet werden könnte, um die Verzögerung durch die Ausrichtungsverzögerung 234 in einer ähnlichen Weise wie der Weise zu regulieren, in der die Verzögerung durch die Feinverzögerung 222 oder die Verzögerungsstufen 212 reguliert wird. Die Breite jedes Durchschaltimpulses könnte dann kleiner gemacht werden, indem in UND-Gattern 276(0) ... 276(7) Ausgänge von Flip-Flops UND-verknüpft werden, die eine nahe Beabstandung aufweisen, als in 2D gezeigt.
Bezugnehmend nun auf 3 ist eine Implementierung eines einzelnen integrierten Schaltungschips von Zeitsteuerungsgeneratoren 116 für eine Vielzahl von Kanälen 114 (1) dargestellt. 3 zeigt einen Abschnitt des integrierten Schaltungschips, um schematisch die Anordnung der Schaltungsanordnung auf dem Chip darzustellen. In einer bevorzugten Ausführungsform ist der Chip 300 ein CMOS-Chip, der unter Verwendung von Standard-Auslegungstechniken implementiert ist. In der bevorzugten Ausführungsform weist der Chip 300 eine Chipgröße von 14,5 mm² auf.
Eine Vielzahl von Interpolatoren, wie 116 (2A), sind auf dem Chip 300 hergestellt. In der bevorzugten Ausführungsform sind Interpolatoren für vier Kanäle auf dem Chip 300 implementiert. Ein Testsystem könnte viele derartige Chips umfassen, so dass zahlreiche Kanäle innerhalb des Testsystems vorgesehen sind. In der bevorzugten Ausführungsform sind acht Interpolatoren 116A ... 116H pro Kanal vorgesehen. Die gesamte Schaltungsanordnung der 2A wird für jeden Interpolator wiederholt, mit Ausnahme des Kalibrierungsregisters 226, welches in der bevorzugten Ausführungsform einmal für jeden Kanal wiederholt wird.
Die Steuerschaltungsanordnung 310 stellt die digitale Schaltungsanordnung bereit, die zum Steuern der Interpolatoren benötigt wird, und ist eine herkömmliche Schaltungsanordnung. Der Zähler 236 und die Ausrichtungsverzögerung 238 sind alle Teil von dieser Steuerschaltungsanordnung 310.
Die Interpolatoren 116A ... 116H für einen einzelnen Kanal sind in einem Schutzring 318 eingeschlossen. Der Schutzring 318 verhindert, dass Signale von Interpolatoren in einem Kanal sich mit den Interpolatoren in einem anderen Kanal stören. Er verringert deshalb ein Zwischenkanal-Nebensprechen. Jeder Interpolator ist von einem Schutzring 316A ... 316H umgeben. Diese Schutzringe verringern ein Innenkanal-Nebensprechen. Die Herstellung von Schutzringen wird mit näheren Einzelheiten nachstehend im Zusammenhang mit 4 beschrieben. Die Schutzringe 318 und 316A ... 316H verhindern auch, dass eine von der digitalen Steuerschaltungsanordnung 310 erzeugte Störung die Interpolatoren 116A ... 116H erreicht.
Jeder Interpolator 116A ... 116H weist seinen eigenen ihm zugehörigen Kondensator 252A ... 252H auf. Es wurde festgestellt, dass dann, wenn sämtliche Interpolatoren innerhalb eines Kanals einen einzelnen Kondensator, eine Verzögerungsleitung 210, einen Phasendetektor 214 und eine Steuerschaltung 216 gemeinsam verwenden, sich ein größeres Nebensprechen ergab. Deshalb ergibt sich beträchtlich weniger Nebensprechen aus der Verwendung eines getrennten Kondensators, einer getrennten Verzögerungsleitung und einer getrennten zugehörigen Steuerschaltungsanordnung für jeden Kanal.
3 zeigt auch, dass getrennte Masse-, Isolations- und Energieverbindungen für jeden Kanal verwendet werden. Isolations-I/O-Anschlussflecken 312 bilden eine Verbindung zu Schutzringen 318 oder 316A...316H. Ferner werden Masse- und Energieverbindungen mit I/O Anschlussflecken des Chips 300 Kelvin-verbunden. Insbesondere werden Masse- und Energieverbindungen durch einzelne Bahnen zu den I/O-Anschlussflecken 312, 312 und 314 verzweigt (geroutet). Die Verwendung von getrennten Bahnen verringert eine Querkopplung zwischen den Schaltungen, die durch diese Bahnen verbunden sind. Wenn zwei Schaltungen eine gemeinsame Leitung gemeinsam verwenden, durch die ein Strom fließt, beispielsweise eine Energie- oder Masseleitung, erzeugt der Stromfluss entlang der gemeinsamen Leitung einen Spannungsabfall über der Leitung. Änderungen im Spannungsabfall, verursacht durch Änderungen in dem Stromfluss von einer Schaltung, erscheinen für die andere Schaltung als Rauschen auf der gemeinsamen Leitung. Dieses Rauschen stellt eine Querkopplung dar. Weil die Isolationsleitungen nicht dafür vorgesehen sind, um große Strombeträge zu führen, ist es nicht erforderlich, dass sie Kelvinverbunden sind. Jedoch kann bei einigen Ausführungsformen ein Nebensprechen weiter durch eine Kelvin-Verbindung der Isolationsleitungen zu den I/O-Anschlussflecken verringert werden.
Obwohl die Isolationsleitung mit Masse verbunden ist, verringert die Verwendung einer getrennten Isolationsleitung die Querkopplung weiter. 3 zeigt, dass sämtliche Energieleitungen für die Interpolatoren in dem Kanal 1 mit dem I/O-Anschlussflecken 314 verbunden sind. Sämtliche Masseleitungen für die Interpolatoren in dem Kanal 1 sind mit dem I/O-Anschlussflecken 313 verbunden. Sämtliche Isolationsleitungen für die Interpolatoren in dem Kanal 1 sind mit dem I/O-Anschlussflecken 312 verbunden. Ähnliche Verbindungen werden zu anderen Anschlussflecken für jeden der anderen Kanäle auf dem Chip 300 gebildet.
Bezugnehmend auf 4 sind Einzelheiten einer Implementierung der Massebänder gezeigt. Der Chip 300 ist mit einem p-Typ Substrat gezeigt. Verschiedene Bereiche sind gezeigt, in denen tatsächliche Schaltungen in Übereinstimmung mit Standardentwurfstechniken gebildet sind. In 4 hält ein Bereich 412A einen Interpolator 116A. Ein Bereich 412B hält einen Interpolator 116B. Andere Bereiche (nicht gezeigt) halten andere Schaltungen.
Schutzringe 318, 316A und 316B sind durch Dotieren von p+Typ Wannen um die geeigneten Schaltungsbereiche herum gebildet. Die Wannen kreisen die Schaltungselemente ein, wie in 3 gezeigt. Die dotierten Bereiche sind dann mit dem I/O-Anschlussflecken 312 unter Verwendung von metallischen Bahnen 412 über die Oberfläche des Chips 300 verbunden.
4 zeigt eine weitere Verbesserung, die in den Chip 300 eingebaut ist. In dem Bereich 410 werden die metallischen Bahnen für die Energie, die Masse und die Isolation an ihre Anschlussflecken verzweigt (geroutet). Der Bereich 410 ist entlang des Umfangs des Chips 300. Innerhalb des Substrats des Chips 300, unter dem Verzweigungsbereich 410, wird eine weitere Schutzschicht verwendet. Ein n-Typ Bereich 414 wird in das Substrat hineindotiert. Ein n+ Bereich 416 wird innerhalb des Bereichs 414 gebildet. Der n+ Bereich 416 ist mit einem Masse-Anschlussflecken 312 verbunden. In dieser Weise dient der Bereich 414 als eine weitere Barriere gegenüber Rauschen, was das Nebensprechen verursachen könnte. Ein Hauptzweck des Bereichs 414 besteht darin, die metallischen Bahnen 412 von einem digitalen Rauschen zu isolieren, so wie dieses von den Steuerschaltungen 310 erzeugt werden könnte. Vorzugsweise wird sich die Schutzschicht 410 unterhalb im wesentlichen des gesamten Verzweigungsbereichs erstrecken.
Durch Verwenden von Schutzbereichen, wie 316, 318 oder 414, werden die Zeitsteuerungsfehler in den Interpolatoren, verursacht durch Nebensprechen, stark verringert. Eine Verringerung des Nebensprechens ermöglicht, dass mehrere Kanäle auf einem einzelnen Chip angeordnet werden. Eine Erhöhung der Anzahl von Kanälen auf einem einzelnen Chip weist große Vorteile auf. Sie verringert die Gesamtgröße und die Kosten des Testsystems dramatisch. Die größten Kosten eines Testsystems sind in der Schaltungsanordnung, die zum Implementieren der Kanäle benötigt wird. Indem eine größere Anzahl von Kanälen auf einem Chip gelegt werden, wird der Betrag der Schaltungsanordnung verringert. Weniger Bahnen werden auf den gedruckten Schaltungsplatinen benötigt. Infolgedessen wird eine geringere Anzahl oder kleinere gedruckte Schaltungsplatinen benötigt.
Nachdem eine Ausführungsform beschrieben worden ist, können zahlreiche alternative Ausführungsformen oder Veränderungen durchgeführt werden. Zum Beispiel sind mehrere Techniken zum Verringern des Nebensprechens eines Testers mit einer hohen Kanaldichte gezeigt. Nicht sämtliche Techniken müssen gleichzeitig verwendet werden. Die Techniken könnten unabhängig verwendet werden, um einen signifikanten Vorteil zu erreichen.
Ferner sind in einigen Fällen Schaltungselemente bis auf das Transistorniveau herab gezeigt. Durchschnittsfachleute werden erkennen, dass andere Transistorlayouts zu den spezifischen offenbarten äquivalent sein könnten.
Ferner wurde beschrieben, dass vier Testerkanäle auf jedem CMOS-Chip hergestellt werden. Irgendeine Anzahl von Kanälen könnte auf einem einzelnen Chip implementiert werden, obwohl vorzugsweise mehr als zwei Kanäle pro Chip vorhanden sein werden. Jedoch ist vier oder eine höhere Anzahl von Kanälen mehr bevorzugt.
Zusätzlich ist es nicht erforderlich, dass die Chips CMOS sind. CMOS ist die bevorzugten Implementierung, weil sie in einem weit verbreiteten Maße verfügbar ist. Jedoch könnten andere Halbleitertechnologien verwendet werden. Einige könnten für andere Anwendungen verwendet werden. Zum Beispiel könnte eine GaAS-Schaltungsanordnung für Testsysteme mit höherer Geschwindigkeit, die bei Systemtaktraten von 400 MHz oder höher arbeiten, bevorzugt sein.
Eine andere mögliche Veränderung ist die Anzahl von Interpolatoren für jeden Zeitsteuerungsgenerator. Acht Flanken werden für jeden Zeitsteuerungsgenerator beschrieben. Eine kleinere Anzahl von Flanken könnte verwendet werden. Zum Beispiel werden einige automatische Testgeräte mit so wenigen wie drei Zeitsteuerungsflanken pro Zeitsteuerungsgenerator gebildet. Mehr als acht Zeitsteuerungsflanken sind möglich. Eine größere Anzahl von Zeitsteuerungsflanken ermöglicht eine größere Flexibilität beim Programmieren des automatischen Testgeräts.
Als ein Beispiel einer anderen Veränderung zeigt 2B, dass ein Steuersignal auf Grundlage der Spannung über dem Kondensator 252, der als ein Filterkondensator wirkt, erzeugt wird. Die Verbesserung der 2B macht deshalb das Steuersignal gegenüber Rauschen auf der Energiebahn weniger empfänglich, weil für das gefilterte Ausgangssignal die Spannung über dem Kondensator 252 verwendet wird. Traditionell würde ein derartiger Kondensator mit Masse verbunden werden und das gefilterte Ausgangssignal würde zu dem Spannungspegel an einem Anschluss des Kondensators genommen werden. Selbst wenn der Kondensator 252 einen mit Masse anstelle mit V_DD verbundenen Anschluss aufweisen würde, könnten Vorteile der Erfindung mit einem Schaltungsentwurf erhalten werden, der das Steuersignal aus der Spannung über dem Kondensator 252 ableitet.
Ferner wurde beschrieben, dass Schutzringe durch Dotieren von p+ Typ Verunreinigungen in das Substrat hinein gebildet werden. Andere Verfahren zum Bilden von Schutzringen könnten auch verwendet werden. Die Schutzring sollten vorzugsweise leitend sein, aber von den Schaltungen auf dem Chip durch einen in Umkehrspannung vorgepolten Halbleiterübergang isoliert. Wenn zum Beispiel ein n-Typ Substrat verwendet werden würde, könnte eine n+ Typ Verunreinigung zum Bilden von Schutzringen verwendet werden.

Claims

Automatisches Testgerät zum Testen von Halbleitereinrichtungen, wobei das automatische Testgerät einschließt: a) einen Takt; b) eine Verzögerungsleitung, die aus einer Vielzahl von Verzögerungsstufen (212) besteht, wobei jede Verzögerungsstufe (212) einen Eingang und einen Ausgang und einen Steuereingang aufweist, wobei der Eingang der ersten Verzögerungsstufe (212(0)) mit dem Takt gekoppelt ist und der Eingang von jeder anderen Verzögerungsstufe mit dem Ausgang der vorausgehenden Stufe in der Verzögerungsleitung gekoppelt ist; c) ein Phasendetektor (214) mit einem ersten Eingang, der mit einem Ausgang einer Verzögerungsstufe in der Verzögerungsleitung gekoppelt ist, und einem zweiten Eingang, der mit dem Ausgang einer früheren Verzögerungsstufe in der Verzögerungsleitung gekoppelt ist; und d) eine Steuerschaltung (216) mit einem Eingang, der mit dem Ausgang des Phasendetektors gekoppelt ist, und einem Ausgang, der mit dem Steuereingang von jeder der Verzögerungsstufen in der Verzögerungsleitung verbunden ist; und e) eine Wählerschaltung (220), gekennzeichnet dadurch, dass sie eine Vielzahl von Eingängen aufweist, die mit den Ausgängen von der jeden anderen Verzögerungsstufe und nicht mit der ersten Verzögerungsstufe gekoppelt sind.
Automatisches Testgerät nach Anspruch 1, wobei die frühere Verzögerungsstufe wenigstens die zweite Verzögerungsstufe ist.
Automatisches Testgerät nach Anspruch 1, wobei das automatische Testgerät eine Vielzahl von Kanalschaltungen umfasst, wobei jede Kanalschaltung ein Testsignal erzeugt, und wobei jede Kanalschaltung eine Vielzahl von Timing-Generatoren aufweist, die jeweils ein Timing-Flankensignal erzeugen, und wobei die Verzögerungsleitung, der Phasendetektor und die Steuerschaltung einen Abschnitt eines Timing-Generators umfassen und ähnliche Verzögerungsleitungen, Phasendetektoren und Steuerschaltungen für jeden Timing-Generator für jede Kanalschaltung enthalten sind, wobei die Schaltungsanordnung auf integrierten Schaltungschips implementiert ist, wobei jeder integrierte Schaltungschip die Kanal-Schaltungsanordnung für wenigstens vier Kanäle hält.
Automatisches Testgerät nach Anspruch 1, ferner umfassend: e) eine Feinverzögerungsstufe, die mit einem Signal von einer der Verzögerungsstufen (212) selektiv gekoppelt ist, wobei die Feinverzögerungsstufe einen Mehrbit-Digitaleingang aufweist, durch den die Verzögerung durch die Feinverzögerungsstufe programmiert werden kann, und einen Steuereingang aufweist, der die Verzögerung in der Feinverzögerungsstufe einstellt; und f) eine Schaltungsanordnung, die mit dem Ausgang der Steuerschaltung gekoppelt ist, zum Ableiten eines Feinverzögerungsstufen-Steuersignals von dem Ausgang der Steuerschaltung.
Automatisches Testgerät nach Anspruch 4, wobei die Schaltungsanordnung zum Ableiten eines Feinverzögerungsstufen-Steuersignals eine Einrichtung zum Skalieren des Ausgangs der Steuerschaltung im Ansprechen auf einen Kalibrierungswert umfasst.
Automatisches Testgerät nach Anspruch 5, wobei die Einrichtung zum Skalieren des Ausgangs der Steuerschaltung eine Vielzahl von Transistoren (262) umfasst, wobei jeder einen Anschluss, der mit dem Steuereingang der Feinverzögerungsstufe verbunden ist, und einen Gate-Anschluss, der mit dem Ausgang der Steuerschaltung verbunden ist, aufweist.
Automatisches Testgerät nach Anspruch 6, wobei der Gate-Anschluss von jedem der Vielzahl von Transistoren (262) mit dem Ausgang der Steuerschaltung durch einen Schalter (264) verbunden ist, wobei das automatische Testgerät zusätzlich ein Kalibrierungsregister mit einer Vielzahl von Ausgangsleitungen umfasst, wobei jede Ausgangsleitung konfiguriert ist, um einen der Schalter (264) zu betätigen.
Automatisches Testgerät nach Anspruch 6, wobei unterschiedliche der Vielzahl von Transistoren (262) unterschiedliche Größen aufweisen.
Automatisches Testgerät nach Anspruch 4, wobei die Feinverzögerungsstufe einen Verstärker (260) mit einem Ausgang mit einer Vielzahl von kapazitiven Lasten, die schaltbar mit dem Ausgang verbunden sind, umfasst.
Automatisches Testgerät nach Anspruch 9, wobei jede der kapazitiven Lasten eine vorgegebene Kapazität aufweist und durch einen jeweiligen Schalter mit einem vorgegebenen Widerstand verbunden ist und wobei die Größe von jedem Schalter derart eingestellt ist, dass das Produkt der Kapazität der kapazitiven Last und des Widerstands von jedem jeweiligen Schalter der gleiche vorgegebene Wert ist.
Automatisches Testgerät nach Anspruch 9, wobei der Verstärker (260) einen differentiellen Verstärker umfasst und der Ausgang zwei differentielle Leitungen umfasst und ähnliche kapazitive Lasten mit jeder der zwei differentiellen Leitungen verbunden sind.