DE10034851B4

DE10034851B4 - Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test hochfrequenter synchroner Digitalschaltungen

Info

Publication number: DE10034851B4
Application number: DE10034851A
Authority: DE
Inventors: Wolfgang Ernst; Gunnar Krause; Justus Kuhn; Jens Lupke; Jochen Müller; Peter Pöchmüller; Michael Schittenhelm
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-07-18
Filing date: 2000-07-18
Publication date: 2006-06-08
Anticipated expiration: 2020-07-19
Also published as: US6839397B2; DE10034851A1; US20020010878A1

Abstract

Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test einer hochfrequenten synchronen Digitalschaltung, insbesondere eines Speicherbausteins (DUT), auf der Basis eines von einem Testgerät vorgegebenen n-stelligen dynamischen Testworts (TW), das vom Testgerät der Schaltungsanordnung in paralleler Form zugeführt und darin von einem Parallel-/Seriellwandler (1) mit einer, der Taktfrequenz der zu testenden Digitalschaltung entsprechenden hohen Taktfrequenz (CLK0) in ein der zu testenden Digitalschaltung zuzuführendes serielles Steuersignal umgewandelt wird, dessen Wert in jedem Taktzyklus der hohen Taktfrequenz (CLK0) von der in den Parallel-/Seriellwandler (1) geladenen Information abhängt,
dadurch gekennzeichnet,
dass die Schaltungsanordnung in einem, in den Signalweg zwischen dem Testgerät und der zu testenden Digitalschaltung (DUT) eingefügten Halbleiterschaltungsbaustein (BOST-Baustein) (10) vorgesehen ist und aufweist:
ein p-stufiges Schieberegister als den Parallel-/Seriellwandler (1), und
mit ihren Ausgängen jeweils an die parallelen Ladeeingänge (L0–L7) des p-stufigen Schieberegisters (1) angeschlossene p logische Verknüpfungsglieder (20–27), die eine logische Verknüpfung eines statischen Steuerworts (SW) mit dem...

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test einer hochfrequenten synchronen Digitalschaltung, insbesondere eines Speicherbausteins in Übereinstimmung mit dem Oberbegriff des Patentanspruchs 1.

Eine derartige Schaltungsanordnung ist aus JP 05-264667 A (Abstract, Volldokument und englische Übersetzung) bekannt. In dieser Druckschrift ist ein hochintegrierter Schaltkreis, bestehend aus einem mit hoher Taktgeschwindigkeit arbeitenden Teil und einem mit niedriger Taktgeschwindigkeit arbeitenden Teil beschrieben. Zum Testen des mit hoher Taktgeschwindigkeit getakteten Schaltungsteils werden langsame Testdaten an den hochintegrierten Schaltkreis angelegt und mittels einer zusätzlich im hochintegrierten Schaltkreis integrierten Testschaltung in synchronisierte, schnelle Daten umgewandelt. Die zusätzliche Testschaltung weist Parallel-/Seriell-Wandler auf, die mit dem Hochgeschwindigkeitstakt getaktet werden. Den Eingängen der Parallel-/Seriell-Wandler sind Selektoren vorgeschaltet, die die langsamen Testdaten entweder an den mit niedriger Taktgeschwindigkeit getakteten Schaltungsteil oder an die Parallel-/Seriell-Wandler ausgeben. Die Parallel-/Seriell-Wandler geben durch die Taktung mit dem Hochgeschwindigkeitstakt an ihren Ausgängen synchronisierte schnelle Testdaten ab, die dem mit hoher Taktgeschwindigkeit arbeitenden Schaltungsteil des hochintegrierten Schaltkreises zugeführt werden. Allerdings ist in dieser Druckschrift an keiner Stelle offenbart, daß die Parallel-/Seriell-Wandler als Schieberegister ausgeführt sind. Außerdem sind die den Parallel-/Seriell-Wandlern vorgeschalteten Signalselektoren reine Umschalt- oder Auswahlglieder und keine logischen Verknüpfungsglieder, denn sie führen keinen kombinierten logischen Wert den Eingängen der Parallel-/Seriell-Wandler zu, sondern immer das unveränderte Datenwort.

Die Taktfrequenz moderner synchroner Speicherbausteine übersteigt die Signalfrequenz von z. Zt. in der Produktion eingesetzten Testersystemen. Zur Überprüfung der Spezifikation von in der Produktion befindlichen Speicherbausteinen müssen die Steuersignale "Data Mask" für jede Gruppe von Datenleitungen in der maximalen Betriebsfrequenz des Speicherbausteins generiert werden.

Damit der Speicherbaustein nicht mit einer vom vorhandenen Testersystem vorgegebenen reduzierten Taktfrequenz getestet werden muss und für einen hochfrequenten Test keine neuen an die hohe Taktfrequenz angepaßten Testsysteme erworben werden müssen, entsteht somit ein Bedarf an einer kostengünstigen und einfach zu realisierenden Schaltungsanordnung, mit der Steuersignale zur Überprüfung der Spezifikation von hochfrequenten synchronen Digitalschaltungen und insbesondere von synchronen Speicherbausteinen mit einer der Hochfrequenztaktperiode der zu überprüfenden Digitalschaltung entsprechenden und eventuell ein Vielfaches davon betragenden Taktfrequenz erzeugt werden können.

Der Grundgedanke der vorliegenden Erfindung zur Lösung der obigen Aufgabe besteht darin, eine zur Erzeugung von Steuersignalen eingerichtete Schaltungsanordnung zwischen ein vorhandenes Testgerät und die zu testende synchrone Digitalschaltung, insbesondere Speicherbaustein, zu schalten, wobei sich die Signalfrequenzen des Testgeräts und des Speicherbausteins um einen Faktor p unterscheiden.

Die vorliegende Erfindung gibt demnach eine Schaltungsanordnung an zur Erzeugung von Steuersignalen zum Test einer hochfrequenten synchronen Digitalschaltung, insbesondere eines Speicherbausteins, auf der Basis eines von einem Testgerät vorgegebenen n-stelligen dynamischen Testworts, das vom Testgerät der Schaltungsanordnung in paralleler Form zugeführt und darin von einem Parallel-/Seriellwandler mit einer, der Taktfrequenz der zu testenden Digitalschaltung entsprechenden hohen Taktfrequenz in ein der zu testenden Digitalschaltung zuzuführendes serielles Steuersignal umgewandelt wird, dessen Wert in jedem Taktzyklus der hohen Taktfrequenz von der in den Parallel-/Seriellwandler geladenen Information abhängt, die dadurch gekennzeichnet ist, dass die Schaltungsanordnung in einem, in den Signalweg zwischen dem Testgerät und der zu testenden Digitalschaltung eingefügten Halbleiterschaltungsbaustein vorgesehen ist und aufweist:
ein p-stufiges Schieberegister als den Parallel-/Seriellwandler, und mit ihren Ausgängen jeweils an die parallelen Ladeeingänge des p-stufigen Schieberegisters angeschlossene p logische Verknüpfungsglieder, die eine logische Verknüpfung eines statischen Steuerworts mit dem n-stelligen dynamischen Testwort durchführen, um den von den logischen Verknüpfungsgliedern kombinierten logischen Wert mit einem niederfrequenten Ladetakt in das Schieberegister zu laden.

Diese Schaltungsanordnung bildet ein sogenanntes BOST-Konzept (BOST = Build Outside Self Test) für den Test hochfrequenter Digitalschaltungen, das es erlaubt, die bislang verwendeten Testersysteme mit ihren verhältnismäßig niedrigen Betriebsfrequenzen weiterhin zu verwenden und dennoch die zeitlich hochgenauen Signalspezifikationen des zu testenden Schaltkreises direkt und kostengünstig zu testen durch die Verlagerung von Testfunktionen in die kostengün stig als ASIC-Baustein herzustellende erfindungsgemäße Schaltungsanordnung in der Nähe des zu testenden Schaltkreises. Der als BOST-Baustein ausgebildeten Schaltungsanordnung der Erfindung wird das Testwort mit einer relativ niedrigen Betriebsfrequenz vom herkömmlichen Testgerät zugeführt und das von der Schaltungsanordnung erzeugte Steuersignal mit der hohen Frequenz der zu testenden Digitalschaltung zugeleitet.

Die vorgeschlagene Schaltungsanordnung erlaubt es m Steuersignale mittels n Signalen vom Tester zu erzeugen, indem in der Halbleiterschaltung Steuerworte abgelegt sind oder werden, die die Bedeutung der Testersignale kontrollieren.

In einem Ausführungsbeispiel ist die Stufenzahl p des Schieberegisters das Doppelte der Stellenzahl des vom Tester zugeführten Testworts, zum Beispiel sind p = 8 Schieberegisterstufen und vier Bitstellen des Testworts vorgesehen.

Die logischen Verknüpfungsglieder sind im Ausführungsbeispiel UND-Glieder mit jeweils zwei Eingängen. Auf diese Weise geht jede Bitstelle des Testworts vom Tester auf p/n UND-Glieder, im bevorzugten Beispiel also auf zwei UND-Glieder, die vor zwei der parallelen Ladeeingängen des Schieberegisters angeordnet sind. Die zweiten Eingänge der UND-Glieder werden so an je eine Bitstelle eines Steuerwortes angeschlossen, dass eine Bitstelle je ein UND-Gatter der für jede Testwortbitstelle parallelgeschalteten zwei UND-Glieder ansteuert.

Bei einer optionellen Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist der serielle Ausgang des Schieberegisters mit einem Eingang eines schaltbaren Verzögerungs glieds verbunden, dessen Schalteingang mit einer weiteren Bitstelle des Steuerworts so verbunden ist, dass diese Bitstelle festlegt, ob der serielle Ausgang des Schieberegisters um einen Taktzyklus des Schiebetakts des Schieberegisters verzögert wird oder nicht.

Weiterhin kann die erfindungsgemäße Schaltungsanordnung optionell Maskierglieder am Ausgang des Schieberegisters oder am Ausgang des Verzögerungsglieds aufweisen, und Eingänge der Maskierglieder sind mit weiteren Bitstellen des Steuerworts beaufschlagt, um das am seriellen Ausgang des Schieberegisters anliegende oder durch das Verzögerungsglied verzögert erzeugte Steuersignal nach Maßgabe dieser weiteren Bitstellen des Steuerworts zu maskieren.

Bevorzugt bestehen die Maskierglieder aus UND-Gliedern mit zwei Eingängen, die bezüglich des Steuersignals am seriellen Ausgang des Schieberegisters oder des durch das Verzögerungsglied verzögerten Steuersignals parallelgeschaltet sind.

Weitere vorteilhafte Merkmale der erfindungsgemäßen Schaltungsanordnung werden nachstehend in einem in der einzigen Figur dargestellten Ausführungsbeispiel erläutert.
Die Figur zeigt eine erfindungsgemäße Schaltungsanordnung realisiert in einem BOST-Schaltkreis 10. Die Schaltungsanordnung weist ein p-stufiges (zum Beispiel 8-stufiges) Schieberegister (SR) 1 auf, dessen parallele Ladeeingänge L₀–L₇ p UND-Glieder 20–27 vorgeschaltet sind, die als Verknüpfungsglieder zur Verknüpfung eines zweistelligen Steuerworts (SW) s0, s1 mit einem n-stufigen Testwort TW vom Testgerät dienen. Jede Bitstelle des Testworts TW ist parallel einem ersten Eingang von zwei UND-Gliedern, nämlich 20, 21; 22, 23; 24, 25 und 26, 27 angelegt. Von diesen beiden hinsichtlich der Bitstelle des Testworts parallelgeschalteten UND-Gliedern erhalten jeweils die ersten UND-Glieder die erste Stelle (s0) und die zweiten UND-Glieder die zweite Bitstelle (s1) des Steuerworts. Der dem Ladetakteingang LOAD des Schieberegisters 1 zugeführte Ladetakt CLK1 hat eine von der niedrigen Testertaktfrequenz abgeleitete niedrige Frequenz f_low. Der in das Schieberegister 1 durch die Verknüpfung der beiden Bitstellen s0 und s1 des Steuerworts SW mit den n Bitstellen des Testworts TW erzeugte und in das Schieberegister geladene Inhalt steht an dessen seriellem Ausgang S mit der Frequenz des am Takteingang C des Schieberegisters 1 anliegenden Taktsignals CLK0 zur Verfügung. Das in seiner Frequenz hohe Taktsignal CLK0 kann vom Taktsignal der zu testenden Digitalschaltung, insbesondere des zu testenden Speicherbausteins DUT abgeleitet sein, zum Beispiel durch Verdopplung der Taktfrequenz des Betriebstakts des DUT in einem BOST-internen Taktgenerator 6.
Das in der Figur dargestellte Ausführungsbeispiel weist weiterhin im BOST-Baustein 10 ein optionelles Verzögerungsglied 3 auf, dem der serielle Ausgang S des Schieberegisters 1 zugeführt ist. Das Verzögerungsglied 3 empfängt an einem Eingang ein Schaltsignal, welches eine weitere Bitstelle s2 des Steuerworts SW bildet. Somit legt diese weitere Bitstelle s2 des Steuerworts SW fest, ob das am seriellen Ausgang S des Schieberegisters 1 ausgegebene Steuersignal um einen Taktzyklus des hochfrequenten Schiebetakts CLK0 verzögert ist oder nicht.
Weiterhin zeigt die Figur optionell für die erfindungsgemäße Schaltungsanordnung vorgesehene Maskierglieder 40–43, die parallel das Steuersignal vom Schieberegister 1 oder das vom Verzögerungsglied 3 verzögerte Steuersignal S_V0 empfangen und durch weitere Bitstellen s3–s6 des Steuerworts SW, die den anderen Eingängen der Maskierglieder 40–43 anliegen, wahlweise dieses Steuersignal maskieren und daraus ein maskiertes 4-Bit-Data-Mask-Signal DM[0], DM[1], DM[2], DM[3] erzeugen. Die Maskierglieder 40–43 sind im dargestellten Ausführungsbeispiel UND-Glieder mit zwei Eingängen.
Das statische Steuerwort kann in einem im BOST 10 vorgesehenen Register 5 programmierbar eingespeichert sein. Zur Programmierung des Registers 5 kann von außen ein Programmiersignal zum Beispiel vom Testgerät übertragen werden.
Der Fachmann wird erkennen, dass das in der Figur dargestellte Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung lediglich ein Funktionsprinzip veranschaulicht und dass verschiedenartige Realisierungen einer solchen Schaltungsanordnung möglich sind. Die Anzahl p der Stufen des Schieberegisters 1 (zum Beispiel 8) und die Anzahl n der Bitstellen des Testworts (zum Beispiel 4) sind ebenfalls nur beispielhaft.
Die obige Beschreibung zeigt, dass anstelle eines teuren hochfrequenten Testersystems oder statt eines niederfrequenten Testersystems, dessen Testersignale über einen ASIC-Baustein mit Multiplexern hochfrequent serialisiert werden, durch geschickte Kombination von wenigen Testersignalen mit einem in einem Register abgelegten Steuerwort in der erfindungsgemäßen Halbleiterschaltungsanordnung eine für Spezifikationstests von synchronen Digitalschaltungen, insbesondere Halbleiterspeicherbausteinen, ausreichend flexible und kostengünstige Signalerzeugung ermöglicht wird.

1: Schieberegister (SR)
3: Verzögerungsglied
5: Register
6: Taktgenerator
10: BOST
20–27: UND-Glieder (Verknüpfungsglieder)
40–43: UND-Glieder (Markierglieder)
CLK0: hochfrequentes Taktsignal
CLK1: niederfrequentes Taktsignal (Ladesignal Load)
P: Programmiersignal
SW: Steuerwort
TW: Testwort
DM[0]–DM[3]: Data-Mask-Signale
L0–L7: parallele Ladeeingänge des Schiebe
: registers 1

Claims

Schaltungsanordnung zur Erzeugung von Steuersignalen zum Test einer hochfrequenten synchronen Digitalschaltung, insbesondere eines Speicherbausteins (DUT), auf der Basis eines von einem Testgerät vorgegebenen n-stelligen dynamischen Testworts (TW), das vom Testgerät der Schaltungsanordnung in paralleler Form zugeführt und darin von einem Parallel-/Seriellwandler (1) mit einer, der Taktfrequenz der zu testenden Digitalschaltung entsprechenden hohen Taktfrequenz (CLK0) in ein der zu testenden Digitalschaltung zuzuführendes serielles Steuersignal umgewandelt wird, dessen Wert in jedem Taktzyklus der hohen Taktfrequenz (CLK0) von der in den Parallel-/Seriellwandler (1) geladenen Information abhängt, dadurch gekennzeichnet, dass die Schaltungsanordnung in einem, in den Signalweg zwischen dem Testgerät und der zu testenden Digitalschaltung (DUT) eingefügten Halbleiterschaltungsbaustein (BOST-Baustein) (10) vorgesehen ist und aufweist: ein p-stufiges Schieberegister als den Parallel-/Seriellwandler (1), und mit ihren Ausgängen jeweils an die parallelen Ladeeingänge (L0–L7) des p-stufigen Schieberegisters (1) angeschlossene p logische Verknüpfungsglieder (20–27), die eine logische Verknüpfung eines statischen Steuerworts (SW) mit dem n-stelligen dynamischen Testwort (TW) durchführen, um den von den logischen Verknüpfungsgliedern (20–27) kombinierten logischen Wert mit einem nieder frequenten Ladetakt (CLK1) in das Schieberegister (1) zu laden.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass p = 2 n ist.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass p = 8 und n = 4 sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die logischen Verknüpfungsglieder UND-Glieder (20–27) mit jeweils zwei Eingängen sind und dass jede Bitstelle des n-stelligen Testworts (TW) parallel den ersten Eingängen von p/n der UND-Glieder und die Bitstellen des Steuerworts (SW) jeweils den zweiten Eingängen aller UND-Glieder (20–27) anliegen.
Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass zwei Bitstellen (s0–s1) des Steuerworts (SW) den zweiten Eingängen jeweils derjenigen UND-Glieder angelegt sind, die bezüglich jeder Bitstelle des Testworts (TW) parallelgeschaltet sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der serielle Ausgang (S) des Schieberegisters (1) mit einem Eingang eines schaltbaren Verzögerungsglieds (3) verbunden ist, dessen Schalteingang mit einer weiteren Bitstelle (s2) des Steuerworts (SW) so verbunden ist, dass diese weitere Bitstelle (s2) festlegt, ob der serielle Ausgang (S) des Schieberegisters (1) um einen Taktzyklus des hochfrequenten Schiebetakts (CLK0) verzögert wird oder nicht.
Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass weitere Bitstellen (s3–s6) des Steuerworts (SW) jeweils Eingängen von Maskiergliedern (40–43) zugeführt sind, um das am seriellen Ausgang (S) des Schieberegisters (1) erzeugte oder das durch das Verzögerungsglied (3) verzögerte Steuersignal (S_V0) zu maskieren.
Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Maskierglieder (40–43) bezüglich des Steuersignals (S) oder des verzögerten Steuersignals (S_V0) parallel geschaltete UND-Glieder mit zwei Eingängen sind.
Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Taktfrequenz (CLK0) für das Schieberegister (1) durch Verdoppelung der Frequenz des Takts der zu testenden Digitalschaltung (DUT) erzeugt wird.
Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 9 zur Erzeugung der Steuersignale "Data-Mask" für den Test der Datenleitungen eines synchronen DRAM-Bausteins.