DE102004057484B3 - Verfahren zum Testen von Halbleiter-Chips unter Verwendung von Kontrollbits - Google Patents

Verfahren zum Testen von Halbleiter-Chips unter Verwendung von Kontrollbits Download PDF

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, bei dem in einem eine Testlogik aufweisenden, zu testenden Chip wenigstens ein Testmodus in Form eines seriellen ersten Bitstrangs gesetzt wird, die Testmoden im Chip ausgeführt werden und Testergebnisse bzw. der Status der Testmoden aus dem Chip in Form eines seriellen zweiten Bitstrangs ausgegeben werden, welches dadurch gekennzeichnet ist, dass wenigstens einer der Bitstränge mit wenigstens einem binären Kontrollbit versehen wird, wobei die Testlogik durch ein sich in einem ersten logischen Zustand befindliches Kontrollbit so gesteuert wird, dass die dem Kontrollbit nachfolgenden Bits des Bitstrangs übersprungen werden, bis ein sich in dem zweiten logischen Zustand befindliches Kontrollbit von der Testlogik erfasst wird, und wobei die Testlogik durch ein sich in dem zweiten logischen Zustand befindliches Kontollbit so gesteuert wird, dass die dem Kontrollbit nachfolgenden Bits des Bitstrangs nicht übersprungen werden, bis ein sich in dem ersten logischen Zustand befindliches Kontrollbit von der Testlogik erfasst wird.

Description

  • Die vorliegende Erfindung liegt auf dem technischen Gebiet der Fertigung von Halbleiterchips, insbesondere Speicherchips, und betrifft ein Verfahren zum Testen von Halbleiterchips, bei welchem in einem zu testenden Chip eine Mehrzahl von Testmoden durch einen seriellen Bitstrang gesetzt, die Testmoden ausgeführt werden und Testergebnisse bzw. der Status der Testmoden anschließend mittels eines seriellen Bitstrangs ausgegeben werden.
  • Ein wesentlicher Teil in der Fertigung von Halbleiterchips, insbesondere Speicherchips, ist die Prüfung der Qualität des gefertigten Chips. Im Rahmen der Qualitätssicherung werden Tests oft bereits auf Wafer-Ebene an einer Vielzahl von Chips gleichzeitig durchgeführt, um möglichst frühzeitig mangelhafte Chips auszusondern bzw. entsprechende Reparaturmaßnahmen einleiten zu können.
  • In der modernen Chipherstellung werden bei üblichen Testverfahren mittels eines Testgeräts eine Vielzahl von Testmoden in den (die) zu testenden Chip(s) gesetzt (geladen), ausgeführt und die Testergebnisse an das Testgerät ausgegeben. Die Testmoden können hierbei in dem jeweiligen Testgerät gespeichert sein; oftmals sind Chips auch mit einer entsprechenden Testlogik ausgerüstet, in welcher unter anderem auch verschiedene Testmoden abgelegt sein können.
  • Üblicherweise werden Testmoden heutzutage über eine serielle Schnittstelle mithilfe eines Bitstrangs, in dem jeweilige Bitfolgen jeweils einem bestimmten Testmodus zugewiesen sind, in dem zu testenden Chip gesetzt. Durch den Bitstrang werden die Testmoden zum Beispiel aktiviert/deaktiviert oder es werden bestimmte Parameter in einem jeweiligen Testmodus eingestellt, wodurch ein Testmodus verändert oder beispielsweise bestimmte Unterfunktionen eines Testmodus aktiviert/deaktiviert werden können. Dabei wird stets ein vollständiger Bitstrang seriell übertragen, welcher die Bitfolgen aller Testmoden umfasst, selbst wenn nur ein bestimmter Testmodus ausgeführt oder geändert werden soll.
  • Aufgrund der mit einer fortschreitenden Miniaturisierung einher gehenden immer komplexeren Struktur der Chips, müssen im Hinblick auf die notwendige Qualitätssicherung immer umfangreichere Tests ausgeführt werden. Dies führt jedoch dazu, dass die seriell zugeführten Bitstränge in der Regel sehr lang werden und das Setzen bzw. Ändern einzelner oder mehrerer Testmoden demzufolge sehr viel Zeit in Anspruch nimmt und unter Umständen sogar zeitkritisch werden kann. Dieses Problem tritt vor allem dann auf, wenn ein oder mehrere Testmoden mehrfach während eines Tests umgeschaltet werden, was in der Praxis durchaus mehrere Tausend Mal pro Test der Fall sein kann. In der Praxis heißt dies, dass Tests wegen Zeitproblemen oftmals nur unzureichend oder überhaupt nicht durchgeführt werden können, so dass mit einer erhöhten Quote von in den Handel gelangten mängelbehafteten Chips zu rechnen ist. Des Weiteren sind die bei komplexen Chipstrukturen notwendigen sehr langen Bitstränge nicht von allen Testsystemen handhabbar, da die Bitbreite sämtlicher Register in einem Testsystem hardwareseitig limitiert ist. Dies kann zu deutlichen Overhead-Zeiten in der Produktion führen.
  • Die deutsche Offenlegungsschrift DE 102 48 753 A1 , das deutsche Patent DE 101 02 871 C2 und die Druckschrift "The Institute of Electrical and Electronics Engineers: IEEE Standard Test Access Port and Boundary-Scan Architecture. IEEE Standard 1149.1a-1993, New-York, 1993, Seiten 4–1, bis 4–2, 7–1 bis 7–4, 7–15 bis 7–22 beschreiben jeweils ein Verfahren zum Testen von Halbleiterchips gemäß dem Oberbegriff von Patentanspruch 1.
    •
  • Demgegenüber liegt die Aufgabe der vorliegenden Erfindung darin, ein Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, anzugeben, durch welches das Setzen bzw. Ändern von Testmoden bzw. das Steuern von Testmodusfunktionen und das Auslesen der Testergebnisse bzw. des Status von Testmoden durch Verwenden serieller Bitstränge schneller bzw. in einer kürzeren Zeitspanne als bei dem herkömmlichen Verfahren erfolgen kann.
  • Diese Aufgabe wird nach dem Vorschlag der Erfindung durch ein Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, gemäß dem unabhängigen Anspruch gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.
  • Erfindungsgemäß ist ein Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, gezeigt, bei dem in einem mit einer Testlogik ausgerüsteten Chip, welcher einem Test zu unterziehen ist, wenigstens ein Testmodus, im Allgemeinen eine Mehrzahl von Testmoden, in Form eines seriell zugeführten ersten Bitstrangs gesetzt wird, die Testmoden im Chip ausgeführt werden, und Testergebnisse bzw. der Status von Testmoden (oder auch Werte von Trimmtestmoden) aus dem Chip in Form eines zweiten seriellen Bitstrangs ausgegeben werden. Hierbei sind sowohl der erste Bitstrang als auch der zweite Bitstrang aus einer Abfolge binärer Bits zusammengesetzt, wobei Bitfolgen eines Bitstrangs wenigstens einem Testmodus bzw. wenigstens einer Testmodusfunktion zugeordnet werden können. Als zweiter Bitstrang kann auch der erste Bitstrang benutzt werden, wenn im Header des Bitstrangs die entsprechenden Bits gesetzt wurden, d. h. erster und zweiter Bitstrang können auch gleich sein.
  • Das erfindungsgemäße Verfahren zeichnet sich nun in wesentlicher Weise dadurch aus, dass wenigstens einer der beiden Bistränge, d. h. erster und/oder zweiter Bitstrang, mit wenigstens einem binären Kontrollbit versehen wird.
  • Für den Fall, dass sich das binäre Kontrollbit in einem ersten seiner beiden logischen Zustände befindet (das Kontrollbit nicht "gesetzt" ist), welcher z. B. durch den logischen Wert "0" repräsentiert wird, wird durch das Kontrollbit bewirkt, dass die Testlogik die diesem Kontrollbit nachfolgenden Bits des betreffenden Bitstrangs überspringt bis von der Testlogik ein weiteres Kontrollbit des betreffenden Bitstrangs erfasst wird, das sich in dem anderen, zweiten, logischen Zustand, welcher z. B. durch den logischen Wert "1" repräsentiert wird, befindet.
  • Andererseits, für den Fall, dass sich das binäre Kontrollbit in dem zweiten seiner beiden logischen Zustände befindet (das Kontrollbit "gesetzt" ist), wird durch dieses Kontrollbit bewirkt, dass die Testlogik die diesem Kontrollbit nachfolgenden Bits des betreffenden Bitstrangs nicht überspringt und diese einliest bis von der Testlogik ein weiteres Kontrollbit des Bitstrangs erfasst wird, das sich in dem anderen, ersten logischen Zustand befindet.
  • Mithilfe des erfindungsgemäßen Verfahrens ist es somit in vorteilhafter Weise möglich, den gesamten Bitstrang mittels Kontrollbits in eine Mehrzahl von Bitfolgen zu unterteilen, wobei die Bits der jeweiligen Bitfolgen, abhängig von dem logischen Zustand ihrer vorangestellten Kontrollbits, von der Testlogik übersprungen oder von der Testlogik eingelesen bzw. als Testergebnis oder als Sta tus von Testmoden (oder als Werte von Trimmtestmoden) ausgegeben werden. Mit anderen Worten, es werden lediglich die Bits der Bitfolgen mit einem gesetzten Kontrollbit in die Testlogik eingelesen, während die Bits der Bitfolgen mit einem nicht gesetzten Kontrollbit nicht in die Testlogik eingelesen werden, so dass lediglich bestimmte bzw. bestimmbare Testmoden bzw. Testmodusfunktionen gesteuert werden können, ohne dass alle Bits des kompletten Bitstrangs in die Testlogik eingelesen werden müssen. Gleichermaßen können bei der Ausgabe von Testergebnissen bzw. des Status von Testmoden (oder den Werten Trimmtestmoden) lediglich jene Kontrollbits gesetzt werden, die zu jenen Bitfolgen der Testmoden bzw. Testmodusfunktionen gehören, für welche die Testergebnisse bzw. der Status von Testmoden (oder Werte von Trimmtestmoden) ausgegeben werden sollen.
  • Da die Bits der Bitfolgen mit den nicht gesetzten Kontrollbits sowohl bei der Eingabe als auch bei der Ausgabe der Bitstränge von der Testlogik übersprungen werden können, kann somit in äußerst vorteilhafter Weise Zeit beim Setzen/Ändern (Steuern) von Testmodes, beim Steuern von Testmodusfunktion oder beim Ausgeben von Testergebnissen/Status von Testmoden (Werte von Trimmtestmoden) eingespart werden. Insbesondere ist es ermöglicht, gezielt bestimmte bzw. bestimmbare Testmoden/Testmodusfunktionen zu steuern und die Testergebnisse bzw. den Status von Testmoden (oder Werte von Trimmtestmoden) auszugeben.
  • Erfindungsgemäß kann es von Vorteil sein, wenn lediglich der erste Bitstrang, d. h. der der Testlogik zum Steuern von Testmoden/Testmodusfunktionen seriell zugeführte Bitstrang, mit Kontrollbits zur Steuerung der Testlogik versehen wird. Weiterhin kann es von Vorteil sein, dass zusätzlich oder alleinig der zweite Bitstrang zum seriellen Ausgeben der Testergebnisse bzw. des Status von Testmoden (oder der Werte von Trimmtestmoden) mit Kontrollbits zur Steuerung der Testlogik versehen wird.
  • In dem erfindungsgemäßen Verfahren können die Bitfolgen mit vorangestelltem Kontrollbit einem oder mehreren Testmoden zugeordnet sein, wobei es von Vorteil sein kann, dass die Bits einer Bitfolge mit vorangestelltem Kontrollbit lediglich einem einzelnen Testmodus zugeordnet sind. Die Testmoden können durch die Bits der ihnen zugeordneten Bitfolgen aktiviert/deaktiviert werden. Gleichermaßen ist es möglich, dass durch die Bits der den Testmoden zugeordneten Bitfolgen Parameter der Testmoden geändert werden, wodurch bestimmte Funktionen geändert oder bestimmte Unterfunktionen aktiviert/deaktiviert werden können.
  • Weiterhin können in dem erfindungsgemäßen Verfahren die Bitfolgen mit vorangestelltem Kontrollbit einer oder mehreren Testmodusfunktionen zugeordnet sein, wobei es von Vorteil sein kann, dass die Bits einer Bitfolge mit vorangestelltem Kontrollbit lediglich einer einzelnen Testmodusfunktion zugeordnet sind. Die Testmodusfunktionen können durch die Bits der ihnen zugeordneten Bitfolgen aktiviert/deaktiviert werden. Gleichermaßen ist es möglich, dass die Testmodusfunktionen hierdurch geändert werden.
  • In dem erfindungsgemäßen Verfahren kann es weiterhin von Vorteil sein, dass ein Kontrollbit dem ersten und/oder zweiten Bitstrang voangestellt wird, wodurch bewirkt werden kann, dass die Bits des kompletten Bitstrangs, abhängig davon, ob das Kontrollbit gesetzt ist oder nicht, von der Testlogik eingelesen werden oder von der Testlogik übersprungen werden. Dies kann sich zum Beispiel als vor teilhaft erweisen, wenn mehrere verschiedene Bitstränge auf einmal seriell an den zu testenden Chip übertragen werden, oder mehrere verschiedene Bitstränge auf einmal von dem Chip ausgegeben werden, jedoch nur einzelne hieraus berücksichtigt werden sollen. Das Kontrollbit kann dabei einer den Bitstrang kennzeichnenden Header-Bitfolge vorangestellt werden.
  • Erfindungsgemäß kann ferner ein Kontrollbit allen wenigstens bzw. genau einem Testmodus zugeordneten Bitfolgen eines Bitstrangs vorangestellt werden. Ebenso kann ein Kontrollbit allen wenigstens bzw. genau einer Testmodusfunktion zugeordneten Bitfolgen eines Bitstrangs vorangestellt werden.
  • In dem erfindungsgemäßen Verfahren kann somit einem kompletten Bitstrang ein Kontrollbit vorangestellt werden, was bewirkt, dass die Bits des Bitstrangs, abhängig davon ob das Kontrollbit gesetzt ist oder nicht, in die Testlogik ein-/ausgelesen werden oder von der Testlogik übersprungen werden. Weiterhin kann einer, mehreren oder allen Bitfolgen, die wenigstens einem oder einem einzelnen Testmodus zugeordnet werden können, ein Kontrollbit vorangestellt werden, was bewirkt, dass die Bits der Bitfolgen, abhängig davon ob das Kontrollbit gesetzt ist oder nicht, in die Testlogik ein-/ausgelesen werden oder von der Testlogik übersprungen werden. Ferner kann einer, mehreren oder allen Bitfolgen, die wenigstens einer oder nur einer einzelnen Testmodusfunktion zugeordnet werden können, ein Kontrollbit vorangestellt werden, was bewirkt, dass die Bits der Bitfolgen, abhängig davon ob das Kontrollbit gesetzt ist oder nicht, in die Testlogik ein-/ausgelesen werden oder von der Testlogik übersprungen werden. Bei der letztgenannten Maßnahme sollen durch den Ausdruck "Testmodusfunktionen" auch Testmodusunter funktionen, d. h. weitere Differenzierungen von Testmodusfunktionen, bei welchen es sich im eigentlichen Sinne auch um Testmodusfunktionen handelt, umfasst sein.
  • Obige Unterteilung des kompletten Bitstrangs in immer kleinere Bitfolgen mit jeweils vorangestelltem Kontrollbit ermöglicht es somit, dass in gezielter Weise Testmoden oder Testmodusfunktionen gesteuert werden können, indem lediglich die Kontrollbits der zugehörigen Bitfolgen gesetzt werden. Diese Unterteilung des Bitstrangs in immer kleinere Bitfolgen ist jedoch unter dem Aspekt bei der seriellen Übertragung des Bitstrangs zwischen einer Testvorrichtung und dem zu testenden Chip Zeit einzusparen, dahingehend limitiert, dass wenigstens ein Bit einer Bitfolge von der Testlogik übersprungen werden kann. Insofern macht es keinen Sinn jedem Bit eines Bitstrangs ein gesetztes Kontrollbit voranzustellen, da hierdurch gegenüber der herkömmlichen seriellen Übertragung eines Bitstrangs keine Zeitersparnis auftritt. Mit anderen Worten, eine Bitfolge, welche einem Testmodus oder einer Testmodusfunktion zugeordnet ist, sollte wenigstens zwei Bit enthalten.
  • Das erfindungsgemäße Verfahren ist in ihrer Anwendung in keinerlei Hinsicht eingeschränkt. Lediglich als Beispiel sei genannt, dass durch das erfindungsgemäße Verfahren Spannungen oder elektrische Ströme getrimmt werden können.
    •
  • Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.
  • 1A zeigt in schematischer Weise ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens;
  • 1B zeigt in schematischer Weise ein Verfahren zum Vergleich mit dem Ausführungsbeispiel des erfindungsgemäßen Verfahrens von 1C;
  • 1C zeigt in schematischer Weise ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens.
  • Zunächst sei Bezug auf 1A genommen, worin ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens in der Anwendung auf das Trimmen von vier verschiedenen Spannungen veranschaulicht ist. So zeigt 1A einen Bitstrang, der aus einem Header H und vier verschiedenen Bitfolgen V1, V2, V3 und V4, die vier verschiedenen Spannungen, Spannung 1 bis Spannung 4, zugeordnet sind, zusammengesetzt ist, wobei die vier verschiedenen Spannungen getrimmt werden sollen. Jede der Bitfolgen V1, V2, V3 und V4 setzt sich dabei aus vier binären Bits 0, 1, 2, 3 und einem vorangestellten Kontrollbit K zusammen. In dem Ausführungsbeispiel von 1A sind alle Kontrollbits der vier Bitfolgen V1, V2, V3 und V4 gesetzt, d. h. weisen z. B. den logischen Wert "1" auf, so dass die einem Kontrollbit nachfolgenden Bits der jeweiligen Bitfolge in die Testlogik eingelesen werden. Einander entsprechende Bits der verschiedenen Bitfolgen V1, V2, V3 und V4 weisen die gleichen logischen Zustände auf, wodurch ein Abgleich der vier verschiedenen Spannungen erzielt werden soll. Zum Einlesen des Bitstrangs von 1A sind aufgrund der Bitlänge 24 Taktzyklen erforderlich. Da in dem Bitstrang von 1A alle Kontrollbits gesetzt sind, werden keine Bits von der Testlogik übersprungen, so dass sich gegenüber einem herkömmlichen Verfahren keine Zeiteinsparung bei der seriellen Übertragung des Bitstrangs ergibt.
  • In dem Verfahren von 1B sollen zur Vermeidung unnötiger Wiederholungen lediglich die Unterschiede zu dem erfindungsgemäßen Ausführungsbeispiel von 1A erläutert werden. In diesem Verfahren sollen lediglich zwei Spannungen getrimmt werden und die beiden restlichen Spannungen sollen unverändert bleiben. Zu diesem Zweck werden die Kontrollbits der Bitfolgen V1 und V3 nicht gesetzt (logischer Zustand "0"), was dazu führt, dass die entsprechenden Spannungen nicht verändert oder rückgesetzt werden. In diesem Verfahren sei angenommen, dass die Testlogik bei nicht gesetztem Kontrollbit die dem nicht gesetzten Kontrollbit folgenden Bits nicht überspringt. Demnach sind zur Übertragung des Bitstrangs von 1B 24 Taktzyklen notwendig. Eine Einsparung von Zeit bei der Übertragung des Bitstrangs ist gegenüber dem herkömmlichen Verfahren nicht zu erzielen.
  • In dem Verfahren von 1C sollen zur Vermeidung unnötiger Wiederholungen lediglich die Unterschiede zu dem Verfahren von 1B erläutert werden. In diesem Verfahren sollen ebenfalls lediglich zwei Spannungen getrimmt werden und die beiden restlichen Spannungen sollen unverändert bleiben. Zu diesem Zweck werden die Kontrollbits der Bitfolgen V1 und V3 nicht gesetzt (logischer Zustand "0"), was dazu führt, dass die entsprechenden Spannungen nicht verändert oder rückgesetzt werden. In diesem Verfahren wird durch die nicht gesetzten Kontrollbits erfindungsgemäß bewirkt, dass die Testlogik bei nicht gesetztem Kontrollbit die dem nicht gesetzten Kontrollbit folgenden Bits überspringt. Dies führt dazu, dass die Testlogik von dem nicht gesetzten Kontrollbit K der der ersten Spannung 1 zugeordneten Bitfolge V1 zu dem gesetzten Kontrollbit K der der zweiten Spannung 2 zugeordneten Bitfolge V2 springt (S1) und anschließend die Bits der zweiten Bitfolge V2 einliest. Daraufhin springt die Test logik von dem nicht gesetzten Kontrollbit K der der dritten Spannung 3 zugeordneten Bitfolge V3 zu dem gesetzten Kontrollbit der der vierten Spannung zugeordneten Bitfolge V4 und liest die Bits der vierten Bitfolge V4 ein, wodurch aufgrund der gleichen logischen Zustände der zweiten und vierten Bitfolgen ein Spannungsabgleich der zweiten und vierten Spannung erfolgt. In dem Verfahren von 1C sind zur Übertragung des Bitstrangs insgesamt 16 Zyklen erforderlich, so dass gegenüber einem herkömmlichen Verfahren eine Zeitersparnis vorliegt.

Claims (11)

  1. Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, bei dem in einem eine Testlogik aufweisenden, zu testenden Chip wenigstens ein Testmodus in Form eines seriellen ersten Bitstrangs gesetzt wird, die Testmoden im Chip ausgeführt werden und Testergebnisse oder der Status der Testmoden aus dem Chip in Form eines seriellen zweiten Bitstrangs ausgegeben werden, dadurch gekennzeichnet, dass wenigstens einer der Bitstränge mit wenigstens einem binären Kontrollbit versehen wird, wobei die Testlogik durch ein sich in einem ersten logischen Zustand befindliches Kontrollbit so gesteuert wird, dass die dem Kontrollbit nachfolgenden Bits des Bitstrangs übersprungen werden, bis ein sich in dem zweiten logischen Zustand befindliches Kontrollbit von der Testlogik erfasst wird, und wobei die Testlogik durch ein sich in dem zweiten logischen Zustand befindliches Kontrollbit so gesteuert wird, dass die dem Kontrollbit nachfolgenden Bits des Bitstrangs nicht übersprungen werden, bis ein sich in dem ersten logischen Zustand befindliches Kontrollbit von der Testlogik erfasst wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste und der zweite Bitstrang jeweils mit wenigstens einem Kontrollbit versehen werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Kontrollbit einer wenigstens einem Testmodus zugeordneten Bitfolge des Bitstrangs vorangestellt wird.
  4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Kontrollbit einer einem einzelnen Testmodus zugeordneten Bitfolge des Bitstrangs vorangestellt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Kontrollbit einer wenigstens einer Testmodusfunktion zugeordneten Bitfolge des Bitstrangs vorangestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein Kontrollbit einer einer einzelnen Testmodusfunktion zugeordneten Bitfolge des Bitstrangs vorangestellt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Kontrollbit wenigstens einem der Bitstränge vorangestellt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Kontrollbit allen wenigstens einem Testmodus zugeordneten Bitfolgen vorangestellt wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, dass ein Kontrollbit allen einem einzelnen Testmodus zugeordneten Bitfolgen vorangestellt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass durch einer einem Testmodus zugeordneten Bitfolge dieser Testmodus aktiviert bzw. deaktiviert wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass durch einer einem Testmodus bzw. Testmodusfunktion zugeordneten Bitfolge Parameter dieses Testmodus eingestellt werden.
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The Institute of Electrical and Electronics Engi- neers: IEEE Standard Test Access Port and Bound- ary-Scan Architecture. IEEE Standard 1149.1a-1993, New-York, 1993, S.4-1 bis 4-2, 7-1 bis 7-4, 7-15 bis 7-22
The Institute of Electrical and Electronics Engi- neers: IEEE Standard Test Access Port and Bound- ary-Scan Architecture. IEEE Standard 1149.1a-1993,New-York, 1993, S.4-1 bis 4-2, 7-1 bis 7-4, 7-15 bis 7-22 *

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