DE19937820C2

DE19937820C2 - Vorrichtung zum Testen integrierter Halbleiterschaltungen und Verfahren zum Steuern derselben

Info

Publication number: DE19937820C2
Application number: DE19937820A
Authority: DE
Inventors: Satoshi Kobayashi
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-08-11
Filing date: 1999-08-11
Publication date: 2002-07-04
Anticipated expiration: 2019-08-12
Also published as: KR100339857B1; JP2000055987A; TW448303B; US6446228B1; DE19937820A1; JP4026945B2; KR20000017238A

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Testvorrichtung für integrierte Halbleiterschaltun gen zum Testen einer integrierten Halbleiterschaltung, und betrifft insbesondere ein Testgerät für integrierte Halbleiterschaltungen (im allgemeinen als IC-Tester bezeichnet), das zum Testen einer integrierten Halbleiterschaltung zweckmäßig einsetzbar ist, die einen logischen Abschnitt und einen Speicherabschnitt umfaßt, die gemeinsam auf einem Chip ausgebildet sind. Weiterhin bezieht sich die Erfindung auf ein Verfahren zum Steuern des Testgeräts für integrierte Halbleiter schaltungen, durch das die Abfolge der Arbeitsvorgänge des Testgeräts definiert wird.

2. Beschreibung des Standes der Technik

Bislang werden integrierte Halbleiterschaltungen (im folgenden als ICs bezeichnet) auf diesem technischen Gebiet als Speicher-ICs oder als Logik-ICs eingestuft. Der Speicher-IC ist ein IC, bei dem ein Speicherabschnitt dominierend vorhanden ist. Der Logik-IC ist ein Baustein, in dem ein logischer Schaltungsabschnitt (Logikabschnitt) dominiert. Ein IC, der einen Logikabschnitt und einen Speicherabschnitt umfaßt, die gemeinsam auf einem Chip ausgebildet sind (ein solcher IC wird auch als gemischter Logik/Speicher-IC bezeichnet) wird als systematische LSI-Schaltung ("Systematic Large Scale Integrated Circuit" = systematische hochintegrierte Schaltung) oder dergleichen bezeichnet. Bei ICs dieses Typs besteht die Tendenz zukünftiger Zunahme. Das Charakteristikum einer systematischen LSI-Schaltung besteht darin, daß die Anzahl von für einen Logikabschnitt benötigten Anschlüssen (Stiften) ungefähr mehrfach so groß ist wie die Anzahl von für einen Speicherabschnitt erforderlichen Anschlüssen (Stiften). Demzufolge ist die Anzahl von ICs, die beim Testen des Logikabschnitts einer solchen systematischen LSI-Schaltung gleichzeitig getestet werden können (üblicherweise als Anzahl gleichzeitig meßbarer ICs oder als Anzahl paralleler Messungen bezeichnet), aufgrund der großen Anzahl der Anschlüsse der im Test befindlichen ICs beschränkt.

Fig. 7 zeigt eine Verschaltungsanordnung zwischen einem IC-Testgerät und zu testenden ICs (im folgenden auch als DUTs bezeichnet) in einem Fall, bei dem die zu testenden Bauelemente ICs sind, die jeweils einen gemeinsam auf einem Chip ausgebildeten Logikabschnitt und Speicherab schnitt aufweisen. In dem IC-Testgerät 10 sind viele Kanäle (Signalpfade) vorgesehen, über die Treibersignale (Testmustersignale, Adreßsignale, Steuersignale und dergleichen) an die zu testenden Bauelemente angelegt werden. Die Anzahl von gleichzeitig testbaren Bauelementen ist abhängig von der gesamten Anzahl von Kanälen festgelegt. Fig. 7 zeigt ein Blockschaltbild, in dem der Verbindungszustand als Beispiel für den Fall des Testens von zwei zu testenden ICs (DUT1 und DUT2) mit jeweils 256 Anschlüssen mittels des IC-Testgeräts 10 dargestellt ist, das insgesamt 512 Kanäle CH1 bis CH512, d. h. einen Kanal 1 (CH1) bis zum Kanal 512 (CH512) umfaßt. Jeder zu testende IC DUT1 und DUT2 sei ein gemischter Logik/Speicher-IC, der 64 Anschlüsse (Stift P1 bis Stift P64) als Anschlüsse zum Testen des Speicherabschnitts, und 192 Anschlüsse (Stift P65 bis Stift P256) als Anschlüsse zum Testen des Logikabschnitts aufweist.

In diesem Fall sind 64 Kanäle 11 ab dem Kanal CH1 bis zum Kanal CH64 des IC-Testgeräts 10 jeweils mit den Anschlüssen P1 bis P64 des ICs DUT1 verbunden, während die 192 Kanäle ab dem Kanal CH65 bis zum Kanal CH256 des IC-Testgeräts 10 mit den Anschlüssen P65 bis P256 des ICs DUT1 verbunden sind. Da jedoch der Speicherabschnitt zum Testen des Logikabschnitts des ICs DUT1 ebenfalls betrieben werden muß, ist jeder der 256 Kanäle 12 ab dem Kanal CH1 bis zum Kanal CH512 des IC-Testgeräts 10 hierbei mit einem zugehörigen Anschluß aus den Anschlüssen P1 bis P256 des ICs DUT1 zum Ausführen des Testvorgangs verbunden. Da die Verbindungsauslegung des ICs DUT2 recht ähnlich ist wie diejenige beim IC DUT1, entfällt deren Beschreibung.

Da somit lediglich zwei ICs DUT bei den vorstehend erläuterten Bedingungen an das IC-Testgerät 10 angeschlossen werden können, wie dies in Fig. 7 gezeigt ist, sind mit dem IC-Testgerät 10 zwei ICs DUT, d. h. DUT1 und DUT2, verbunden, und es werden der Logikabschnitt und der Speicherabschnitt jedes ICs DUT1 und DUT2 zur Überprüfung ihrer Fehlerhaftigkeit oder Fehlerfreiheit getestet.

Auch wenn die für den Speicherabschnitt erforderliche Anzahl von Stiften kleiner ist als diejenige des Logikabschnitts, ergibt sich das Charakteristikum, daß die zum Testen des Speicherab schnitts erforderliche Zeitdauer oder Länge Mt länger ist als die zum Testen des Logikabschnitts benötigte Zeitdauer oder Länge Lt. Bei den in Fig. 7 gezeigten ICs DUT1 und DUT2 ist Mt beispielsweise gleich 60 Sekunden, während Lt ungefähr 5 Sekunden oder dergleichen ist. In diesem Fall werden daher annähernd 65 Sekunden zum Testen sowohl des Logikabschnitts als auch des Speicherabschnitts benötigt. Beim Testen von 1000 ICs dieses Typs ist die für den Testvorgang benötigte Zeitdauer aufgrund der Tatsache, daß zwei ICs gleichzeitig an den IC- Tester 10 angeschlossen werden können, gleich (60 + 5) × 1000 × 256/512 = 65 × 1000 × 1/2 = 32500 Sekunden ≈ 9 Stunden.

Dieser Wert von 9 Stunden ist allein die für den Test benötigte Zeitdauer. In der Realität ist zusätzlich zu dem Test ein Sortiervorgang zum Sortieren der getesteten ICs in fehlerfreie Bauelemente und fehlerhafte Bauteile erforderlich. Diese für den Sortiervorgang benötigte Zeitdauer muß daher addiert werden, so daß tatsächlich eine längere Testzeitdauer benötigt wird. Wenn angenommen wird, daß die Anzahl von beim Testen des Logikabschnitts eines ICs zu benutzenden Kanälen gleich Lch ist, und die gesamte Anzahl von Kanälen des IC-Testers 10 gleich Tch ist, entspricht der Ausdruck "256/512" in der vorstehend angegebenen Berechnungsgleichung Lch/Tch. Dies ist gleich dem Kehrwert der Anzahl von gleichzeitig testbaren Bauele menten.

Wie vorstehend angegeben, ergibt sich beim Testen von ICs mit gemischten Logik/Speicherabschnitten durch ein IC-Testgerät das Problem, daß die für den Test der ICs benötigte Zeitdauer groß ist. Aus diesem Grund kann vorgesehen sein, zwei IC-Testgeräte zum Testen der Speicherabschnitte der ICs mit gemischten Logik/Speicherabschnitten unter Verwen dung eines der beiden IC-Testgeräte, und zum Testen der Logikabschnitte der ICs mit gemischten Logik/Speicherabschnitten unter Verwendung des anderen IC-Testgeräts bereitzustellen.

Fig. 8 zeigt die Verschaltung zwischen einem IC-Testgerät 10 und den zu testenden Bauelemen ten für einen Fall, bei dem lediglich die Speicherabschnitte der gemischten Logik/Speicher-ICs durch das in Fig. 7 gezeigte IC-Testgerät 10 getestet werden. Beim Testen der Speicherab schnitte der ICs ist es ausreichend, wenn das IC-Testgerät 10 die Treibersignale lediglich an die Anschlüsse für den Speicherabschnitt jedes ICs anlegt. Wie bereits in Verbindung mit Fig. 7 erläutert, ist die gesamte Kanalzahl Tch des IC-Testgeräts 10 gleich 512, und es werden für den Speicherabschnitt jedes ICs 64 Anschlüsse von P1 bis P64 benötigt. Daher können 512/64 = 8 ICs (DUT1, DUT2, DUT3, . . ., DUT8) mit dem IC-Testgerät 10 verbunden werden. Demzufolge ist die Anzahl von mit einem IC-Testgerät verbindbaren ICs beträchtlich erhöht.

Beim Testen des Speicherabschnitts können daher gleichzeitig acht Bauelemente getestet werden. Die zum Testen von beispielsweise 1000 ICs benötigte Zeitdauer ist daher gleich 60 × 1000 × 64/512 = 7500 Sekunden. Wenn die Anzahl von zum Testen des Speicherabschnitts eines ICs benutzten Kanälen mit Mch bezeichnet wird, entspricht in diesem Fall "64/512" dem Ausdruck Mch/Tch. Dies ist äquivalent dem Kehrwert der Anzahl von gleichzeitig testbaren ICs.

Wenn die Logikabschnitte der 1000 ICs durch das andere der beiden IC-Testgeräte getestet werden (die Verbindung ist die gleiche wie diejenige gemäß Fig. 7), ergibt sich eine Testzeitdauer von 5 × 1000 × 256/512 = 2500 Sekunden. Wenn die Speicherabschnitte und die Logikab schnitte der ICs jeweils separat durch zwei IC-Testgeräte getestet werden, ist die für den Test insgesamt benötigte Zeitdauer Ttim gleich 7500 Sekunden + 2500 Sekunden = 10000 Sekunden. Wenn diese Zeitdauer mit der beim Testen mittels eines IC-Testgeräts benötigten Zeitdauer (32500 Sekunden) verglichen wird, ist ersichtlich, daß sich bei der Benutzung von zwei IC-Testgeräten der Vorteil ergibt, daß die erforderliche Zeitdauer erheblich verringert werden kann. Allerdings ist in diesem Fall ein Sortiervorgang bei jedem Speicherabschnittstest und Logikabschnittstest erforderlich.

Wenn angenommen wird, daß die für den Sortiervorgang benötigte Zeitdauer sowohl bei dem Speicherabschnittstest als auch bei dem Logikabschnittstest jeweils eine Sekunde je gleichzeiti gem Test beträgt, ist die Sortierzeitdauer beim Speicherabschnittstest gleich 1000 × 64/512 = 125 Sekunden, und es wird bei dem Logikabschnittstest eine Sortierzeitdauer von 1000 × 256/512 = 500 Sekunden benötigt. Die für die beiden Sortiervorgänge erforderliche Zeitdauer beträgt daher 625 Sekunden. Die vom Teststart bis zum Testende insgesamt benötigte Zeitdauer ist folglich gleich 7500 + 2500 + 125 + 500 = 10625 Sekunden.

Wie vorstehend erläutert, läßt sich die für den Test benötigte Zeitdauer beim Testen von gemischten Logik/Speicher-ICs erheblich verkürzen, wenn zwei IC-Testgeräte benutzt werden. Da jedoch hierbei zwei sehr teuere IC-Testgeräte bereitgestellt werden müssen, ergibt sich das ernsthafte Problem, daß die ökonomische Belastung des Benutzers sehr stark erhöht ist. Bei der Benutzung von zwei IC-Testgeräten ergibt sich folglich der Nachteil, daß die für den Test von gemischten Logik/Speicher-ICs benötigten Kosten beträchtlich erhöht sind.

Aus der DE 32 37 225 C2 ist eine Vorrichtung zum Prüfen elektrischer Schaltungsanordnungen bekannt, die einen Tester zum Testen von integrierten Halbleiterschaltungen mit einer vorbestimmten Anzahl von Kanälen zum Zuführen von Treibersignalen an einen IC einzigen Sockel aufweist. In einem ersten Betriebszustand werden über eine Umschalteinrichtung in einer Speichereinrichtung gespeicherte Signale an Anschlüsse zu prüfender nicht-speichernder Schaltungen bzw. Logikschaltungen der jeweils zu prüfenden Halbleiterschaltung angelegt, während in einem zweiten Betriebszustand von einem Generator erzeugte Signale an Daten anschlüsse zu prüfender Speicherschaltungen in der jeweils zu prüfenden Halbleiterschaltung angelegt werden.

Aus der EP 0 491 290 A2 ist ein IC-Tester zum Testen eines Speichers bekannt, der in einem logischen integrierten Schaltkreist enthalten ist. Zu diesem Zweck sind ein erster Prüfmuster generator für den Logikteil, ein zweiter Prüfmustergenerator für den Speicherteil und eine Prüfmusterwähleinrichtung mit zugehörigem Auswahlregister vorgesehen.

Die voranstehend anhand der Fig. 7 und 8 erläuterte Problematik bezüglich der erforderlichen Zeitdauer zum Testen von Logikabschnitten und Speicherabschnitten integrierter Halbleiterschal tungen ist in keiner der vorgenannten beiden Druckschriften angesprochen.

KURZFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, ein IC-Testgerät zu schaffen, durch das die für einen Test erforderliche Zeitdauer selbst dann verringert werden kann, wenn die im Test befindlichen ICs jeweils einen Logikabschnitt und einen Speicherabschnitt aufweisen, die gemeinsam auf einem Chip ausgebildet sind.

Weiterhin soll durch die vorliegende Erfindung ein IC-Testgerät geschaffen werden, durch das die Logikabschnitte und die Speicherabschnitte der jeweils einen gemeinsam ausgebildeten Logikabschnitt und Speicherabschnitt aufweisenden ICs effizient getestet werden können, und das demzufolge das Testen von ICs mit Logik- und Speicherabschnitten innerhalb kürzerer Zeitdauer als beim Testen der gleichen ICs unter Einsatz von zwei IC-Testgeräten ausführen kann.

Zur Lösung der vorstehend genannten Aufgaben ist gemäß einem Gesichtspunkt der vorliegenden Erfindung ein zum Testen von mehreren integrierten Halbleiterschaltungen, die jeweils einen Speicherabschnitt und einen Logikabschnitt enthalten, ausgelegtes Testgerät bereitgestellt, das umfaßt: einen zum Testen der Halbleiterschaltungen ausgelegten Tester mit einer vorbestimmten Anzahl von Kanälen für die Zuführung von Treibersignalen; IC-Sockel in einer Anzahl, die gleich der Anzahl von Speicherabschnitten der gleichzeitig durch den Tester testbaren integrierten Halbleiterschaltungen ist, wobei die Anzahl von IC-Sockeln abhängig von der Anzahl der Kanäle des zum Testen der integrierten Halbleiterschaltungen ausgelegten Testers und der Anzahl von zum Testen eines Speicherabschnitts einer zu testenden integrierten Halbleiterschaltung erforderlichen Kanälen festgelegt ist; und eine Schaltschaltung, die zwischen die IC-Sockel und den zum Testen der integrierten Halbleiterschaltungen ausgelegten Tester geschaltet ist und die zwischen einem Zustand, bei dem zum Testen von Speicherabschnitten von im Test befindlichen integrierten Halbleiterschaltungen dienende Treibersignale an alle IC-Sockel angelegt werden, und einem Zustand umschaltet, bei dem zum Testen eines Logikabschnitts einer integerierten Halbleiterschaltung oder von Logikabschnitten mehrerer integrierter Halbleiterschaltungen dienende Treibersignale an einen Teil der IC-Sockel angelegt werden.

Bei einem bevorzugten Ausführungsbeispiel enthält die Schaltschaltung Schalter in einer Anzahl, die gleich der Anzahl der Kanäle des zum Testen der integrierten Halbleiterschaltungen ausgeleg ten Testers ist, wobei jeder dieser Schalter durch EIN/AUS-Schalter gebildet ist, deren Anzahl gleich dem Wert eines Quotienten (dessen ganzzahligem Teil) ist, der durch Dividieren der Gesamtzahl von Anschlüssen eines im Test befindlichen integrierten Halbleiterschaltung durch die Anzahl von zum Testen eines Speicherabschnitts dieser im Test befindlichen, integrierten Halbleiterschaltung benötigten Kanälen erhalten wird. Die einen Anschlüsse der EIN/AUS-Schalter jedes der Schalter sind gemeinsam an einen zugehörigen Kanal angeschlossen. Ferner sind die anderen Anschlüsse der EIN/AUS-Schalter selektiv mit entsprechenden Ausgangsleitungen verbunden.

Die Anzahl von IC-Sockeln ist gleich dem Wert des Quotienten (dessen ganzzahliger Teil), der durch Dividieren der Anzahl der Kanäle des für die integrierten Halbleiterschaltungen ausgelegten Testers durch die Anzahl von zum Testen eines Speicherabschnitts der im Test befindlichen integrierten Halbleiterschaltung benötigten Kanälen erhalten wird, und es ist die Anzahl von im Test befindlichen integrierten Halbleiterschaltungen, deren Logikabschnitte getestet werden, gleich dem Wert des Quotienten (dessen ganzzahligem Teil), der durch Dividieren der Anzahl der Kanäle des für die integrierten Halbleiterschaltungen vorgesehenen Tests erhalten wird.

Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Steuern des vorstehend beschriebenen Testgeräts zum Testen von integrierten Halbleiterschaltungen geschaffen, das die Schritte aufweist: (a) gleichzeitiges Testen der Speicherabschnitte von allen im Test befindlichen integrierten Halbleiterschaltungen zu einem Zeitpunkt, zu dem der Test der Logikabschnitte der Hälfte der im Test befindlichen integrierten Halbleiterschaltungen aus den im Test befindlichen und an den IC-Sockeln angebrachten integrierten Halbleiterschaltungen abgeschlossen ist; (b) Beginnen des Tests von Logikabschnitten der übrigen Hälfte der im Test befindlichen Halbleiterschaltungen aus den im Test befindlichen integrierten Halbleiterschaltungen zu einem Zeitpunkt, zu dem der Test der Speicherabschnitte abgeschlossen worden ist; (c) erstes Austauschen der ersten Hälfte der integrierten Halbleiterschaltungen, deren Logikabschnitte und Speicherabschnitte getestet worden sind, durch nachfolgend zu testende integrierte Halbleiter schaltungen während des Tests der Logikabschnitte der übrigen Hälfte von im Test befindlichen integrierten Halbleiterschaltungen; (d) Beginnen des Tests der Logikabschnitte der ausgetausch ten, im Test befindlichen integrierten Halbleiterschaltungen zu einem Zeitpunkt, nachdem der Test der Logikabschnitte der übrigen Hälfte der im Test befindlichen integrierten Halbleiterschal tungen abgeschlossen worden ist; und zweites Austauschen der übrigen Hälfte der im Test befindlichen integrierten Halbleiterschaltungen, deren Logikabschnitte und Speicherabschnitte getestet worden sind, durch nachfolgend zu testende integrierte Halbleiterschaltungen während des Testens der Logikabschnitte der ausgetauschten integrierten, im Test befindlichen Halbleiter schaltungen; und (e) gleichzeitiges Testen der Speicherabschnitte von allen im Test befindlichen integrierten Halbleiterschaltungen, die bei dem ersten und dem zweiten Austauschschritt ausgetauscht worden sind, zu einem Zeitpunkt, nachdem der Test der Logikabschnitte der im Test befindlichen integrierten Halbleiterschaltungen, die bei dem ersten Austauschschritt ausgetauscht worden sind, abgeschlossen ist, und zwar nach dem zweiten Austauschschritt; so daß integrierte Halbleiterschaltungen im wesentlichen ohne Leerlaufzeit durch Wiederholen der Schritte (b) bis (e) getestet werden können.

Wenn die Speicherabschnitte bei dem vorstehend erläuterten Steuerverfahren getestet werden, sind Kanäle in einer Anzahl, die gleich der zum Testen der Speicherabschnitte benötigten Anzahl ist, mit allen IC-Sockeln verbunden, und es werden die Speicherabschnitte der im Test befindlichen, an allen IC-Sockeln angebrachten ICs gleichzeitig durch Zuführen der Treibersignale zu den IC-Sockeln getestet.

Wenn die Logikabschnitte getestet werden, sind Kanäle in einer Anzahl, die gleich der für den Test der Logikabschnitte erforderlichen Anzahl ist, lediglich mit einem Teil der IC-Sockel verbun den, und es werden die Logikabschnitte der im Test befindlichen, an diesem Teil der IC-Sockel angebrachten ICs durch Zuführen der Treibersignale zu ihnen getestet.

Wenn der Test abgeschlossen ist, werden die Logikabschnitte der im Test befindlichen, an einem anderen Teil der IC-Sockel angebrachten ICs durch Zuführen der Treibersignale zu diesen IC- Sockeln getestet. Durch Wiederholen dieser Arbeitsvorgänge werden die Logikabschnitte der im Test befindlichen, an allen IC-Sockeln angebrachten ICs getestet.

Wenn im Test befindliche ICs an allen IC-Sockeln, deren Anzahl gleich der Anzahl von gleichzeitig testbaren Speicherabschnitten ist, angebracht sind, können daher erfindungsgemäß die Speicher abschnitte von allen im Test befindlichen ICs gleichzeitig getestet werden. Ferner werden die Logikabschnitte durch Wiederholen des Testvorgangs für die gleichzeitig testbaren Logikab schnitte getestet. Im Ergebnis können die Speicherabschnitte und die Logikabschnitte der im Test befindlichen ICs innerhalb einer Zeitdauer getestet werden, die im wesentlichen gleich oder kürzer als die Zeitdauer bei Einsatz von zwei IC-Testgeräten zum Testen derselben ICs ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockschaltbild, das ein Ausführungsbeispiel eines erfindungsgemäßen Testgeräts veranschaulicht;

Fig. 2 zeigt ein Blockschaltbild, das einen ersten Verbindungszustand bei Durchführen des Tests von Logikabschnitten von zu testenden Bauelementen mittels des in Fig. 1 dar gestellten IC-Testgeräts veranschaulicht;

Fig. 3 zeigt ein Blockschaltbild, das einen zweiten Verbindungszustand bei Ausführen des Tests von Logikabschnitten von zu testenden Bauelementen mittels des in Fig. 1 dar gestellten IC-Testgeräts veranschaulicht;

Fig. 4 zeigt ein Blockschaltbild, das einen dritten Verbindungszustand bei Ausführen des Tests von Logikabschnitten von zu testenden Bauelementen durch das in Fig. 1 darge stellte IC-Testgerät veranschaulicht;

Fig. 5 zeigt ein Blockschaltbild, das einen vierten Verbindungszustand bei Ausführen des Tests von Logikabschnitten von zu testenden Bauelementen mittels des in Fig. 1 dar gestellten IC-Testgeräts veranschaulicht;

Fig. 6 zeigt eine schematische Darstellung zur Erläuterung eines Steuerverfahrens bei dem erfindungsgemäßen IC-Testgerät;

Fig. 7 zeigt ein Blockschaltbild, das einen Verbindungszustand bei Ausführen des Tests sowohl von Logikabschnitten als auch von Speicherabschnitten von zu testenden Bau elementen mittels eines herkömmlichen IC-Testgeräts veranschaulicht; und

Fig. 8 zeigt ein Blockschaltbild, das einen Verbindungszustand bei Ausführen des Tests von Speicherabschnitten von zu testenden Bauelementen mittels des herkömmlichen IC- Testgeräts veranschaulicht.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 zeigt ein Blockschaltbild, das ein Ausführungsbeispiel des erfindungsgemäßen IC-Testge räts darstellt. Die vorliegende Erfindung zeichnet sich dadurch aus, daß in einem IC-Tester 10, der eine vorbestimmte Anzahl von Kanälen CH1 bis CH512 zum Zuführen von Treibersignalen zu zu testenden Bauelementen aufweist, IC-Sockel SK1 bis SK8, deren Anzahl gleich der Anzahl von Speicherabschnitten von gleichzeitig testbaren Bauelementen (ICs) ist und durch die Anzahl von Kanälen dieses IC-Testers 10 und der Anzahl von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen festgelegt ist, und weiterhin eine Schaltschaltung 21 vorgesehen sind, die zwischen diesen IC-Sockeln SK bis SK8 und den Kanälen CH1 bis CH512 des IC-Testers 10 angeordnet ist. Die zu testenden Bauelemente sind jeweils an den IC- Sockeln SK1 bis SK8 angebracht.

Zur Vereinfachung des Vergleichs der vorliegenden Erfindung mit dem vorstehend beschriebenen herkömmlichen IC-Testgerät wird bei der nachfolgenden Beschreibung unterstellt, daß auch bei diesem Ausführungsbeispiel die gesamte Anzahl Tch von Kanälen des IC-Testers 10 gleich 512 ist, die gesamte Anzahl von Anschlüssen bzw. Stiften jedes zu testenden Bauelements gleich 256 ist, die Anzahl Mch von zum Testen des Speicherabschnitts jedes zu testenden Bauelements erforderlichen Kanälen gleich 64 ist, und die Anzahl Lch von zum Testen des Logikabschnitts jedes zu testenden Bauelements erforderlichen Kanälen gleich 256 ist. Selbstverständlich ist die Gesamtzahl von Kanälen des IC-Testers 10, die Gesamtzahl von Anschlüssen des zu testenden Bauelements, die Anzahl von zum Testen des Speicherabschnitts jedes zu testenden Bauelements benötigten Kanälen (oder die Anzahl von Anschlüssen), und die Anzahl von zum Testen des Logikabschnitts jedes zu testenden Bauelements benötigten Kanälen (oder die Anzahl von Anschlüssen) nicht auf diese Zahlenwerte beschränkt.

Die Schaltschaltung 21 umfaßt Schalter (bei diesem Beispiel 512 Schalter SW1 bis SW512), deren Anzahl gleich der Anzahl von Kanälen des IC-Testers 10 ist. Jeder Schalter weist vier EIN/AUS-Schalter M, L1, L2 und L3 auf. Ein Anschluß jedes dieser EIN/AUS-Schalter M, L1, L2 und L3 ist gemeinsam an das Ausgangsende eines zugeordneten Kanals angeschlossen, während der andere Anschluß selektiv an eine entsprechende der Ausgangsleitungen 23A, 23B und 23C und 23D angeschlossen ist. In Fig. 1 ist ein Zustand gezeigt, bei dem die Kanäle CH1 bis CH64, CH65 bis CH128, CH129 bis CH192, CH193 bis CH256, CH257 bis CH320, CH321 bis CH384, CH385 bis CH448, und CH449 bis CH512 des IC-Testers 10 mit den Schaltern SW1, SW65, SW129, SW193, SW257, SW321, SW385 bzw. SW449 über eine Kanalleitung 22-1, 22-65, 22-129, 22-193, 22-257, 22-321, 22-385 bzw. 22-449 verbunden sind. Der Grund hierfür liegt darin, daß in der Zeichnung nicht alle Kanalleitungen 22-1 bis 22-512 und alle Schalter SW1 bis SW512 dargestellt werden können. In Wirklichkeit sind die Ausgangsenden aller Kanäle CH1 bis CH512 jeweils getrennt mit den entsprechenden Schaltern SW1 bis SW512 verbunden. Diese Verbindungsmethode wird auch bei den Ausgangsleitungen 23A, 23B, 23C und 23D eingesetzt.

Die in der vorstehend erläuterten Weise aufgebaute Schaltschaltung 21 führt einen Umschaltvor gang zwischen dem Verbindungszustand, bei dem die Speicherabschnitte der an den IC-Sockeln SK1 bis SK8 angebrachten zu testenden Bauelemente getestet werden, und dem Verbindungszu stand aus, bei dem die Logikabschnitte der an einem Teil der IC-Sockel (bei diesem Ausführungs beispiel zwei Sockeln) angebrachten zu testenden Bauelemente getestet werden. Dieser Um schaltvorgang und die Art der Auswahl und Verbindung der vier Ausgangsleitungen 23A, 23B, 23C und 23D wird im weiteren Text erläutert.

Die Anzahl von IC-Sockeln ist in Abhängigkeit von der Gesamtzahl Tch von Kanälen des IC- Testers 10 und der Anzahl Mch von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen festgelegt. Bei dem in Fig. 1 dargestellten Ausführungsbei spiel ist die Gesamtzahl Tch von Kanälen des IC-Testers 10 gleich 512, und die Anzahl Mch von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen gleich 64. Die Anzahl von IC-Sockeln ist deshalb gleich 512/64 = 8 (SK1 bis SK8). Da die gesamte Anzahl von Anschlüssen bzw. Stiften eines zu testenden Bauelements gleich 256 ist, weist jeder IC-Sockel 256 Kontakte mit den Anschlußnummern P1 bis P256 auf, wobei die Anschlußstifte eines an jedem der IC-Sockel angebrachten zu testenden Bauelements mit den entsprechenden Kontakten der jeweiligen IC-Sockeln in elektrischen Kontakt gebracht wird.

Jeder der Schalter der Schaltschaltung 21 selektiert eine der Ausgangsleitungen 23A, 23B, 23C und 23D über die vier EIN/AUS-Schalter M, L1, L2 und L3, um hierdurch die ausgewählte Ausgangsleitung mit dem zugehörigen Kanal des IC-Testers 10 zu verbinden. Abhängig davon, welche Ausgangsleitung an den Kanal des IC-Testers 10 angeschlossen ist, kann der Verbin dungszustand von dem Verbindungszustand zum Testen des Speicherabschnitts eines zu testenden Bauelements in den Verbindungszustand zum Testen des Logikabschnitts, und umgekehrt, umgeschaltet werden.

Fig. 1 zeigt zur Erläuterung des Verbindungszustands zum Testen des Speicherabschnitts der zu testenden Bauelemente einen Zustand, bei dem lediglich die Ausgangsleitungen 23A mit den Kontakten der Anschlüsse mit den Nummern P1 bis P64 der jeweiligen IC-Sockel SK1 bis SK8 verbunden sind. Genauer gesagt, sind gemäß Fig. 1 dann, wenn die EIN/AUS-Schalter M der 512 Schalter SW1 bis SW512, die die Schaltschaltung 21 bilden, eingeschaltet sind, alle 512 Kanalleitungen jeweils mit den entsprechenden Ausgangsleitungen 23A verbunden. Die 64, jeweils mit den Schaltern SW1 bis SW64 verbundenen Ausgangsleitungen 23A sind jeweils mit den Anschlußnummern P1 bis P64 des IC-Sockels SK1 verbunden, während die jeweils mit den Schaltern SW65 bis SW128 verbundenen 64 Ausgangsleitungen 23A mit den Anschlußnum mern P1 bis P64 des IC-Sockels SK3 verbunden sind, die 64, mit den Schaltern SW129 bis SW 192 verbundenen Ausgangsleitungen 23A mit den Anschlußnummern P1 bis P64 des IC-Sockels SK5 verbunden sind, die 64, jeweils mit den Schaltern SW193 bis SW256 verbundenen Ausgangsleitungen 23A mit den Anschlußnummern P1 bis P64 des IC-Sockels SK7 verbunden sind, die 64, mit den Schaltern SW257 bis SW320 verbundenen Ausgangsleitungen 23A mit den Anschlußnummern P1 bis P64 des IC-Sockels SK2 verbunden sind, die 64, mit den Schaltern SW321 bis SW384 verbundenen Ausgangsleitungen 23A jeweils mit den Anschlußnummern P1 bis P64 des IC-Sockels SK4 verbunden sind, die 64, jeweils an die Schalter SW385 bis SW448 angeschlossenen Ausgangsleitungen 23A jeweils mit den Anschlußnummern P1 bis P64 des IC- Sockels SK6 verbunden sind, und die 64, jeweils an die Schalter SW449 bis SW512 ange schlossenen Ausgangsleitungen 23A jeweils mit den Anschlußnummern P1 bis P64 des IC- Sockels SK8 verbunden sind. Da die 512 Ausgangsleitungen 23A in Einheiten von jeweils 64 (jede Einheit entspricht der Anzahl Tch von zum Testen des Speicherabschnitts eines zu testen den Bauelements erforderlichen Anschlüssen) mit den Kontakten mit den Anschlußnummern P1 bis P64 der entsprechenden IC-Sockel SK1 bis SK8 verbunden sind, können die Treibersignale von dem IC-Tester 10 an die Speicherabschnitte der an den IC-Sockeln angebrachten zu testenden Bauelemente durch Einschalten der EIN/AUS-Schalter M der 512 Schalter SW1 bis SW512 angelegt werden. Es ist leicht ersichtlich, daß bei dem dargestellten Ausführungsbeispiel die Speicherabschnitte der acht zu testenden Bauelemente gleichzeitig getestet werden können.

Nachfolgend wird der Verbindungszustand zum Testen der Logikabschnitte der an den IC-Sockeln SK1 bis SK8 angebrachten zu testenden Bauelemente unter Bezugnahme auf die Fig. 2 bis 5 beschrieben.

Fig. 2 zeigt einen ersten Verbindungszustand, bei dem die Logikabschnitte dar an den IC-Sockeln SK1 und SK2 angebrachten Bauelemente getestet werden. Hierbei gilt folgendes:

1. Die EIN/AUS-Schalter M der jeweils mit den Kanälen CH1 bis CH64 verbundenen Schalter SW1 bis SW64 sind eingeschaltet:
2. die EIN/AUS-Schalter L1 der mit den Kanälen CH65 bis CH128 jeweils verbundenen Schalter SW65 bis SW128 sind eingeschaltet;
3. die EIN/AUS-Schalter L2 der jeweils zwei mit den Kanälen CH129 bis CH192 ver bundenen Schalter SW129 bis SW192 sind eingeschaltet;
4. die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH193 bis CH256 verbunde nen Schalter SW193 bis SW256 sind eingeschaltet; und

es sind durch den Einschaltzustand dieser EIN/AUS-Schalter M, L1, L2 und L3 jeweils die Ausgangsleitungen

23

A,

23

B,

23

C bzw.

23

D selektiert, so daß die Kanäle CH1 bis CH64, die Kanäle CH65 bis CH128, die Kanäle CH65 bis CH128, die Kanäle CH129 bis CH192 und die Kanäle CH193 bis CH256 des IC-Testers

10

mit den Anschlußnummern P1 bis P64, P5 bis P128, P129 bis P192 bzw. P193 bis P256 der IC-Sockel SK1 verbunden sind. Gleichzeitig

1. sind die EIN/AUS-Schalter M der Schalter SW257 bis SW320, die jeweils mit den Kanälen CH257 bis CH320 verbunden sind, eingeschaltet;
2. sind die EIN/AUS-Schalter L1 der jeweils mit den Kanälen CH321 bis CH384 ver bundenen Schalter SW321 bis SW384 eingeschaltet;
3. sind die EIN/AUS-Schalter L2 der jeweils mit den Kanälen CH385 bis CH448 ver bundenen Schalter SW385 bis SW448 eingeschaltet;
4. sind die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH449 bis CH512 ver bundenen Schalter SW449 bis SW512 eingeschaltet; und

es sind durch den Einschaltzustand dieser EIN/AUS-Schalter M, L1, L2 und L3 die Ausgangslei tungen

23

A,

23

B,

23

C bzw.

23

D derart selektiert, daß die Kanäle CH257 bis CH320, die Kanäle CH321 bis CH384, die Kanäle CH385 bis CH448 bzw. die Kanäle CH449 bis CH512 des IC- Testers

10

mit den Anschlußnummern P1 bis P64, P65 bis P128, P129 bis P192 bzw. P193 bis P256 der IC-Sockel SK2 verbunden sind.

Da die Treibersignale für den Logiktest zu allen Kontakten der Anschlußnummern P1 bis P256 beider IC-Sockel SK1 und SK2 jeweils von den entsprechenden Kanälen des IC-Testers 10 angelegt werden können, können demzufolge die Logikabschnitte der beiden an den IC-Sockeln SK1 und SK2 angebrachten zu testenden Bauelemente getestet werden.

Fig. 3 zeigt einen zweiten Verbindungszustand, bei dem die Logikabschnitte der an den IC- Sockeln SK3 und SK4 angebrachten zu testenden Bauelemente getestet werden. Hier gilt folgendes:

1. Die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH1 bis CH64 verbundenen Schalter SW1 bis SW64 sind eingeschaltet;
2. die EIN/AUS-Schalter M der mit den Kanälen CH65 bis CH128 jeweils verbundenen Schalter SW65 bis SW128 sind eingeschaltet;
3. die EIN/AUS-Schalter L1 der mit den Kanälen CH129 bis CH192 jeweils verbunde nen Schalter SW129 bis SW192 sind eingeschaltet;
4. die EIN/AUS-Schalter L2 der mit den Kanälen CH193 bis CH256 jeweils verbunde nen Schalter SW193 bis SW256 sind eingeschaltet; und

es werden durch die Einschaltzustände dieser EIN/AUS-Schalter L3, M, L1 und L2 die Ausgangsleitungen

23

D,

23

A,

23

B bzw.

23

C so selektiert, daß die Kanäle CH1 bis CH64, die Kanäle CH65 bis CH128, die Kanäle CH129 bis CH192 bzw. die Kanäle CH193 bis CH256 des IC-Testers

10

mit den Anschlußnummern P193 bis P256, P1 bis P64, P65 bis P128 bzw. P129 bis P192 der IC-Sockel SK3 verbunden werden. Gleichzeitig

1. sind die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH257 bis CH320 ver bundenen Schalter SW257 bis SW320 eingeschaltet;
2. sind die EIN/AUS-Schalter M der jeweils mit den Kanälen CH321 bis CH384 verbun denen Schalter SW321 bis SW384 eingeschaltet;
3. sind die EIN/AUS-Schalter L1 der mit den Kanälen CH385 bis CH448 jeweils ver bundenen Schalter SW385 bis SW448 eingeschaltet; und
4. sind die EIN/AUS-Schalter L2 der mit den Kanälen CH449 bis CH512 jeweils ver bundenen Schalter SW449 bis SW512 eingeschaltet;

wobei durch die Einschaltbetätigungen dieser EIN/AUS-Schalter L3, M, L1 bzw. L2 die Ausgangsleitungen

23

D,

23

A,

23

B bzw.

23

C derart selektiert werden, daß die Kanäle CH257 bis CH320, die Kanäle CH321 bis CH384, die Kanäle CH385 bis CH448 bzw. die Kanäle CH449 bis CH512 des IC-Testers

10

mit den Anschlußnummern P193 bis P256, P1 bis P64, P65 bis P128 bzw. P129 bis P192 der IC-Sockel SK4 verbunden werden.

Da die Treibersignale für den Logiktest an alte Kontakte der Anschlußnummern P7 bis P256 der beiden IC-Sockel SK3 und SK4 jeweils von den entsprechenden Kanälen des IC-Testers 10 angelegt werden können, können demzufolge die Logikabschnitte der beiden an den IC-Sockeln SK3 und SK4 angebrachten zu testenden Bauelemente getestet werden.

Fig. 4 zeigt einen dritten Verbindungszustand, in dem die Logikabschnitte der an den IC-Sockeln SK5 und SK6 angebrachten zu testenden Bauelemente getestet werden. Hierbei gilt folgendes:

1. Die EIN/AUS-Schalter L2 der jeweils mit den Kanälen CH1 bis CH64 verbundenen Schalter SW1 bis SW64 sind eingeschaltet;
2. die EIN/AUS-Schalter L3 der mit den Kanälen CH65 bis CH128 verbundenen Schal ter SW65 bis SW128 sind eingeschaltet;
3. die EIN/AUS-Schalter M der jeweils mit den Kanälen CH129 bis CH192 verbundenen Schalter SW129 bis SW192 sind eingeschaltet;
4. die EIN/AUS-Schalter L1 der mit den Kanälen CH193 bis CH256 jeweils verbunde nen Schalter SW193 bis SW256 sind eingeschaltet;

wobei durch die Einschaltstellungen dieser EIN/AUS-Schalter L2, L3, M und L1 die Aus gangsleitungen

23

C,

23

D,

23

A bzw.

23

B selektiert werden, so daß die Kanäle CH1 bis CH64, die Kanäle CH65 bis CH128, die Kanäle CH129 bis CH192 bzw. die Kanäle CH193 bis CH256 des IC-Testers

10

mit den Anschlußnummern P129 bis P192, P193 bis P256, P1 bis P64 bzw. P65 bis P128 des IC-Sockels SK3 verbunden sind. Gleichzeitig

1. sind die EIN/AUS-Schalter L2 der mit den Kanälen CH257 bis CH320 verbundenen Schalter SW257 bis SW320 eingeschaltet;
2. sind die EIN/AUS-Schalter L3 der mit den Kanälen CH321 bis CH384 jeweils ver bundenen Schalter SW321 bis SW384 eingeschaltet;
3. sind die EIN/AUS-Schalter M der mit den Kanälen CH385 bis CN448 jeweils verbun denen Schalter SW385 bis SW448 eingeschaltet; und
4. sind die EIN/AUS-Schalter L1 der mit den Kanälen CH449 bis CH512 jeweils ver bundenen Schalter SW449 bis SW512 eingeschaltet,

wobei durch die Einschaltstellungen dieser EIN/AUS-Schalter L2, L3, M und L1 die Ausgangslei tungen

23

C,

23

D,

23

A bzw.

23

B selektiert werden, so daß die Kanäle CH257 bis CH320, die Kanäle CH321 bis CH384, die Kanäle CH385 bis CH448 bzw. die Kanäle CH449 bis CH512 des IC-Testers

10

mit den Anschlußnummern P129 bis P192, P193 bis P256, P1 bis P64 bzw. P65 bis P128 des IC-Sockels SK6 verbunden sind.

Da somit die Treibersignale für den Logiktest an alle Kontakte der Anschlußnummern P1 bis P256 beider IC-Sockel SK5 und SK6 von den entsprechenden Kanälen des IC-Testers 10 angelegt werden können, können die Logikabschnitte der beiden an den IC-Sockeln SK5 bzw. SK6 angebrachten, zu testenden Bauelemente getestet werden.

Fig. 5 zeigt einen vierten Verbindungszustand, in dem die Logikabschnitte der an den IC-Sockeln SK7 und SK8 angebrachten, zu testenden Bauelemente getestet werden. Hierbei

1. sind die EIN/AUS-Schalter L1 der jeweils mit den Kanälen CH1 bis CH64 verbunde nen Schalter SW1 bis SW64 eingeschaltet;
2. sind die EIN/AUS-Schalter L2 der mit den Kanälen CH65 bis CH128 verbundenen Schalter SW65 bis SW128 jeweils eingeschaltet;
3. sind die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH129 bis CH192 ver bundenen Schalter SW129 bis SW192 eingeschaltet;
4. sind die EIN/AUS-Schalter M der mit den Kanälen CH193 bis CH256 jeweils verbun denen Schalter SW193 bis SW256 eingeschaltet;

wobei durch die Einschaltstellungen dieser EIN/AUS-Schalter L1, L2, L3 und M jeweils die Ausgangsleitungen

23

B,

23

C,

23

D bzw.

23

A selektiert werden, so daß die Kanäle CH1 bis CH64, die Kanäle CH65 bis CH128, die Kanäle CH129 bis CH192, und die Kanäle CH193 bis CH256 des IC-Testers

10

jeweils mit den Anschlußnummern P65 bis P128, P129 bis P192, P193 bis P256 bzw. P1 bis P64 des IC-Sockels SK7 verbunden sind. Gleichzeitig

1. sind die EIN/AUS-Schalter L1 der jeweils mit den Kanälen CH257 bis CH320 ver bundenen Schalter SW257 bis SW320 eingeschaltet;
2. sind die EIN/AUS-Schalter L2 der mit den Kanälen CH321 bis CH384 verbundenen Schalter SW321 bis SW384 jeweils eingeschaltet;
3. sind die EIN/AUS-Schalter L3 der jeweils mit den Kanälen CH385 bis CH448 ver bundenen Schalter SW385 bis SW448 eingeschaltet;
4. sind die EIN/AUS-Schalter M der jeweils mit den Kanälen CH449 bis CH512 verbun denen Schalter SW449 bis SW512 eingeschaltet,

wobei durch die Einschaltungen dieser EIN/AUS-Schalter L1, L2, L3 und M die Ausgangsleitungen

23

B,

23

C,

23

D bzw.

23

A selektiert sind, so daß die Kanäle CH257 bis CH320, die Kanäle CH321 bis CH384, die Kanäle CH385 bis CH448 bzw. die Kanäle CH449 bis CH512 des IC- Testers

10

mit den Anschlußnummern P65 bis P128, P129 bis P192, P193 bis P256 bzw. P1 bis P64 des IC-Sockels SK8 verbunden sind.

Da die Treibersignale für den Logiktest folglich an alle Kontakte der Anschlußnummern P1 bis P256 beider IC-Sockel SK7 und SK8 von den entsprechenden Kanälen des IC-Testers 10 angelegt werden können, können die Logikabschnitte der beiden, jeweils an den IC-Sockeln SK7 bzw. SK8 angebrachten, zu testenden Bauelemente getestet werden.

Folglich ist der Test der Speicherabschnitte und der Logikabschnitte der an den acht IC-Sockeln SK1 bis SK8 angebrachten, zu testenden Bauelemente abgeschlossen.

Bei der vorliegenden Erfindung ist die Schaltschaltung 21 folglich durch die Schalter SW1 bis SW512 gebildet, deren Anzahl gleich groß ist wie die gesamte Anzahl Tch von Kanälen (CH1 bis CH512) des IC-Testers 10. Zusätzlich ist jeder Schalter durch die EIN/AUS-Schalter M, L1, L2 und L3 gebildet, deren Anzahl gleich dem Quotienten (ganzzahliger Abschnitt desselben; bei dem vorliegenden Ausführungsbeispiel vier) ist, der durch Dividieren der Gesamtzahl von Anschlüssen (P1 bis P256) eines zu testenden Bauelements durch die Anzahl Mch von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen (Anzahl der Anschlüs se P1 bis P64) erhalten wird. Weiterhin sind diese Schalter SW1 bis SW512 so aufgebaut, daß diese Schalter SW1 bis SW512 in Einheiten mit einer zum Testen des Speicherabschnitts eines zu testenden Bauelements benötigten Anzahl Mch von Kanälen gruppiert sind, so daß dieselben EIN/AUS-Schalter für jede einzuschaltende Gruppe selektiert werden. Durch einfaches Umschal ten der vier EIN/AUS-Schalter M, L1, L2 und L3 jedes der Schalter SW1 bis SW512 können daher die Speicherabschnitte und die Logikabschnitte der an den IC-Sockeln SK1 bis SK8 angebrachten, zu testenden Bauelemente in sequentieller Reihenfolge getestet werden, ohne daß zwei IC-Testgeräte wie bei dem herkömmlichen Testsystem benutzt werden. Im Ergebnis kann der Sortiervorgang durch einen Prozeßschritt vollständig durchgeführt werden. Wie im weiteren Text näher beschrieben, kann deshalb die für den gesamten Test benötigte Zeitdauer auf eine kürzere Zeitspanne als beim Einsatz von zwei Testgeräten verringert werden.

Wie aus dem ersten bis vierten, jeweils in den Fig. 2 bis 5 gezeigten Verbindungszustand ersichtlich ist, ist ein Anschluß jedes EIN/AUS-Schalters M, L1, L2 und L3 gemeinsam an die jeweils entsprechende Kanalleitung angeschlossen, wohingegen die anderen Anschlüsse dieser EIN/AUS-Schalter selektiv mit den entsprechenden Ausgangsleitungen 23A, 23B, 23C bzw. 23D verbunden sind. Da lediglich jeweils einer der vier EIN/AUS-Schalter eingeschaltet ist, wird einer der IC-Sockel SK1 bis SK8 lediglich über eine ausgewählte Ausgangsleitung der entsprechenden Kanalleitung über den eingeschalteten Schalter verbunden. Die drei übrigen Ausgangsleitungen sind offen (im nicht angeschlossenen Zustand). Damit befinden sich die übrigen drei Ausgangslei tungen im unbenutzten Zustand. Die Schaltverbindungen zwischen den Kanälen des IC-Testers 10 und den IC-Sockeln SK1 bis SK8 können deshalb mit hoher Zuverlässigkeit hergestellt werden.

Folglich ist bei der vorliegenden Erfindung ersichtlich, daß die Speicherabschnitte einer vorbe stimmten Anzahl von zu testenden Bauelementen (bei diesem Ausführungsbeispiel acht Bauele mente) gleichzeitig durch einen IC-Tester 10 getestet werden können, und daß die Logikab schnitte eines Teils (bei diesem Ausführungsbeispiel zwei) der vorbestimmten Anzahl von zu testenden Bauelementen wiederholt durch denselben IC-Tester 10 getestet werden können.

Nachfolgend wird ein erfindungsgemäßes Verfahren zum Steuern des erfindungsgemäßen IC- Testgeräts im einzelnen unter Bezugnahme auf Fig. 6 beschrieben. In Fig. 6 repräsentiert die Längsachse die Zeit, während auf der Querachse die Anschlußnummern der IC-Sockel SK1 bis SK8 aufgetragen sind.

Zunächst werden die zu testenden Bauelemente DUT1 bis DUT8 zu einem Zeitpunkt T₀ jeweils an den IC-Sockeln SK1 bis SK8 angebracht.

Nachfolgend wird zu einem Zeitpunkt T₁ der Test der Logikabschnitte (Anschlußnummern 1 bis 256) der an den IC-Sockeln SK1 und SK2 angebrachten Bauelemente DUT1 bzw. DUT2 begon nen.

Nach dem Abschluß dieses Tests wird zu einem Zeitpunkt T₂ der Test der Logikabschnitte (Anschlußnummern 1 bis 256) der Bauelemente DUT3 und DUT4 begonnen, die an den IC- Sockeln SK3 bzw. SK4 angebracht sind.

Gleichzeitig mit dem Abschluß des Tests ab dem Zeitpunkt T₂ ist auch der Test der Logikab schnitte der Bauelemente DUT1 bis DUT4 abgeschlossen, die der Hälfte der an den IC-Sockeln SK1 bis SK8 angebrachten Bauelemente DUT1 bis DUT8 entsprechen.

Nachfolgend wird der Test der Speicherabschnitte (Anschlußnummern 1 bis 64) der an allen IC- Sockeln SK1 bis SK8 angebrachten Bauelemente DUT1 bis DUT8 zu einem Zeitpunkt T₃ begonnen.

Nach dem Zeitpunkt T₄, zu dem der Test der Speicherabschnitte abgeschlossen ist, ist der Test der Speicherabschnitte und der Logikabschnitte der Bauelemente DUT1 bis DUT4 beendet.

Nachfolgend werden die Bauelemente DUT1 bis DUT4 zu einem Zeitpunkt T₅ durch neue Bauelemente DUT9 bis DUT12 ersetzt, und es werden die getesteten Bauelemente DUT1 bis DUT4 in Abhängigkeit von dem Ermittlungsergebnis fehlerhaft/fehlerfrei sortiert und ausgegeben. Die Austausch- und Sortiervorgänge der zu testenden Bauelemente werden durch eine IC- Transport- und -Behandlungseinrichtung ausgeführt, die auf diesem technischen Gebiet als Handhabungseinrichtung bezeichnet wird. Während des Austauschens und Sortierens der zu testenden Bauelemente wird der Test der Logikabschnitte (Anschlußnummern 1 bis 256) der an den IC-Sockeln SK5 bzw. SK6 angebrachten Bauelemente DUT5 und DUT6 ausgeführt. Nach dem Abschluß dieses Tests der Logikabschnitte wird der Test der Logikabschnitte (Anschluß nummern 1 bis 256) der an den IC-Sockeln SK7 bzw. SK8 angebrachten Bauelemente DUT7 und DUT8 durchgeführt.

Wenn der Test der Logikabschnitte der Bauelemente DUT7 und DUT5 abgeschlossen ist, ist gleichzeitig der Test der Speicherabschnitte und der Logikabschnitte der Bauelemente DUT5 bis DUT8 beendet. Gleichartig wie bei T₅ werden daher die Bauelemente DUT5 bis DUT8 zum Zeitpunkt T₆ durch neue Bauelemente DUT13 bis DUT16 ersetzt und die getesteten Bauelemente DUT5 bis DUT8 in Abhängigkeit von den Ermittlungsergebnissen fehlerhaft/fehlerfrei sortiert und ausgegeben. Während des Austauschs und Sortierens der zu testenden Bauelemente wird der Test der Logikabschnitte der neu an den Sockeln SK1 bzw. SK2 angebrachten Bauelemente DUT9 und DUT10 begonnen, und es wird nach dem Abschluß dieses Tests der Logikabschnitte der Test der Logikabschnitte der Bauelemente DUT11 und DUT12 begonnen, die an den IC- Sockeln SK3 bzw. SK4 neu angebracht sind.

Zu dem Zeitpunkt T₇, zu dem der Test ab dem Zeitpunkt T₆ abgeschlossen ist, ist der Test der Logikabschnitte der Bauelemente DUT9 bis DUT12 beendet, die der Hälfte der jeweils neu an den IC-Sockeln SK1 bis SK8 angebrachten Bauelemente DUT9 bis DUT16 entsprechen.

Nachfolgend wird zu dem Zeitpunkt T₈, zu dem der Sortiervorgang abgeschlossen ist, der Test der Speicherabschnitte der Bauelemente DUT9 bis DUT16 begonnen, die an allen IC-Sockeln SK1 bis SK8 neu angebracht sind.

Zu dem Zeitpunkt T₉, zu dem der Test der Speicherabschnitte beendet ist, ist der Test der Speicherabschnitte und der Logikabschnitte der Bauelemente DUT9 bis DUT12 beendet.

Im Anschluß hieran werden der Test der Speicherabschnitte und der Logikabschnitte sowie der Austausch und das Sortieren in einer Abfolge wiederholt, die gleichartig ist wie die Abläufe ab dem Zeitpunkt T₅.

Durch Betreiben des IC-Testers 10 in Übereinstimmung mit der in Fig. 6 dargestellten Abfolge führt der IC-Tester 10 einen kontinuierlichen Betrieb im wesentlichen ohne irgendeine Leerlaufzeit aus. Daher läßt sich die zum Testen aller zu testender Bauelemente durch ein IC-Testgerät benötigte Zeitdauer Ttim durch die folgende Gleichung ausdrücken:

Ttim = {(Mt × Mch/Tch) + (Lt × Lch/Tch)} × N

Hierbei bezeichnet:
Mt die zum Testen des Speicherabschnitts eines zu testenden Bauelements benötigte Zeitdauer,
LT die zum Testen des Logikabschnitts eines zu testenden Bauelements benötigte Zeit dauer, und
N die Anzahl von zu testenden Bauelementen.

Ähnlich wie im Fall des herkömmlichen Systems sei beispielsweise angenommen, daß Mt gleich 60 Sekunden ist, Lt gleich 5 Sekunden, Mch gleich 64 Kanäle, Lch gleich 256 Kanäle, Tch gleich 512 Kanäle und N gleich 1000 zu testende Bauelemente. Hierbei wird Ttim wie folgt erhalten:

Ttim = {(60 × 64/512) + (5 × 256/512)} × 1000 = (7.5 + 2.5) × 1000 = 10,000 Sekunden

Diese Zeitdauer von 10000 Sekunden enthält die Zeitdauer für den Sortiervorgang. Wenn diese Zeitdauer mit der Zeitdauer von 10625 Sekunden (7500 + 2500 + 125 + 500) verglichen wird, die zum Testen von 1000 zu testenden Bauelementen unter Verwendung von zwei IC- Testgeräten gemäß der vorstehenden Erläuterung benötigt wird, ist die bei der vorliegenden Erfindung benötigte Zeitdauer gegenüber der bei dem herkömmlichen System benötigten Zeitdauer um diejenige Zeitspanne verringert, die für den Sortiervorgang benötigt wird (625 Sekunden). Anders ausgedrückt, kann innerhalb allein der Zeitdauer, die zum separaten Testen der Speicherabschnitte und der Logikabschnitte einer vorbestimmten Anzahl von zu testenden Bauelementen bei dem herkömmlichen System unter Einsatz von zwei IC-Testern benötigt wird, ein einziges IC-Testgerät gemäß der vorliegenden Erfindung den Test der Speicherabschnitte und der Logikabschnitte derselben Anzahl von zu testenden ICs, sowie den Sortiervorgang zum Sortieren der getesteten Bauelemente in Abhängigkeit von den Testergebnissen ausführen. Mit der vorliegenden Erfindung wird daher der beträchtliche Vorteil erzielt, daß die gesamte Testzeit dauer trotz des Einsatzes von nur einem IC-Testgerät verringert werden kann, verglichen mit einem Fall, bei dem der Test unter Einsatz von zwei IC-Testgeräten ausgeführt wird. Als Ergebnis wird der Vorteil erhalten, daß die zum Testen von ICs mit gemischten Logik/Speicherabschnitten benötigten Kosten erheblich verringert werden können.

Da bei den vorstehend erläuterten Ausführungsbeispielen angenommen wird, daß die Gesamtzahl der Kanäle des IC-Testers 10 gleich 512 ist und die Anzahl von zum Testen des Speicherab schnitts eines zu testenden Bauelements erforderlichen Kanälen gleich 64 ist, ist die Anzahl von IC-Sockeln gleich 8. Da ferner angenommen wird, daß die Anzahl von zum Testen des Logikab schnitts eines zu testenden Bauelements erforderlichen Kanälen gleich 256 ist, ist die Anzahl von testenden Bauelementen, deren Logikabschnitte gleichzeitig getestet werden können, auf zwei beschränkt. Jedoch versteht es sich ohne weiteres, daß diese Zahlenwerte lediglich Beispiele darstellen und nicht mit der Essenz der Erfindung zusammenhängen.

Es ist offensichtlich, daß die Anzahl von IC-Sockeln der Wert des Quotienten (ganzzahliger Teil) ist, der sich ergibt, wenn die Gesamtzahl von zum Zuführen der Treibersignale des IC-Testers 10 dienenden Kanäle durch die Anzahl von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen dividiert wird. Weiterhin ist offensichtlich, daß die Anzahl von zu testenden Bauelementen, deren Logikabschnitte getestet werden, der Wert des Quotien ten (ganzzahliger Teil derselben) ist, der bei Division der gesamten Anzahl von Kanälen des IC- Testers 10 durch die Anzahl von zum Testen des Logikabschnitts eines testenden Bauelements erforderlichen Kanälen erhalten wird. Die Anzahl von EIN/AUS-Schaltern, die die jeweiligen Schalter SW1 bis SW512 der Schaftschaltung 21 bilden, ist der Wert des Quotienten (dessen ganzzahliger Teil), der bei Division der Gesamtzahl von Stiften bzw. Anschlüssen eines zu testenden Bauelements durch die Anzahl Mch von zum Testen des Speicherabschnitts eines zu testenden Bauelements erforderlichen Kanälen erhalten wird.

Aus der vorstehenden Beschreibung ist ersichtlich, daß erfindungsgemäß ein IC-Testgerät sehr effizient eingesetzt werden kann. Daher kann mit dem erfindungsgemäßen System der gesamte Test von ICs mit gemischten Logik/Speicherabschnitten innerhalb einer Zeitdauer abgeschlossen werden, die kürzer ist als die zum Testen von ICs mit gemischten Logik/Speicherabschnitten unter Einsatz von zwei IC-Testgeräten benötigten Zeitdauer. Demzufolge ist es nicht erforderlich, zwei sehr teuere IC-Testgeräte bereitzustellen. Folglich läßt sich der erhebliche Vorteil erzielen, daß die ökonomische Belastung des Benutzers auf die Hälfte verringert ist, und daß die zum Testen von ICs mit gemischten Logik/Speicherabschnitten erforderlichen Kosten stark verringert werden können.

Claims

1. Testgerät zum Testen von mehreren gleichartigen integrierten Halbleiterschaltungen, die jeweils einen Speicherabschnitt und einen Logikabschnitt enthalten, mit
einem Tester zum Testen von integrierten Halbleiterschaltungen, der eine vorbestimmte Anzahl von Kanälen zum Zuführen von Treibersignalen aufweist,
IC-Sockeln, deren Anzahl gleich groß ist wie die Anzahl von Speicherabschnitten von gleichzeitig durch den Tester testbaren integrierten Halbleiterschaltungen, wobei die Anzahl der IC-Sockel abhängig von der Anzahl der Kanäle des Testers zum Testen der integrierten Halbleiter schaltungen und der Anzahl von zum Testen eines Speicherabschnitts einer zu testenden integrierten Halbleiterschaltung benötigten Kanälen festgelegt ist, und
einer Schaltschaltung, die zwischen die IC-Sockel und den Tester zum Testen von inte grierten Halbleiterschaltungen geschaltet ist und die zwischen einem Zustand, bei dem Treiber signale zum Testen von Speicherabschnitten von im Test befindlichen integrierten Halbleiterschal tungen an alle IC-Sockel angelegt werden, und einem Zustand umschaltbar ist, bei dem Treiber signale zum Testen eines Logikabschnitts einer integrierten Halbleiterschaltung oder von Logikabschnitten mehrerer integrierter Halbleiterschaltungen zu einem Teil der IC-Sockel gespeist werden.

2. Testgerät zum Testen von integrierten Halbleiterschaltungen nach Anspruch 1, bei dem
die Schaltschaltung Schalter in einer Anzahl enthält, die gleich groß ist wie die Anzahl der Kanäle des Testers zum Testen von integrierten Halbleiterschaltungen,
jeder dieser Schalter durch EIN/AUS-Schalter gebildet ist, deren Anzahl gleich groß ist wie der Wert des Quotienten (ganzzahliger Teil desselben), der bei Division der Gesamtanzahl von Anschlüssen einer im Test befindlichen integrierten Halbleiterschaltung durch die Anzahl von zum Testen eines Speicherabschnitts dieser im Test befindlichen integrierten Halbleiterschaltung benötigten Kanälen erhalten wird, und
die einen Anschlüsse der EIN/AUS-Schalter jedes Schalters gemeinsam mit einem zuge hörigen Kanal verbunden sind.

3. Testgerät zum Testen von integrierten Halbleiterschaltungen nach Anspruch 2, bei dem die anderen Anschlüsse der EIN/AUS-Schalter selektiv an entsprechende Ausgangsleitungen angeschlossen sind.

4. Testgerät zum Testen von integrierten Halbleiterschaltungen nach Anspruch 1, bei dem
die Anzahl der IC-Sockel gleich groß ist wie der Wert des Quotienten (ganzzahliger Teil desselben), der bei Division der Anzahl der Kanäle des Testers zum Testen von integrierten Halbleiterschaltungen durch die Anzahl von zum Testen eines Speicherabschnitts der im Test befindlichen integrierten Halbleiterschaltung erforderlichen Kanäle erhalten wird, und
die Anzahl von im Test befindlichen integrierten Halbleiterschaltungen, deren Logikab schnitte getestet werden, gleich dem Wert des Quotienten (ganzzahliger Teil desselben) ist, der bei Division der Anzahl der Kanäle des Testers zum Testen von integrierten Halbleiterschaltungen durch die Anzahl von zum Testen eines Logikabschnitts der im Test befindlichen integrierten Halbleiterschaltung benötigten Kanälen erhalten wird.

5. Verfahren zum Steuern des zum Testen von integrierten Halbleiterschaltungen dienenden Testgeräts gemäß Anspruch 1, mit den Schritten:

a) gleichzeitiges Testen der Speicherabschnitte aller im Test befindlichen integrierten Halbleiterschaltungen zu einem Zeitpunkt, zu dem das Testen der Logikabschnitte der Hälfte der im Test befindlichen integrierten Halbleiterschaltungen von den im Test befindlichen, an den IC- Sockeln angebrachten integrierten Halbleiterschaltungen abgeschlossen ist;
b) Beginnen des Tests der Logikabschnitte der übrigen Hälfte der im Test befindlichen integrierten Halbleiterschaltungen aus den zu testenden integrierten Halbleiterschaltungen zu einem Zeitpunkt, zu dem das Testen der Speicherabschnitte abgeschlossen worden ist;
c) erstes Austauschen der ersten Hälfte der integrierten Halbleiterschaltungen, deren Logikabschnitte und Speicherabschnitte getestet worden sind, durch nachfolgend zu testende integrierte Halbleiterschaltungen, während des Testens der Logikabschnitte der übrigen Hälfte der integrierten, im Test befindlichen Halbleiterschaltungen;
d) Beginnen des Tests der Logikabschnitte der ausgetauschten integrierten, zu testen den Halbleiterschaltungen zu einem Zeitpunkt, zu dem das Testen der Logikabschnitte der übrigen Hälfte der zu testenden integrierten Halbleiterschaltungen abgeschlossen ist, und nachfolgendes Ersetzen der übrigen Hälfte der integrierten, im Test befindlichen Halbleiterschal tungen, deren Logikabschnitte und Speicherabschnitte getestet worden sind, durch nachfolgend zu testende integrierte Halbleiterschaltungen während des Tests der Logikabschnitte der ausgetauschten integrierten, zu testenden Halbleiterschaltungen; und
e) gleichzeitiges Testen der Speicherabschnitte von allen im Test befindlichen integrier ten Halbleiterschaltungen, die bei dem ersten und dem zweiten Austauschschritt ausgetauscht wurden, zu einem Zeitpunkt, zu dem der Test der Logikabschnitte der zu testenden integrierten Halbleiterschaltungen, die bei dem ersten Austauschschritt ausgetauscht wurden, abgeschlossen worden ist, wobei dieser gleichzeitige Test nach dem zweiten Austauschschritt erfolgt;

wobei integrierte Halbleiterschaltungen im wesentlichen ohne Leerlaufzeit durch Wieder holen der Schritte (b) bis (e) getestet werden können.