JP4026945B2

JP4026945B2 - 混在ｉｃ試験装置及びこのｉｃ試験装置の制御方法

Info

Publication number: JP4026945B2
Application number: JP22729698A
Authority: JP
Inventors: 智小林
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2007-12-26
Anticipated expiration: 2018-08-11
Also published as: KR100339857B1; KR20000017238A; DE19937820C2; DE19937820A1; US6446228B1; TW448303B; JP2000055987A

Description

【０００１】
【発明の属する技術分野】
この発明はロジック部とメモリ部とを具備した混在ＩＣを試験する混在ＩＣ試験装置とこのＩＣ試験装置の動作順序を規定したＩＣ試験装置の制御方法に関する。
【０００２】
【従来の技術】
ロジック部とメモリ部とを混在したＩＣはシステムＬＳＩ等と呼ばれ今後増加の傾向にある。システムＬＳＩの特徴としては、ロジック部で必要とするピン数が、メモリ部で必要なピン数と比較して数倍程度多く、ロジック部をテストする場合にはピン数が多いことから同時にテストすることができるＩＣの数が制限される。
【０００３】
図７に混在ＩＣを試験する場合のＩＣ試験装置と被試験ＩＣ（以下ＤＵＴと称す）との接続関係を示す。ＩＣ試験装置にはＤＵＴに駆動信号（試験パターン信号・制御信号等）を与えるための駆動チャンネルが多数用意されており、その駆動チャンネル数によって同時にテストすることができるＤＵＴの数が決められる。
【０００４】
図７に示す例ではＣＨ１〜ＣＨ５１２までの５１２チャンネルの駆動チャンネルを持つＩＣ試験装置と、このＩＣ試験装置によってロジック部試験用のピン数が２５６ピンのピン数を持つＤＵＴをテストする場合を示す。
ＤＵＴ１とＤＵＴ２はメモリ部用のピン数が６４ピン用意され、ロジック部用としてはＰ６５〜Ｐ２５６までの１９２ピンが用意された混在ＩＣの場合を示す。ロジック部をテストする場合でもメモリ部を動作させなくてはならないから、ロジック部をテストする場合には２５６ピンの全てのピンをＩＣ試験装置に接続してテストが行なわれる。
【０００５】
従って、この条件下ではＩＣ試験装置にはＤＵＴを２個しか接続できないことになり、２個のＤＵＴ１とＤＵＴ２を接続した状態でメモリ部とロジック部をテストし、良否の判定を行なっている。
メモリ部は必要とするピン数が少ないことの反面、テストに要する時間Ｍｔがロジック部のテスト時間Ｌｔより長く掛る特質を持っている。一例としてはＭｔ＝６０秒、Ｌｔ＝５秒程度である。従ってメモリ部とロジック部をテストすると６５秒掛ることになり、例えば１０００個のＤＵＴをテストすると６５×１０００×Ｌch／Ｔch＝３２５００秒≒９時間となる。この約９時間と云う数値は試験に要する時間であり、現実にはテストしたＩＣを良品と不良品に仕分けするソーテングに要する時間も加えなくてはならないから実際には更に長い時間となる。尚、ここでＬchはロジック部のテストに用いるチャンネル数、ＴchはＩＣ試験装置で使用される全チャンネル数を示す。つまりＬch／Ｔchは同時にテストすることができるＤＵＴの数の逆数を表わす。
【０００６】
上述したように１台のＩＣ試験装置で混在ＩＣをテストすると、テストに要する時間が長くなる不都合が生じる。このため２台のＩＣ試験装置を用意し、一方のＩＣ試験装置でメモリ部をテストし、他方でロジック部をテストする方法を採る場合がある。
図８にメモリ部だけをテストする場合のＩＣ試験装置とＤＵＴの接続状況を示す。図８に示すようにメモリ部をテストする場合にはメモリ部用のピンにだけ駆動信号を供給すればよいから、１台のＩＣ試験装置に接続できるＤＵＴの数は大幅に増加できることになる。図８に示すようにメモリ部で必要なピン数をＭch＝６４ピン、ＩＣ試験装置の全チャンネル数Ｔchを５１２チャンネルとした場合には５１２／６４＝８個のＤＵＴを接続できることになる。従って一度にテストすることができるＤＵＴの数が８個となるから例えば１０００個のＤＵＴをテストする時間は６０×１０００×Ｍch／Ｔch＝７５００秒となる。
【０００７】
他方のＩＣ試験装置で１０００個のＤＵＴのロジック部をテストすると、その時間は５×１０００×Ｌch／Ｔch＝２５００秒となる。この結果、２台のＩＣ試験装置によってメモリ部とロジック部を個別にテストするとテストに要する時間の総和はＴtim ＝（７５００＋２５００）秒となり１台でテストする場合より短縮できる利点が得られる。但し、この場合もメモリ部のテストとロジック部のテストの双方においてソーテングを行う必要がある。ソーテング時間としては例えば１０，０００秒とするとその総和は約３０，０００秒を要することになる。
【０００８】
【発明が解決しようとする課題】
上述したように、混在ＩＣをテストする場合、２台のＩＣ試験装置を用いることによりテストに要する時間を短縮することができる。然し乍ら高価なＩＣ試験装置を２台も用意しなければならないことから、利用者には経済的な負担が重くなる不都合がある。またテストに要するコストも上昇する不都合もある。
【０００９】
この発明の目的は１台のＩＣ試験装置によって２台のＩＣ試験装置を用いてテストしたとき等価な速度でＤＵＴをテストすることができる混在ＩＣ試験装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
この発明では所定の数の駆動チャンネルを具備したＩＣ試験装置と、このＩＣ試験装置でテストすることができるメモリ部の数と同等の数のＩＣソケットと、このＩＣソケットとＩＣ試験装置との間に設けられ、ＩＣ試験装置の駆動チャンネルをＩＣソケットに対してメモリ部のテスト状態と、ロジック部のテスト状態に切替る切替回路とを設けて混在ＩＣ試験装置を構成したものである。
【００１１】
メモリ部のテスト状態では設けられたＩＣソケットの全てに対してメモリ部をテストするに必要な数のチャンネルの駆動信号を供給し、一度に全てのＩＣソケットに装着したＤＵＴをテストする。
ロジック部のテスト状態では設けられたＩＣソケットの中の一部のＩＣソケットに対して駆動信号を供給し、その一部のＩＣソケットに装着したＤＵＴのロジック部をテストする。テストを終了すると、他の一部のＩＣソケットに駆動信号を供給して、そのＩＣソケットに装着したＤＵＴをテストし、これを繰返して全てのＩＣソケットに装着したＤＵＴのロジック部をテストする。
【００１２】
従ってこの発明によれば一度にテストできるメモリ部の数と同数のＩＣソケットの全てにＤＵＴを装着すると、この全てのＤＵＴのメモリ部を一度にテストすることができる。またロジック部はテスト可能な個数ずつテストを実行する。この結果、２台のＩＣ試験装置でテストしたとほぼ等価な時間でメモリ部とロジック部をテストすることができる。
【００１３】
【発明の実施の形態】
図１にこの発明による混在ＩＣ試験装置の一実施例を示す。この発明の特徴とする構成は所定の駆動チャンネルを具備したＩＣ試験装置と、このＩＣ試験装置が持つ駆動チャンネルの数によってテスト可能なメモリ部の数と同等の数のＩＣソケットＳＫ１〜ＳＫ８と、このＩＣソケットＳＫ１〜ＳＫ８とＩＣ試験装置との間に設けた切替回路２１とによって構成した点である。
【００１４】
切替回路２１はＩＣソケットＳＫ１〜ＳＫ８に装着するＤＵＴのメモリ部をテストする状態と、一部のソケットに装着したＤＵＴのロジック部をテストする状態とに切替を行なう。
ＩＣソケットＳＫ１〜ＳＫ８の数はＩＣ試験装置の駆動チャンネルの総数ＴchとＤＵＴのメモリ部で必要なピン数によって決定される。図１に示す例ではＩＣ試験装置の総チャンネル数Ｔchが５１２チャンネル、ＤＵＴのメモリ部で必要なピン数が６４ピンの場合を示す。従ってＩＣソケットの数は５１２／６４＝８となる。
【００１５】
図１において、ＩＣ試験装置と切替回路２１との間を結ぶチャンネル線２２及び切替回路２１と各ＩＣソケットＳＫ１〜ＳＫ８との間を結ぶ出力線２３Ａ〜２３Ｄはそれぞれ６４本分を１本として表わしている。
切替回路２１は各チャンネル線２２に対して４個の切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３を具備し、これらの各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３によって出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの何れかを選択してＩＣ試験装置に接続し、その接続の組合せによってメモリ部のテスト状態と、ロジック部の切替状態に切替を行なうように構成される。
【００１６】
図１はメモリ部をテストする状態を説明するために出力線２３Ａだけを抜粋して示している。つまり、切替回路２１を構成する切替スイッチの中のＭをオンの状態にすると、チャンネル線２２は出力線２３Ａに接続される。出力線２３Ａは各ＩＣソケットＳＫ１〜ＳＫ８のピン番号Ｐ１〜Ｐ６４に接続され、これがＤＵＴのメモリ部に接続される。この状態で一度に８個のＤＵＴのメモリ部を試験する。
【００１７】
図２乃至図５を用いて各ＩＣソケットＳＫ１〜ＳＫ８に装着したＤＵＴのロジック部をテストする切替状態を説明する。図２はＩＣソケットＳＫ１とＳＫ２に装着したＤＵＴをテストする状態を示す。この場合には、
チャンネルＣＨ１〜ＣＨ６４を切替る切替スイッチはＭをオン、
チャンネルＣＨ６５〜ＣＨ１２８を切替る切替スイッチはＬ１をオン、
チャンネルＣＨ１２９〜ＣＨ１９２を切替る切替スイッチはＬ２をオン、
チャンネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ３をオン、
にし各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３によって出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄを選択し、ＩＣソケットＳＫ１のピン番号Ｐ１〜Ｐ６４、Ｐ６５〜Ｐ１２８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５６の全てにロジックテスト用の駆動信号を入力する。ＩＣソケットＳＫ２も同様に全てのピン番号にロジックテスト用の駆動信号を入力し、ＩＣソケットＳＫ１とＳＫ２に装着したＤＵＴのロジック部をテストする。
【００１８】
図３はＩＣソケットＳＫ３とＳＫ４に装着したＤＵＴをテストする状態の切替状態を示す。この場合には
チャンネルＣＨ１〜ＣＨ６４を切替る切替スイッチはＬ３をオン、
チャンネルＣＨ６５〜ＣＨ１２８を切替る切替スイッチはＭをオン、
チャンネルＣＨ１２９〜ＣＨ１９２を切替る切替スイッチはＬ１をオン、
チャンネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ２をオン、
に切替る。この切替によってＩＣソケットＳＫ３の全てのピン番号Ｐ１〜Ｐ６４、Ｐ６５〜Ｐ１２８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５６にロジックテスト用の駆動信号が入力され、ＩＣソケットＳＫ３に装着したＤＵＴのロジック部がテストされる。ＩＣソケットＳＫ４側も同様にしてこのＩＣソケットＳＫ４に装着されたＤＵＴのロジック部がテストされる。
【００１９】
図４はＩＣソケットＳＫ５とＳＫ６に装着したＤＵＴのロジック部をテストする切替状態、図５はＩＣソケットＳＫ７とＳＫ８のロジック部をテストする切替状態を示す。
図２乃至図５に示した各切替状態において、各ＩＣソケットＳＫ１〜ＳＫ８に接続される出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄが他の切替状態で使用されていないことが確認できる。この点から各切替状態は正常に切替が達せられることが理解できよう。
【００２０】
以上により１台のＩＣ試験装置によって所定個のＤＵＴのメモリ部を一度にテストし、この所定個のＤＵＴの中の一部ずつをロジック部についてテストできることが理解できよう。
図６を用いてこの発明によるＩＣ試験装置の制御方法を説明する。図６において縦軸Ｔは時間を示し、横軸にピン番号又はチャンネル番号を示す。
【００２１】
時点Ｔ₀で全てのＩＣソケットＳＫ１〜ＳＫ８にＤＵＴ１〜ＤＵＴ８を装着する。
時点Ｔ₁でＤＵＴ１とＤＵＴ２のロジック部をテストする。
時点Ｔ₂でＤＵＴ３とＤＵＴ４のロジック部をテストする。
ここで装着したＤＵＴ１〜ＤＵＴ８の中の半分のＤＵＴのロジック部をテストした状態となる。この状態で、
時点Ｔ₃からＴ₄の時間でＤＵＴ１〜ＤＵＴ８のメモリ部をテストする。
【００２２】
メモリ部をテストし終るとＤＵＴ１〜ＤＵＴ４はメモリ部とロジック部のテストが終了する。
時点Ｔ₅〜Ｔ₆でＤＵＴ１〜ＤＵＴ４を新たなＤＵＴ９〜ＤＵＴ１２に交換する（ハンドラが用いられる）と共に、ＤＵＴ１〜ＤＵＴ４は良、不良の判定結果に従って分類（ソート）する。この間にＤＵＴ５とＤＵＴ６をロジック部に関してテストし、更にＤＵＴ７とＤＵＴ８のロジック部をテストする。
【００２３】
ＤＵＴ７とＤＵＴ８のロジック部のテストが終了すると、時点Ｔ₆からＴ₇の時間でＤＵＴ９、ＤＵＴ１０及びＤＵＴ１１とＤＵＴ１２のロジック部をテストする。これと共に時点Ｔ₆〜Ｔ₇の時間にＤＵＴ５〜ＤＵＴ８を新たなＤＵＴ１３〜ＤＵＴ１６に交換すると共に、ＤＵＴ５〜ＤＵＴ８を良否の判定結果に従ってソートする。
【００２４】
時点Ｔ₈〜Ｔ₉の時間にＤＵＴ９〜ＤＵＴ１６のメモリ部を一度にテストし、以下同様のシーケンスが繰返される。
図６に示したシーケンスによって動作させることによりＩＣ試験装置は休止時間が発生することなく休みなく動作し、テストに要する時間を以下に示す式で求められる時間Ｔ_timと等価な時間とすることができる。
【００２５】
Ｔ_tim＝｛（Ｍt ×Ｍch／Ｔch）＋（Ｌt ×Ｌch／Ｔch）｝×Ｎ
Ｍt ：メモリ部のテスト時間
Ｌt ：ロジック部のテスト時間
Ｎ：テストするＤＵＴの数
となる。
【００２６】
Ｍt ＝６０秒、Ｌt ＝５秒、Ｍch：６４、Ｌch：２５６、Ｔch：５１２、Ｎ＝１０００とした場合
Ｔ_tim＝１０，０００秒
となる。
この時間はソーテング処理時間を含むものであるから従来の技術で説明した２台のＩＣ試験装置を用いて１０００個のＤＵＴをテストした時間の約１／３にほぼ等しい。従って、この発明によれば１台のＩＣ試験装置によって２台のＩＣ試験装置を用いてテストした場合より短いテスト時間を得ることができる。
【００２７】
よって、テストに要するコストを大幅に低減することができる利点が得られる。
尚、上述ではＩＣ試験装置の駆動チャンネルを２５６、ＤＵＴのメモリ部で必要なピン数を６４とし、これによりＩＣソケットの数を８個とした場合を説明したがこの数は一例であり、発明の本質には何等係わりを持たないことは容易に理解できよう。
【００２８】
【発明の効果】
以上説明したように、この発明によれば１台のＩＣ試験装置を用いて、従来は２台のＩＣ試験装置を使ってテストしたテスト時間と等価なテスト時間を得ることができるから、高価なＩＣ試験装置を２台用意しなくて済む。この結果、テストに要するコストを低減できる利点が得られる。
【図面の簡単な説明】
【図１】この発明による混在ＩＣ試験装置のメモリ部のテストを行なう切替状態を示す図。
【図２】この発明による混在ＩＣ試験装置のロジック部のテストを行なう切替状態を示すブロック図。
【図３】この発明による混在ＩＣ試験装置のロジック部のテストを行なう他の切替状態を示すブロック図。
【図４】この発明による混在ＩＣ試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図５】この発明による混在ＩＣ試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図６】この発明による混在ＩＣ試験装置の制御方法を説明するための図。
【図７】従来の技術を説明するためのブロック図。
【図８】図７と同様のブロック図。
【符号の説明】
ＳＫ１〜ＳＫ８ＩＣソケット
２１切替回路

Claims

Ａ．所定の駆動チャンネルを具備したＩＣ試験装置と、
Ｂ．このＩＣ試験装置の上記駆動チャンネルの数とメモリ部に必要なピン数とによって決まる同時にテスト可能なメモリ部の数と等価な数のＩＣソケットと、
Ｃ．このＩＣソケットと上記ＩＣ試験装置との間に接続され、上記ＩＣソケットの全てにメモリ部のテスト用駆動信号を与える状態と、上記ＩＣソケットの一部にロジック部のテスト用駆動信号を与える状態に切替る切替回路と、
によって構成したことを特徴とする混在ＩＣ試験装置。
請求項１記載の混在ＩＣ試験装置において、上記ＩＣソケットに装着した被試験ＩＣの半分のＩＣのロジック部のテストが完了した時点で上記被試験ＩＣのメモリ部を一度に試験し、次に上記被試験ＩＣの中の他の半分の被試験ＩＣのロジック部を試験し、この試験中に上記ロジック部の試験が終了した被試験ＩＣを次に試験すべき被試験ＩＣに交換し、上記被試験ＩＣの中の半分の被試験ＩＣのロジック部の試験が終了した時点で上記交換した被試験ＩＣのロジック部を試験し、この交換したロジック部の試験中に上記ロジック部の試験が終了した被試験ＩＣを交換し、この交換後に上記交換した被試験ＩＣのロジック部の試験が終了した時点で上記全ての被試験ＩＣのメモリ部を試験し、これを繰返すことにより休止状態が発生することなくＩＣを試験することを特徴とするＩＣ試験装置の制御方法。