JPH04218785A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH04218785A JPH04218785A JP2403627A JP40362790A JPH04218785A JP H04218785 A JPH04218785 A JP H04218785A JP 2403627 A JP2403627 A JP 2403627A JP 40362790 A JP40362790 A JP 40362790A JP H04218785 A JPH04218785 A JP H04218785A
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- 238000012360 testing method Methods 0.000 claims abstract description 99
- 230000015654 memory Effects 0.000 claims abstract description 71
- 238000010586 diagram Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
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- G—PHYSICS
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- G01R31/317—Testing of digital circuits
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- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明はメモリを内蔵した論理
集積回路装置の、特にメモリ部分を試験することに用い
るIC試験装置に関するものである。
集積回路装置の、特にメモリ部分を試験することに用い
るIC試験装置に関するものである。
【0002】
【従来の技術】主にロジック回路を収納した論理集積回
路において、ICの内部にメモリを内蔵した型式のもの
がある。この型式のICはモードを切替ることによりメ
モリにつながる端子の全てを外部のピンに導出すること
ができる。従ってこのモードに設定することにより内蔵
したメモリをロジック回路から切離して単独で試験する
ことができる。
路において、ICの内部にメモリを内蔵した型式のもの
がある。この型式のICはモードを切替ることによりメ
モリにつながる端子の全てを外部のピンに導出すること
ができる。従ってこのモードに設定することにより内蔵
したメモリをロジック回路から切離して単独で試験する
ことができる。
【0003】図3にこの種のICを試験する従来のIC
試験装置の構成を示す。この種のIC試験装置は論理回
路部分を試験するためのロジックテストパターン発生器
100と、メモリ部分を試験するためのメモリテストパ
ターン発生器200とを具備し、論理回路部分の試験と
、メモリ部分の試験を別々に実行できるように構成され
ている。
試験装置の構成を示す。この種のIC試験装置は論理回
路部分を試験するためのロジックテストパターン発生器
100と、メモリ部分を試験するためのメモリテストパ
ターン発生器200とを具備し、論理回路部分の試験と
、メモリ部分の試験を別々に実行できるように構成され
ている。
【0004】論理回路試験用のロジックテストパターン
発生器100は試験パターン記憶部100Aと、波形制
御パターン記憶部100Bと、論理比較パターン記憶部
100Cとによって構成される。これら試験パターン記
憶部100Aと、波形制御パターン記憶部100Bと、
論理比較パターン記憶部100Cとから出力されるロジ
ックテストパターンデータPLA、波形制御パターンデ
ータPB、比較制御パターンデータPCはそれぞれ波形
フォーマッタ301と、波形制御部302と、論理比較
部303とに供給される。
発生器100は試験パターン記憶部100Aと、波形制
御パターン記憶部100Bと、論理比較パターン記憶部
100Cとによって構成される。これら試験パターン記
憶部100Aと、波形制御パターン記憶部100Bと、
論理比較パターン記憶部100Cとから出力されるロジ
ックテストパターンデータPLA、波形制御パターンデ
ータPB、比較制御パターンデータPCはそれぞれ波形
フォーマッタ301と、波形制御部302と、論理比較
部303とに供給される。
【0005】波形フォーマッタ301はロジックテスト
パターンデータPLAとタイミング発生器400から与
えられるタイミング信号によって論理波形を生成し、こ
の論理波形をロジックテストパターン信号としてドライ
バ群350を通じて被試験IC360に供給される。波
形制御パターンデータPBは波形制御部302に入力さ
れ、ドライバ群350の各ドライバをオン、オフ制御す
る。つまり被試験IC360のピンに試験パターンを与
えるときドライバをオン(能動状態)に制御し、被試験
IC360から応答信号を取出すときオフ(出力インピ
ーダンスが高インピーダンスの状態)に制御する。
パターンデータPLAとタイミング発生器400から与
えられるタイミング信号によって論理波形を生成し、こ
の論理波形をロジックテストパターン信号としてドライ
バ群350を通じて被試験IC360に供給される。波
形制御パターンデータPBは波形制御部302に入力さ
れ、ドライバ群350の各ドライバをオン、オフ制御す
る。つまり被試験IC360のピンに試験パターンを与
えるときドライバをオン(能動状態)に制御し、被試験
IC360から応答信号を取出すときオフ(出力インピ
ーダンスが高インピーダンスの状態)に制御する。
【0006】比較制御パターンデータPCは論理比較部
303に入力され、論理比較部303において、コンパ
レータ群370で取出した被試験IC360の応答出力
信号とロジックテストパターンデータPLAから分岐し
て生成した期待値パターンデータPDとを比較するか否
かを制御する。380は不良解析メモリを示す。タイミ
ング発生器400は波形フォーマッタ301、波形制御
部302、論理比較部303にタイミングクロックを与
え、各部の動作タイミングを整時すると共に、シーケン
ス制御部500に動作クロックを与える。シーケンス制
御部500はタイミング発生器400から与えられる動
作クロックによりプログラムアドレス等の制御信号を発
生し、この制御信号によって試験パターン記憶部100
Aと、波形制御パターン記憶部100Bと、論理比較パ
ターン記憶部100Cを制御し、各パターンデータPL
A、PB、PCを出力する。
303に入力され、論理比較部303において、コンパ
レータ群370で取出した被試験IC360の応答出力
信号とロジックテストパターンデータPLAから分岐し
て生成した期待値パターンデータPDとを比較するか否
かを制御する。380は不良解析メモリを示す。タイミ
ング発生器400は波形フォーマッタ301、波形制御
部302、論理比較部303にタイミングクロックを与
え、各部の動作タイミングを整時すると共に、シーケン
ス制御部500に動作クロックを与える。シーケンス制
御部500はタイミング発生器400から与えられる動
作クロックによりプログラムアドレス等の制御信号を発
生し、この制御信号によって試験パターン記憶部100
Aと、波形制御パターン記憶部100Bと、論理比較パ
ターン記憶部100Cを制御し、各パターンデータPL
A、PB、PCを出力する。
【0007】メモリを試験する場合にはメモリテストパ
ターン発生器200からメモリテストパターンデータP
MAが読出され、このメモリテストパターンデータPM
Aがパターンセレクタ250でピン別に選択されて波形
フォーマッタ301に送られる。つまりパターンセレク
タ250ではパターンセレクトレジスタ260の設定に
従って被試験IC360のアドレス入力ピンにはアドレ
スのパターンデータを選択して与え、データ信号の入出
力ピンにはデータのパターンデータを選択して与える。
ターン発生器200からメモリテストパターンデータP
MAが読出され、このメモリテストパターンデータPM
Aがパターンセレクタ250でピン別に選択されて波形
フォーマッタ301に送られる。つまりパターンセレク
タ250ではパターンセレクトレジスタ260の設定に
従って被試験IC360のアドレス入力ピンにはアドレ
スのパターンデータを選択して与え、データ信号の入出
力ピンにはデータのパターンデータを選択して与える。
【0008】
【発明を解決しようとする課題】従来、メモリ試験時に
はパターンセレクタ250で各ピン毎に選択したメモリ
テストパターンデータPMAを波形フォーマッタ301
に与えると共に、波形制御部302と論理比較部303
にはロジックテストパターン発生器100から波形制御
パターンデータPBと、比較制御パターンデータPCと
を与え、波形制御と論理比較動作の制御を行なっている
。
はパターンセレクタ250で各ピン毎に選択したメモリ
テストパターンデータPMAを波形フォーマッタ301
に与えると共に、波形制御部302と論理比較部303
にはロジックテストパターン発生器100から波形制御
パターンデータPBと、比較制御パターンデータPCと
を与え、波形制御と論理比較動作の制御を行なっている
。
【0009】これら波形制御及び論理比較動作はピン毎
に行なわなくてはならないから、被試験IC360の品
種の違いによってメモリ用のピンの位置が異なる場合は
、各品種毎に波形制御パターンデータPB及び比較制御
パターンデータPCの発生プログラムを用意しなくては
ならない。現実にメモリ内蔵型の論理集積回路装置では
図4乃至図6に示すような端子の配列に設定されている
品種が存在する。
に行なわなくてはならないから、被試験IC360の品
種の違いによってメモリ用のピンの位置が異なる場合は
、各品種毎に波形制御パターンデータPB及び比較制御
パターンデータPCの発生プログラムを用意しなくては
ならない。現実にメモリ内蔵型の論理集積回路装置では
図4乃至図6に示すような端子の配列に設定されている
品種が存在する。
【0010】図4に示す被試験IC360では1番ピン
T1 を含む辺Aにメモリ試験用アドレス入力ピン36
1が配置され、辺Bにメモリ試験用データ出力ピン36
2が配置され、最終ピンTn を含む辺Dにメモリ試験
用データ入力ピン363とメモリ試験用書込信号ピン3
64が配置される。その他のピンは論理回路用のピンを
示す。
T1 を含む辺Aにメモリ試験用アドレス入力ピン36
1が配置され、辺Bにメモリ試験用データ出力ピン36
2が配置され、最終ピンTn を含む辺Dにメモリ試験
用データ入力ピン363とメモリ試験用書込信号ピン3
64が配置される。その他のピンは論理回路用のピンを
示す。
【0011】一方図5に示す被試験IC360は1番ピ
ンT1 を含む辺Aにメモリ試験用データ入出力ピン3
65が配置され、辺Bにメモリ試験用書込信号ピン36
4が配置され、辺Dにメモリ試験用アドレス入力ピン3
61が配置される。更に図6に示すように一つの論理集
積回路360内に二つのメモリM1とM2とを内蔵した
品種もある。この品種の場合には辺AにメモリM1のア
ドレス入力ピン361とメモリM2のデータ入出力ピン
365が配置され、辺BにメモリM1のデータ出力ピン
362とメモリM2の書込信号ピン364とが配置され
、辺DにはメモリM1のデータ入力ピン363と書込信
号ピン364及びメモリM2のアドレス入力ピン361
が配置される。
ンT1 を含む辺Aにメモリ試験用データ入出力ピン3
65が配置され、辺Bにメモリ試験用書込信号ピン36
4が配置され、辺Dにメモリ試験用アドレス入力ピン3
61が配置される。更に図6に示すように一つの論理集
積回路360内に二つのメモリM1とM2とを内蔵した
品種もある。この品種の場合には辺AにメモリM1のア
ドレス入力ピン361とメモリM2のデータ入出力ピン
365が配置され、辺BにメモリM1のデータ出力ピン
362とメモリM2の書込信号ピン364とが配置され
、辺DにはメモリM1のデータ入力ピン363と書込信
号ピン364及びメモリM2のアドレス入力ピン361
が配置される。
【0012】このようにピンの配列が品種によって異な
る場合、従来はパターンセレクトレジスタ260の設定
を各品種毎に設定変更すると共に、波形制御パターン記
憶部100Bと論理比較パターン記憶部100Cのパタ
ーン発生プログラムを品種毎に用意しなければならない
。このために試験パターン記憶部100Bと論理比較パ
ターン記憶部100Cのメモリ容量が大きくなってしま
う欠点がある。またピンの配置が異なる品種別にパター
ン発生プロクラムを用意しなければならないからプログ
ラムの管理が面倒である。
る場合、従来はパターンセレクトレジスタ260の設定
を各品種毎に設定変更すると共に、波形制御パターン記
憶部100Bと論理比較パターン記憶部100Cのパタ
ーン発生プログラムを品種毎に用意しなければならない
。このために試験パターン記憶部100Bと論理比較パ
ターン記憶部100Cのメモリ容量が大きくなってしま
う欠点がある。またピンの配置が異なる品種別にパター
ン発生プロクラムを用意しなければならないからプログ
ラムの管理が面倒である。
【0013】この発明の目的はロジックテストパターン
発生器100のメモリ容量を小さくすることができ、然
もパターン発生プログラムの管理を容易に行なうことが
できるIC試験装置を提供しようとするものである。
発生器100のメモリ容量を小さくすることができ、然
もパターン発生プログラムの管理を容易に行なうことが
できるIC試験装置を提供しようとするものである。
【0014】
【課題を解決するための手段】この発明ではメモリテス
トパターン発生器に波形制御パターンデータ記憶部と、
論理比較パターン記憶部を設け、これら波形制御パター
ンデータ記憶部と論理比較パターン記憶部から出力され
る波形制御パターンデータと、論理比較パターンデータ
をパターンセレクタによってピン毎に選択して波形制御
部及び論理比較部に与えるように構成したものである。
トパターン発生器に波形制御パターンデータ記憶部と、
論理比較パターン記憶部を設け、これら波形制御パター
ンデータ記憶部と論理比較パターン記憶部から出力され
る波形制御パターンデータと、論理比較パターンデータ
をパターンセレクタによってピン毎に選択して波形制御
部及び論理比較部に与えるように構成したものである。
【0015】この発明の構成によれば波形制御パターン
データと論理比較パターンデータをパターンセレクタに
よってピン別に選択して出力する構成としたから、波形
制御パターン記憶部及び論理比較パターン記憶部では被
試験ICのピンの配置に関係なく、プログラムを作るこ
とができる。よってメモリテストパターン発生部に設け
る波形制御パターン記憶部と論理比較パターン記憶部に
はメモリテスト用の波形制御パターン発生プログラム及
びメモリテスト用の論理比較パターン発生プログラムを
用意する必要はない。
データと論理比較パターンデータをパターンセレクタに
よってピン別に選択して出力する構成としたから、波形
制御パターン記憶部及び論理比較パターン記憶部では被
試験ICのピンの配置に関係なく、プログラムを作るこ
とができる。よってメモリテストパターン発生部に設け
る波形制御パターン記憶部と論理比較パターン記憶部に
はメモリテスト用の波形制御パターン発生プログラム及
びメモリテスト用の論理比較パターン発生プログラムを
用意する必要はない。
【0016】よってロジックテストパターン発生器10
0を構成するメモリの容量を小さくすることができる。
0を構成するメモリの容量を小さくすることができる。
【0017】
【実施例】図1にこの発明の一実施例を示す。図中10
0はロジックテストパターン発生器、200はメモリテ
ストパターン発生器、250はパターンセレクタ、26
0はパターンセレクトレジスタ、301は波形フォーマ
ッタ、302は波形制御部、303は論理比較部、35
0はドライバ群、360は被試験IC、370はコンパ
レータ群、400はタイミング発生器、500はシーケ
ンス制御部を示す点は図3の説明と同じである。
0はロジックテストパターン発生器、200はメモリテ
ストパターン発生器、250はパターンセレクタ、26
0はパターンセレクトレジスタ、301は波形フォーマ
ッタ、302は波形制御部、303は論理比較部、35
0はドライバ群、360は被試験IC、370はコンパ
レータ群、400はタイミング発生器、500はシーケ
ンス制御部を示す点は図3の説明と同じである。
【0018】この発明においてはメモリテストパターン
発生器200に波形制御パターン記憶部201と論理比
較パターン記憶部202とを設け、これを波形制御パタ
ーン記憶部201と論理比較パターン記憶部202とか
らそれぞれ波形制御パターンデータPBと比較制御パタ
ーンデータPCとを出力させる。つまりメモリ試験時に
はメモリテストパターン発生器200からメモリテスト
パターンデータPMAを出力し、更に波形制御パターン
記憶部201から波形制御パターンデータPBを論理比
較パターン記憶部202から比較制御パターンデータP
Cを出力し、これら試験パターンデータPMAと、波形
制御パターンデータPB、比較制御パターンデータPC
をパターンセレクタ250でパターンセレクトレジスタ
260に設定された順序に従って各ピン別に選択して出
力し、ピン別に選択して出力したメモリテストパターン
データPMAを波形フォーマッタ301に入力する。従
って波形フォーマッタ301からはメモリテストパター
ンデータPMAとタイミング発生器400から与えられ
るタイミング信号によってメモリテストパターン信号が
従来と同様に各ピン別に実波形で生成され、ドライバ群
350を通じて被試験IC360の各ピンに供給される
。
発生器200に波形制御パターン記憶部201と論理比
較パターン記憶部202とを設け、これを波形制御パタ
ーン記憶部201と論理比較パターン記憶部202とか
らそれぞれ波形制御パターンデータPBと比較制御パタ
ーンデータPCとを出力させる。つまりメモリ試験時に
はメモリテストパターン発生器200からメモリテスト
パターンデータPMAを出力し、更に波形制御パターン
記憶部201から波形制御パターンデータPBを論理比
較パターン記憶部202から比較制御パターンデータP
Cを出力し、これら試験パターンデータPMAと、波形
制御パターンデータPB、比較制御パターンデータPC
をパターンセレクタ250でパターンセレクトレジスタ
260に設定された順序に従って各ピン別に選択して出
力し、ピン別に選択して出力したメモリテストパターン
データPMAを波形フォーマッタ301に入力する。従
って波形フォーマッタ301からはメモリテストパター
ンデータPMAとタイミング発生器400から与えられ
るタイミング信号によってメモリテストパターン信号が
従来と同様に各ピン別に実波形で生成され、ドライバ群
350を通じて被試験IC360の各ピンに供給される
。
【0019】これと共に、この発明では波形制御パター
ンデータPBと比較制御パターンデータPCがパターン
セレクタ250によって各ピン別に仕分けされて出力さ
れ、波形制御部302及び論理比較部303の目的とす
るピンに対応したチャンネルに供給される。このように
この発明によれば被試験IC360のどのピンにどの信
号を支えるかはパターンセレクトレジスタ260の設定
で決まるため、メモリテストパターン発生器200に設
けた波形制御パターン記憶部201と論理比較パターン
記憶部202にはどのピンにどの制御パターンを与える
かを決める情報を生成するためのプログラムを設けなく
てよい。
ンデータPBと比較制御パターンデータPCがパターン
セレクタ250によって各ピン別に仕分けされて出力さ
れ、波形制御部302及び論理比較部303の目的とす
るピンに対応したチャンネルに供給される。このように
この発明によれば被試験IC360のどのピンにどの信
号を支えるかはパターンセレクトレジスタ260の設定
で決まるため、メモリテストパターン発生器200に設
けた波形制御パターン記憶部201と論理比較パターン
記憶部202にはどのピンにどの制御パターンを与える
かを決める情報を生成するためのプログラムを設けなく
てよい。
【0020】従ってメモリテストパターン発生器200
に設ける波形制御パターン記憶部201及び論理比較パ
ターン記憶部202の規模を小さくすることができる利
点が得られる。図2はこの発明の変形実施例を示す。こ
の実施例では図1に示したパターンセレクトレジスタ2
60をパターンセレクトメモリ261に置換すると共に
メモリテストパターン発生器200にパターンセレクト
制御信号記憶部203を設け、このパターンセレクト制
御信号記憶部203からパターンセレクト制御信号を発
生させ、このパターンセレクト制御信号をアドレスカウ
ンタ270を通じてパターンセレクトメモリ261の設
定を順次書替ることができる構成としたものである。
に設ける波形制御パターン記憶部201及び論理比較パ
ターン記憶部202の規模を小さくすることができる利
点が得られる。図2はこの発明の変形実施例を示す。こ
の実施例では図1に示したパターンセレクトレジスタ2
60をパターンセレクトメモリ261に置換すると共に
メモリテストパターン発生器200にパターンセレクト
制御信号記憶部203を設け、このパターンセレクト制
御信号記憶部203からパターンセレクト制御信号を発
生させ、このパターンセレクト制御信号をアドレスカウ
ンタ270を通じてパターンセレクトメモリ261の設
定を順次書替ることができる構成としたものである。
【0021】このように構成することにより実動中にパ
ターンセレクトメモリ261の内容を書替ることができ
るから、この書替によってパターンセレクタ250のピ
ンの選択状態を切換ることができる。よって図6に示し
たように集積回路内に二つのメモリM1とM2を内蔵し
たICの二つのメモリM1とM2を順次連続して試験す
ることができ、ピン配列が異なる複数のメモリM1とM
2を高速で試験することができる。
ターンセレクトメモリ261の内容を書替ることができ
るから、この書替によってパターンセレクタ250のピ
ンの選択状態を切換ることができる。よって図6に示し
たように集積回路内に二つのメモリM1とM2を内蔵し
たICの二つのメモリM1とM2を順次連続して試験す
ることができ、ピン配列が異なる複数のメモリM1とM
2を高速で試験することができる。
【0022】またこの実施例ではロジックテストパター
ン発生器100から出力されるパターンデータPLA、
PB、PCとメモリテストパターン発生器200から出
力されるパターンデータPMA、PB、PCを切換回路
601,602,603によって切換て波形フォーマッ
タ301、波形制御部302、論理比較部303に供給
するように構成した場合を示す。
ン発生器100から出力されるパターンデータPLA、
PB、PCとメモリテストパターン発生器200から出
力されるパターンデータPMA、PB、PCを切換回路
601,602,603によって切換て波形フォーマッ
タ301、波形制御部302、論理比較部303に供給
するように構成した場合を示す。
【0023】
【発明の効果】以上説明したようにこの発明によればメ
モリ試験用の波形制御パターン及び論理比較パターンを
メモリテストパターン発生器200から読出して生成す
る構成としたからロジックテストパターン発生器100
に設けた波形制御パターン記憶部100B、論理比較パ
ターン記憶部100Cはロジックテスト用のパターン発
生プログラムだけを収納すればよいから、波形制御パタ
ーン記憶部100B及び論理比較パターン記憶部100
Cを構成するメモリの容量を小さくすることができる。
モリ試験用の波形制御パターン及び論理比較パターンを
メモリテストパターン発生器200から読出して生成す
る構成としたからロジックテストパターン発生器100
に設けた波形制御パターン記憶部100B、論理比較パ
ターン記憶部100Cはロジックテスト用のパターン発
生プログラムだけを収納すればよいから、波形制御パタ
ーン記憶部100B及び論理比較パターン記憶部100
Cを構成するメモリの容量を小さくすることができる。
【0024】然もこの発明では、ピンを選択する制御を
パターンセレクタ250で行なう構成としたので、メモ
リテストパターン発生器100に設けた波形制御パター
ン記憶部201と、論理比較パターン記憶部202には
ピンを選択制御するパターン発生プログラムを含まなく
てよい。よってメモリテストパターン発生器100に設
けた波形制御パターン記憶部201と論理比較パターン
記憶部202は小さい容量のメモリによって構成するこ
とができる。
パターンセレクタ250で行なう構成としたので、メモ
リテストパターン発生器100に設けた波形制御パター
ン記憶部201と、論理比較パターン記憶部202には
ピンを選択制御するパターン発生プログラムを含まなく
てよい。よってメモリテストパターン発生器100に設
けた波形制御パターン記憶部201と論理比較パターン
記憶部202は小さい容量のメモリによって構成するこ
とができる。
【図1】この発明の一実施例を示すブロック図。
【図2】この発明の変形実施例を示すブロック図。
【図3】従来の技術を説明するためのブロック図。
【図4】メモリを内蔵した論理集積回路の内部構造を説
明するためのブロック図。
明するためのブロック図。
【図5】図4と同様のブロック図。
【図6】図4と同様のブロック図。
100 ロジックテストパターン発生器100A
試験パターン記憶部 100B 波形制御パターン記憶部 100C 論理比較パターン記憶部 200 メモリテストパターン発生器201
波形制御パターン記憶部202 論理比較パ
ターン記憶部301 波形フォーマッタ 302 波形制御部 303 論理比較部 304 ドライバ群 360 被試験IC 370 コンパレータ群 380 不良解析メモリ
試験パターン記憶部 100B 波形制御パターン記憶部 100C 論理比較パターン記憶部 200 メモリテストパターン発生器201
波形制御パターン記憶部202 論理比較パ
ターン記憶部301 波形フォーマッタ 302 波形制御部 303 論理比較部 304 ドライバ群 360 被試験IC 370 コンパレータ群 380 不良解析メモリ
Claims (1)
- 【請求項1】 ロジックテストパターン発生器と、メ
モリテストパターン発生器とを具備し、ロジック回路を
試験する場合は上記ロジックテストパターン発生から試
験パターンデータを出力させ、メモリ試験時には上記メ
モリテストパターン発生器から試験パターンデータとを
出力させ被試験ICのロジック部分とメモリ部分とを各
別に試験することができるIC試験装置において、上記
メモリテストパターン発生器に波形制御パターン記憶部
と、論理比較パターン記憶部とを設け、これら波形制御
パターン記憶部と論理比較パターン記憶部から出力され
る波形制御パターンデータと、論理比較パターンデータ
とをパターンセレクタによって被試験ICのピン別に仕
分けして波形制御部と、論理比較部とに与え、パターン
セレクタの選択に従って波形制御パターンデータと、論
理比較パターンデータを所望のピンに対応するチャンネ
ルに与えるように構成したことを特徴とするIC試験装
置。
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---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |