JP3501200B2 - Ｉｃ試験装置 - Google Patents

Ｉｃ試験装置

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JP3501200B2 JP03753597A JP3753597A JP3501200B2 JP 3501200 B2 JP3501200 B2 JP 3501200B2 JP 03753597 A JP03753597 A JP 03753597A JP 3753597 A JP3753597 A JP 3753597A JP 3501200 B2 JP3501200 B2 JP 3501200B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は例えば半導体メモ
リ素子のようなＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】図４にＩＣ試験装置の概略の構成を示
す。タイミング発生器ＴＧはパターン発生器ＰＧ或はそ
の他の各部に基準となるタイミングクロックを与える。
パターン発生器ＰＧは被試験ＩＣ１０に与える試験パタ
ーン信号のパターン発生命令と期待値データを出力し、
これらのデータを波形整形器ＦＣに与える。
【０００３】波形整形器ＦＣはパターン発生器ＰＧから
与えられたパターン発生命令と期待値データに従って被
試験ＩＣ１０に与える試験パターン信号と、被試験ＩＣ
１０から読出したデータと比較する期待値とを生成す
る。被試験ＩＣ１０は波形整形器ＦＣを介して送られて
来るコントロール信号により書込み、読出制御され、波
形整形器ＦＣから与えられる試験パターン信号を書込む
動作と、その書込んだデータを読み出す動作を繰返す。
【０００４】被試験ＩＣ１０から読出したデータは論理
比較器ＤＣにおいて期待値と比較され、不一致の発生を
検出する。不良解析メモリＦＭは論理比較器ＤＣにおい
て不一致が発生する毎にその不良発生アドレスと同一ア
ドレスに不良の発生を表わすフェイルデータを記憶し、
試験終了後にそのフェイルデータを読み出して不良解析
に供する。
【０００５】以上はＩＣ試験装置の全体の構成と動作の
概要である。この発明は被試験ＩＣ１０の各ピン毎に設
けられるピンユニットの改良に関するもので、その目的
とするところは、簡単な構成により高速動作を可能とす
るものである。図５に各ピン毎に設けられる従来のピン
ユニットＵＮの構成を示す。図は１つのピンのピンユニ
ットの構成を示す。ピンユニットＵＮはパターン発生器
ＰＧと、波形整形器ＦＣ、論理比較器ＤＣと不良解析メ
モリＦＭとによって構成される。パターン発生器ＰＧに
はパターンメモリが設けられ、このパターンメモリの各
アドレスに被試験ＩＣ１０のピンに例えば１論理の論理
波形を与えるパターン発生命令“１”と、０論理の論理
波形を与えるパターン発生命令“０”、期待値がＬ論理
であることを表わす期待値データ“Ｌ”、期待値がＨ論
理であることを表わす期待値データ“Ｈ”、期待値がハ
イインピーダンスであることを表わす期待値パターン発
生命令“Ｚ”等が記憶器に用意され、これらの各パター
ン発生命令がパターン発生プログラムで指定される順序
で読み出される。
【０００６】パターン発生器ＰＧで読出されたパターン
発生命令は波形整形器ＦＣに与えられ、パターン発生命
令によりアナログ波形を持つ試験パターン信号ＰＡＴ
（図６Ｃ）が生成される。この生成された試験パターン
信号ＰＡＴがドライバＤＲを通じて被試験ＩＣ１０の１
つのピンに入力される。波形整形器ＦＣは試験パターン
信号ＰＡＴの他にドライバＤＲの状態を制御するドライ
バ制御信号ＤＲＥと、期待値ＥＸＰを出力する。
【０００７】ドライバ制御信号ＤＲＥはドライバＤＲの
制御端子に供給され、ドライバＤＲの出力端子の状態を
出力モードとハイインピーダンスモードとに切替る制御
を行なう。つまり試験パターン信号ＰＡＴを出力してい
る状態では図６Ｅに示すようにドライバＤＲの制御端子
に例えばＨ論理を与え続け、出力端子を活性状態に保
つ。一方被試験ＩＣ１０からデータを読み出す状態では
ドライバＤＲの制御端子に例えばＬ論理を与え、ドライ
バＤＲの出力端子をハイインピーダンスの状態に制御す
る。
【０００８】 被試験ＩＣ１０が読出モードで動作する
間、比較器ＣＰＨ，ＣＰＬは被試験ＩＣから読出される
データ波形の論理レベルが正規のＨ論理レベルＨref 及
びＬ論理レベルＬref を持っているか否かを判定し、判
定信号ＳＨ，ＳＬを出力する。つまり、比較器ＣＰＨは
図７に示すように被試験ＩＣ１０から読出される信号Ｓ
ICの電位が正規のＨ論理レベルＨref より高レベルに存
在する状態で０論理を出力し、その他の状態では１論理
を出力する。また、比較器ＣＰＬは信号ＳICが正規のＬ
論理レベルより低レベルに存在する状態で０論理を出力
し、その他の状態では１論理を出力する。尚、判定信号
ＳＨとＳＬは実際にはストローブパルスＳＴＲＢ１とＳ
ＴＲＢ２によって打ち抜かれ、そのストローブパルスＳ
ＴＲＢ１とＳＴＲＢ２の供給時点の判定結果が判定信号
ＳＨとＳＬとして出力される。
【０００９】論理比較器ＤＣは比較器ＣＰＨとＣＰＬで
判定した結果を取り込んでその判定結果ＳＨ，ＳＬと波
形整形器ＦＣから送られて来る期待値ＥＸＰとを比較し
不一致が発生する毎に不良解析メモリＦＭに被試験ＩＣ
１０の不良発生アドレスと同一のアドレスに不良の発生
を表わす例えば「１」論理のフェイルデータを書き込
む。
【００１０】図８に波形整形器ＦＣと論理比較器ＤＣの
部分の構成を更に詳細に示す。波形整形器ＦＣには波形
記憶器ＷＦＭが設けられ、この波形記憶器ＷＦＭによっ
て記憶された波形データＴ１Ｓ，Ｔ２Ｓが読み出され、
その波形データの立上りのタイミングがクロックＴ1 又
はＴ2 で打ち抜かれてセット・リセットフリップフロッ
プＳＲＦＦ１のセット端子Ｓに与えられ、実波形を持つ
試験パターン信号ＰＡＴの前縁のタイミングが規定され
る。
【００１１】試験パターン信号ＰＡＴの後縁は波形デー
タＴ１Ｒ又はＴ２Ｒの立上りのタイミングがクロックＴ
1 又はＴ2 で打ち抜かれてセット・リセットフリップフ
ロップＳＲＦＦ１のリセット端子に与えられ、セット・
リセットフリップフロップＳＲＦＦ１をリセットさせて
試験パターン信号ＰＡＴの立下りを規定する。ドライバ
制御信号ＤＲＥも波形データＴ３ＬとＴ４Ｌの各立上り
のタイミングがクロックＴ3 とＴ4 で打ち抜かれ、セッ
ト・リセットフリップフロップＳＲＦＦ２をセット及び
リセットすることにより得られる。
【００１２】更に論理比較器ＤＣには期待値ＥＸＰ１，
ＥＸＰ１Ｚ，ＥＸＰ２，ＥＸＰ２Ｚ等が与えられ、これ
ら期待値と比較器ＣＰＨとＣＰＬから出力される判定信
号ＳＨ，ＳＬを比較し、期待値と被試験ＩＣが出力する
信号ＳICの論理が不一致のとき１論理のフェイルデータ
が出力され、不良解析メモリＦＭに書き込まれる。上述
したＩＣ試験装置の動作速度は図６に示した同期Ｔによ
って決められる。この動作速度を高速化する一つの方法
として従来より、ピンマルチプレックス方式が存在す
る。このピンマルチプレックス方式とは図５及び図８に
示した１ピン分の構成を２ピン分用意し、２ピン分の波
形整形器ＦＣを時分割動作させて２倍速の試験パターン
信号を生成させ、また論理比較動作も２ピン分の論理比
較器を時分割動作により２倍速で実行できるように構成
して試験を行なう方式である。
【００１３】
【発明が解決しようとする課題】このピンマルチプレッ
クス方式により２倍速で動作させる場合、１ピン分のユ
ニットを２ピン分使って動作させるものであるから、試
験可能なピン数が半減してしまう不都合が生じる。つま
り、ＩＣ試験装置は試験可能なピン数が予め決められて
製造されているから、各ＩＣ試験装置に用意されている
ピンユニットＵＮの数に制限がある。この結果、数に制
限があるピンユニットを２ピン分使って高速試験を行な
う場合、高速試験を行なうことができる被試験ＩＣ１０
のピン数は通常速度の場合の半数になってしまう欠点が
ある。
【００１４】この発明の目的は試験可能なピン数を減ら
すことなく、高速試験を行なうことができるＩＣ試験装
置を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明では、各ピン毎
に設けるパターン発生器を２個設け、２個のパターン発
生器から同時に２個のパターン発生命令を発生させ、そ
の２個のパターン発生命令を２個の波形整形器に与え、
２個の波形整形器から２個の波形データを発生させ、こ
の２個の波形データを多重化することにより、２倍速の
試験パターン信号を生成させ、この２倍速の試験パター
ン信号を被試験ＩＣに供給して高速試験を実行するよう
に構成したものである。
【００１６】この発明の構成によれば各ピンユニット毎
に高速動作を可能とするから、高速動作時でも他のピン
ユニットはそれぞれ独立して他のピンユニットとして使
用することができる。従って試験可能なピン数が減少す
ることはない。
【００１７】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図８と対応する部分には同一符号を付して示す。こ
の発明では図１に示すように各ピンユニットＵＮに２個
のパターン発生器ＰＧ１，ＰＧ２と２つの波形整形部Ｆ
Ｃ１とＦＣ２を設ける。マルチプレクサＭＵＸ１とＭＵ
Ｘ２は通常のテストと高速テストの切替を行なう切替器
を示す。これらのマルチプレクサＭＵＸ１とＭＵＸ２は
入力端子Ａを選択する状態に設定することにより、通常
のテスト状態とされる。つまり、この通常のテスト状態
ではパターン発生器ＰＧ１が出力するパターン発生命令
が２つの波形整形部ＦＣ１とＦＣ２に１テスト周期Ｔ毎
に同時に入力され、２つの波形整形部ＦＣ１とＦＣ２で
テスト周期Ｔに波形データが読出され、図６で説明した
と同じ同期Ｔの速度で試験が実行される。
【００１８】また、論理比較器側もＤＣ１とＤＣ２の２
台の論理比較器を設け、これら２台の論理比較器ＤＣ１
とＤＣ２によって通常速度のテストと、高速テストの何
れでも実行できるように構成される。つまり、マルチプ
レクサＭＵＸ２は入力端子Ａを選択すると、通常速度の
テスト状態に設定され、不良解析メモリＦＭ１だけにフ
ェイルデータが書き込まれる。入力端子Ｂを選択する
と、フェイルデータが不良解析メモリＦＭ１とＦＭ２に
供給されて、高速フェイルデータを記憶させる。
【００１９】以下では主に高速テストの動作について説
明する。高速テスト時にはマルチプレクサＭＵＸ１とＭ
ＵＸ２は入力端子Ｂを選択する。入力端子Ｂを選択する
ことによりパターン発生器ＰＧ１とＰＧ２から出力され
るパターン発生命令ＰＡＴAB C とＰＡＴABC ′は２つの
波形整形部ＦＣ１とＦＣ２に同時に与えられ、これら２
つの波形整形部ＦＣ１とＦＣ２から同時に２つの波形デ
ータを出力させ、その波形データをオアゲート群ＯＲで
（１／２）Ｔの周期で多重化し、試験パターン信号ＰＡ
Ｔ及びドライバ制御信号ＤＲＥを発生させる。
【００２０】つまり、高速テスト時にはパターン発生器
ＰＧ１は奇数アドレスがアクセスされて、３ビットのパ
ターン発生命令ＰＡＴABC を出力する。パターン発生器
ＰＧ２は偶数アドレスがアクセスされて同様に３ビット
のパターン発生命令ＰＡＴAB C ′を出力する。これらの
パターン発生命令ＰＡＴABC 及びＰＡＴABC ′が波形整
形部ＦＣ１とＦＣ２に入力され、パターン発生命令ＰＡ
ＴABC とＰＡＴABC ′に従って波形記憶器ＷＦＭ１から
例えば波形データＴ１Ｓ，Ｔ３Ｌを読み出し、波形記憶
器ＷＦＭ２からは例えば波形データＴ２Ｒ，Ｔ４Ｔが読
み出される。
【００２１】波形データＴ１ＳとＴ２Ｒ及びＴ３ＬとＴ
４Ｔはそれぞれオアゲート群ＯＲで（１／２）Ｔの周期
で多重化され、波形データＴ１Ｓはセット・リセットフ
リップフロップＳＲＦＦ１のセット端子Ｓに供給され、
波形データＴ２Ｒはセット・リセットフリップフロップ
ＳＲＦＦ１のリセット端子Ｒに供給され、このセット・
リセットフリップフロップＳＲＦＦ１の出力から図２Ｃ
に示す１／２Ｔの周期で変化する試験パターン信号ＰＡ
Ｔを出力し、この２倍速の試験パターン信号ＰＡＴがド
ライバＤＲを通じて被試験ＩＣ１０に供給される。
【００２２】 一方、波形データＴ３ＬとＴ４Ｔは同様
にオアゲート群ＯＲで多重化され、波形データＴ３Ｌは
セット・リセットフリップフロップＳＲＦＦ２のセット
端子Ｓに供給され、波形データＴ４Ｔはこのセット・リ
セットフリップフロップＳＲＦＦ２のリセット端子Ｒに
供給され、このセット・リセットフリップフロップＳＲ
ＦＦ２から図２Ｅに示すドライド制御信号ＤＲＥが出力
され、このドライド制御信号ＤＲＥがドライバＤＲの制
御端子に供給されてドライバＤＲの出力端子の状態を制
御する。つまりドライド制御端子に１論理を与えている
状態でドライバＤＲは試験パターン信号ＰＡＴを出力す
るモードとされる。ドライド制御信号ＤＲＥが０論理に
立下がると、ドライバＤＲの出力端子は高インピーダン
スモードに切替られ、被試験ＩＣ１０の出力ＳICを比較
器ＣＰＨとＣＰＬが取り込む状態に制御される。
【００２３】論理比較器ＤＣ１とＤＣ２には波形記憶器
ＷＦＭ１とＷＦＭ２から期待値ＥＸＰ１とＥＸＰ１Ｚ、
及びＥＸＰ２とＥＸＰ２Ｚとが与えられ、これら期待値
ＥＸＰ１，ＥＸＰ１Ｚ，ＥＸＰ２，ＥＸＰ２Ｚと比較出
力ＳＨ及びＳＬとが論理比較され、その論理比較結果が
２つの不良解析メモリＦＭ１とＦＭ２に通常の２倍の速
度で記憶される。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、各ピンユニットＵＮ毎にパターン発生器ＰＧ２と波
形整形部ＦＣ２及び、論理比較器ＤＣ２、不良解析メモ
リＦＭ２を付加したから、他のピンユニットを用いるこ
となく２倍速のテストを実行することができる。従って
試験可能なＩＣのピン数を減らすことなく高速試験を行
なうことができるから、ピン数が多く、然も高速動作型
のメモリを試験することができる利点が得られる。
【００２５】また、パターン発生器ＰＧ２と、波形整形
部ＦＣ２と、論理比較器ＤＣ２、不良解析メモリＦＭ２
の構成は、一つのピンユニットの構成より規模が小さ
い。よって小さい規模の構成を付加するだけで高速試験
を実現できるから、コストの上昇はピンユニットを増設
するより安価に実現できる利点が得られる。また、この
発明によれば、高速テスト時にパターン発生器ＰＧ１と
ＰＧ２に書き込むパターン発生命令は図３Ａに示すよう
に、例えばピンＮｏ．１に関してアドレスの順番にパタ
ーン発生命令を“１”，“０”，“Ｌ”，“Ｈ”，・・
・と記述すればよく、記述に間違いが発生する率を低く
できる特徴がある。
【００２６】これに対し、従来のピンマルチ方式によれ
ば図３Ｂに示すようにピンＮｏ．１とピンＮｏ．２を組
合せるものとするとピンＮｏ．１とピンＮｏ．２のそれ
ぞれのパターン発生器に同一アドレス毎に、パターン発
生命令“１”と“０”及び“Ｌ”と“Ｈ”を記述しなく
てはならない。この従来の記述方法はパターン発生命令
がアドレスの順番に配列されないため、記述違いが起き
易い欠点がある。
【００２７】また、この発明ではマルチプレクサＭＵＸ
１とＭＵＸ２を設けた構成としたから、高速テストだけ
でなく、通常速度のテストを行なうこともできる利点も
ある。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック
図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の作用効果を説明するための図。
【図４】ＩＣ試験装置の概要を説明するためのブロック
図。
【図５】図４に示したＩＣ試験装置の中のピンユニット
構成を説明するためのブロック図。
【図６】図５に示したピンユニットの動作を説明するた
めの波形図。
【図７】図５に示した比較器の動作を説明するための波
形図。
【図８】図５に示したピンユニットの詳細構造を説明す
るためのブロック図。
【符号の説明】
１０ 被試験ＩＣ ＵＮ ピンユニット ＦＣ 波形整形器 ＦＣ１，ＦＣ２ 波形整形部 ＰＧ１，ＰＧ２ パターン発生器 ＷＦＭ１，ＷＦＭ２ 波形記憶器 ＤＲ ドライバ ＣＰＨ，ＣＰＬ 比較器 ＤＣ１，ＤＣ２ 論理比較器 ＦＭ１，ＦＭ２ 不良解析メモリ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ａ . 被試験ＩＣの各ピン毎に設けられ、
    一方が偶数アドレスでアクセスされ、他方が奇数アドレ
    スでアクセスされる２個のパターン発生器と、 Ｂ . 被試験ＩＣの各ピン毎に設けられた２個の波形記憶
    器と、 Ｃ . 上記２個のパターン発生器の一方が発生するパター
    ン発生命令を上記２個の波形記憶器に共通に印加する状
    態と、上記２個のパターン発生器が発生するパターン発
    生命令を上記２個の波形記憶器のそれぞれに印加する状
    態に切替えるマルチプレクサと、 Ｄ . 上記２個の波形記憶器から読み出された波形データ
    を多重化するオアゲート群と、 Ｅ . オアゲート群で多重化された波形データに従ってセ
    ット状態とリセット状態に制御され、アナログ波形を持
    つ試験パターン信号及びドライバ制御信号を生成する２
    個のセット・リセットフリップフロップと、 によって構成した ことを特徴とするＩＣ試験装置。
  2. 【請求項２】請求項１記載のＩＣ試験装置において、 Ｆ . 被試験ＩＣの各ピン毎に設けられ、被試験ＩＣが出
    力する信号の論理レベルが正規の論理レベルを具備する
    か否かを判定する２個の比較器と、 Ｇ . この２個の比較器の判定結果が上記２個の波形記憶
    器から読み出される期待値と一致するか否かを判定する
    ２個の論理比較器と、 Ｈ.被試験ＩＣの各ピン毎に設けられ、上記２個のパタ
    ーン発生器と同様に一方が偶数アドレスでアクセスさ
    れ、他方が奇数アドレスでアクセスされる２個の不良解
    析メモリと、Ｉ . 上記２個の論理比較器の論理比較結果
    を上記２個の不良解析メモリの一方に書き込む状態と、
    ２個の不良解析メモリのそれぞれに別々に書き込む状態
    に切替えるマルチプレクサと、 を設けた構成としたことを特徴とするＩＣ試験装置。
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