JP2934608B2 - 半導体メモリ試験方法及びその装置 - Google Patents
半導体メモリ試験方法及びその装置Info
- Publication number
- JP2934608B2 JP2934608B2 JP8258436A JP25843696A JP2934608B2 JP 2934608 B2 JP2934608 B2 JP 2934608B2 JP 8258436 A JP8258436 A JP 8258436A JP 25843696 A JP25843696 A JP 25843696A JP 2934608 B2 JP2934608 B2 JP 2934608B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- pattern
- under test
- failure analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ試験方
法及びその装置に係り、特に不良解析メモリの初期化タ
イミングに関するものである。
法及びその装置に係り、特に不良解析メモリの初期化タ
イミングに関するものである。
【０００２】
【従来の技術】図５に半導体メモリ試験装置を示す。パ
ターン発生器２は被試験メモリ３に書込む試験パターン
と、その書込み位置を規定するアドレスと、書込命令と
を出力する。またパターン発生器２は被試験メモリ３か
ら読み出される読出しデータの期待値となる期待値パタ
ーンを出力し、この期待値パターンを論理比較器４に与
え、論理比較器４において被試験メモリ３の読出しデー
タと期待値パターンとを比較する。論理比較器４が不一
致（ＦＡＩＬ）を検出する毎に、その検出データを不良
解析メモリ７に入力し、不良解析メモリ７に不良セルの
位置情報を記憶する。ここに不良解析メモリ７は、不良
情報が１回でもあれば“１”を保持する必要があるた
め、不良解析メモリのデータ入力を規定するデータセレ
クタ５の設定入力はファンクション試験時、常に“１”
に設定されている。したがって、不良情報の書込みは、
“１”側に入力設定されたデータセレクタ５から入力さ
れる“１”を、書込制御器６が論理比較器４からの不一
致（ＦＡＩＬ）を検出したときクロックで読み込むこと
によってなされる。なお、不良解析メモリ７は被試験メ
モリ３とは構成が基本的に同じである。
ターン発生器２は被試験メモリ３に書込む試験パターン
と、その書込み位置を規定するアドレスと、書込命令と
を出力する。またパターン発生器２は被試験メモリ３か
ら読み出される読出しデータの期待値となる期待値パタ
ーンを出力し、この期待値パターンを論理比較器４に与
え、論理比較器４において被試験メモリ３の読出しデー
タと期待値パターンとを比較する。論理比較器４が不一
致（ＦＡＩＬ）を検出する毎に、その検出データを不良
解析メモリ７に入力し、不良解析メモリ７に不良セルの
位置情報を記憶する。ここに不良解析メモリ７は、不良
情報が１回でもあれば“１”を保持する必要があるた
め、不良解析メモリのデータ入力を規定するデータセレ
クタ５の設定入力はファンクション試験時、常に“１”
に設定されている。したがって、不良情報の書込みは、
“１”側に入力設定されたデータセレクタ５から入力さ
れる“１”を、書込制御器６が論理比較器４からの不一
致（ＦＡＩＬ）を検出したときクロックで読み込むこと
によってなされる。なお、不良解析メモリ７は被試験メ
モリ３とは構成が基本的に同じである。
【０００３】ところで、不良解析メモリを使用する場
合、不良解析メモリの初期化が必要である。従来は、こ
の不良解析メモリの初期化処理はファンクション試験実
行前に実行している。すなわち、ＣＰＵ１から制御信号
をデータセレクタ５及び不良解析メモリ７に出力して、
データセレクタ５の入力設定を“０”に切り替え、この
“０”データを読み込ませることにより不良解析メモリ
７の初期化を行う。
合、不良解析メモリの初期化が必要である。従来は、こ
の不良解析メモリの初期化処理はファンクション試験実
行前に実行している。すなわち、ＣＰＵ１から制御信号
をデータセレクタ５及び不良解析メモリ７に出力して、
データセレクタ５の入力設定を“０”に切り替え、この
“０”データを読み込ませることにより不良解析メモリ
７の初期化を行う。
【０００４】具体的には図６に示すように、制御信号に
よる“０”への切替えとともに、不良解析メモリ７内に
設けたアドレス発生器１１から出力される内部アドレス
と内部クロックとが不良解析メモリ部１５に対して有効
となるように、制御信号によりデータセレクタ１３、１
４を切り替え、内部クロック及び内部アドレスに基づい
て不良解析メモリ部１５の初期化を行っている。
よる“０”への切替えとともに、不良解析メモリ７内に
設けたアドレス発生器１１から出力される内部アドレス
と内部クロックとが不良解析メモリ部１５に対して有効
となるように、制御信号によりデータセレクタ１３、１
４を切り替え、内部クロック及び内部アドレスに基づい
て不良解析メモリ部１５の初期化を行っている。
【０００５】
【発明が解決しようとする課題】ところで、不良解析メ
モリの容量が小さいうちは初期化時間も短くて済むが、
不良解析メモリが大容量になるほどその初期化時間は長
くなる。例えば、４ＭＷ（メガワード）のアドレス深さ
を１ビットあたり５０ｎｓｅｃで初期化すると、初期化
に約２１０ｍｓｅｃもかかってしまう。しかも不良解析
メモリの初期化は、被試験メモリを試験する毎に必要と
なるので、それに要する時間は無視できない。したがっ
て従来のように、半導体メモリ試験実行前に不良解析メ
モリの初期化処理を実行していると、その初期化時間が
無視できなくなり、試験時間が長くなるという問題があ
った。
モリの容量が小さいうちは初期化時間も短くて済むが、
不良解析メモリが大容量になるほどその初期化時間は長
くなる。例えば、４ＭＷ（メガワード）のアドレス深さ
を１ビットあたり５０ｎｓｅｃで初期化すると、初期化
に約２１０ｍｓｅｃもかかってしまう。しかも不良解析
メモリの初期化は、被試験メモリを試験する毎に必要と
なるので、それに要する時間は無視できない。したがっ
て従来のように、半導体メモリ試験実行前に不良解析メ
モリの初期化処理を実行していると、その初期化時間が
無視できなくなり、試験時間が長くなるという問題があ
った。
【０００６】本発明の目的は、不良解析メモリの初期化
タイミングをずらすことによって、上述した従来技術の
問題点を解消して、試験時間を低減することができる半
導体メモリ試験方法及びその装置を提供することにあ
る。
タイミングをずらすことによって、上述した従来技術の
問題点を解消して、試験時間を低減することができる半
導体メモリ試験方法及びその装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、被試験メモリに試験パターンを書き込み、書き込ん
だ試験パターンを読み出して期待値パターンと比較し、
その比較結果から被試験メモリの不良セルを検出し、検
出した不良セルの位置情報を初期化した不良解析メモリ
に記憶する半導体メモリ試験方法において、被試験メモ
リに試験パターンを書き込む際に不良解析メモリを初期
化するようにした半導体メモリの試験方法である。
は、被試験メモリに試験パターンを書き込み、書き込ん
だ試験パターンを読み出して期待値パターンと比較し、
その比較結果から被試験メモリの不良セルを検出し、検
出した不良セルの位置情報を初期化した不良解析メモリ
に記憶する半導体メモリ試験方法において、被試験メモ
リに試験パターンを書き込む際に不良解析メモリを初期
化するようにした半導体メモリの試験方法である。
【０００８】被試験メモリのファンクション試験では必
ず被試験メモリに試験パターンを書き込み、その後に読
み出して期待値と比較している。また、被試験メモリに
試験パターンを書き込んでいる間、不良解析メモリはア
イドリング状態にある。したがって、被試験メモリに試
験パターンを書き込む時に、同時に不良解析メモリを初
期化することは可能であり、不良解析メモリの初期化を
並列に実行すれば、従来のように被試験メモリに試験パ
ターンを書き込む前に不良解析メモリを初期化する場合
に比して、試験時間の低減が図れる。
ず被試験メモリに試験パターンを書き込み、その後に読
み出して期待値と比較している。また、被試験メモリに
試験パターンを書き込んでいる間、不良解析メモリはア
イドリング状態にある。したがって、被試験メモリに試
験パターンを書き込む時に、同時に不良解析メモリを初
期化することは可能であり、不良解析メモリの初期化を
並列に実行すれば、従来のように被試験メモリに試験パ
ターンを書き込む前に不良解析メモリを初期化する場合
に比して、試験時間の低減が図れる。
【０００９】請求項２に記載の発明は、被試験メモリに
書き込む試験パターン及び論理比較器に与える期待値パ
ターンを出力するパターン発生器と、被試験メモリから
読み出した読み出しデータと上記パターン発生器から出
力された期待値パターンとを比較し、被試験メモリの不
良セルを検出する論理比較器と、上記パターン発生器か
ら出力されるアドレスが与えられ被試験メモリと同一ア
ドレスがアクセスされて上記論理比較器で検出された不
良検出信号を記憶し被試験メモリの不良セルの位置情報
を記憶する不良解析メモリとを備えた半導体メモリ試験
装置において、前記パターン発生器に、試験パターンの
書込命令が被試験メモリに供給されるとき、前記不良解
析メモリを初期化するための初期化信号を発生する初期
化信号発生部を設けたことを特徴とする半導体メモリ試
験装置である。
書き込む試験パターン及び論理比較器に与える期待値パ
ターンを出力するパターン発生器と、被試験メモリから
読み出した読み出しデータと上記パターン発生器から出
力された期待値パターンとを比較し、被試験メモリの不
良セルを検出する論理比較器と、上記パターン発生器か
ら出力されるアドレスが与えられ被試験メモリと同一ア
ドレスがアクセスされて上記論理比較器で検出された不
良検出信号を記憶し被試験メモリの不良セルの位置情報
を記憶する不良解析メモリとを備えた半導体メモリ試験
装置において、前記パターン発生器に、試験パターンの
書込命令が被試験メモリに供給されるとき、前記不良解
析メモリを初期化するための初期化信号を発生する初期
化信号発生部を設けたことを特徴とする半導体メモリ試
験装置である。
【００１０】パターン発生器から試験パターンの書込命
令が被試験メモリに供給されるとき、不良解析メモリを
初期化する初期化信号が初期化信号発生部より形成さ
れ、その初期化信号が不良解析メモリに与えられるの
で、被試験メモリに試験パターンを書き込む際に不良解
析メモリが初期化される。
令が被試験メモリに供給されるとき、不良解析メモリを
初期化する初期化信号が初期化信号発生部より形成さ
れ、その初期化信号が不良解析メモリに与えられるの
で、被試験メモリに試験パターンを書き込む際に不良解
析メモリが初期化される。
【００１１】
【発明の実施の形態】図１は本実施の形態による半導体
メモリ試験装置を示す。図１において図５と対応する部
分には同一符号を付して示す。
メモリ試験装置を示す。図１において図５と対応する部
分には同一符号を付して示す。
【００１２】本実施の形態は、試験パターンの書込命令
が被試験メモリ３に供給されるとき、不良解析メモリ７
を初期化する初期化信号を発生する初期化信号発生部８
をパターン発生器２に設け、被試験メモリ３に試験パタ
ーンを書き込む際に、不良解析メモリ７を初期化するよ
うに構成したものである。
が被試験メモリ３に供給されるとき、不良解析メモリ７
を初期化する初期化信号を発生する初期化信号発生部８
をパターン発生器２に設け、被試験メモリ３に試験パタ
ーンを書き込む際に、不良解析メモリ７を初期化するよ
うに構成したものである。
【００１３】初期化信号によりデータセレクタ５の入力
設定が“０”に切替えられるとともに、書込制御器６か
らクロックが不良解析メモリ７に与えられる。そして、
被試験メモリ３に与えられるアドレスと同一のアドレス
が不良解析メモリ７にアクセスされることにより、被試
験メモリ３の書込みと同期して被試験メモリ３は“０”
に初期化される。
設定が“０”に切替えられるとともに、書込制御器６か
らクロックが不良解析メモリ７に与えられる。そして、
被試験メモリ３に与えられるアドレスと同一のアドレス
が不良解析メモリ７にアクセスされることにより、被試
験メモリ３の書込みと同期して被試験メモリ３は“０”
に初期化される。
【００１４】具体的には、不良解析メモリ７側には、図
２に示すように、データセレクタ５の選択入力端子につ
ながる制御信号供給経路に２入力のＯＲ回路１８を挿入
して、制御信号だけでなく、初期化信号によってもデー
タセレクタ５の入力設定ができるようにしてある。ま
た、ＡＮＤ回路１６で構成される書込制御器６のＦＡＩ
Ｌ信号供給経路に２入力のＯＲ回路１７を挿入して、Ｆ
ＡＩＬ信号だけでなく、初期化信号によってもＡＮＤ回
路１６を開いてクロックが不良解析メモリ１５部に入力
されるようにしてある。
２に示すように、データセレクタ５の選択入力端子につ
ながる制御信号供給経路に２入力のＯＲ回路１８を挿入
して、制御信号だけでなく、初期化信号によってもデー
タセレクタ５の入力設定ができるようにしてある。ま
た、ＡＮＤ回路１６で構成される書込制御器６のＦＡＩ
Ｌ信号供給経路に２入力のＯＲ回路１７を挿入して、Ｆ
ＡＩＬ信号だけでなく、初期化信号によってもＡＮＤ回
路１６を開いてクロックが不良解析メモリ１５部に入力
されるようにしてある。
【００１５】また、パターン発生器２側には、そこに設
けた初期化信号発生部８として、図３に示すように、マ
イクロインストラクション３０に初期化用コントロール
ビット３２を１ビット追加し、この初期化用コントロー
ルビット３２と書込命令ビット３１とのＡＮＤを取り、
被試験メモリ３に書込命令が出力されたとき、初期化信
号が形成されて不良解析メモリ７に出力されるように構
成されている。なお、ここではプログラムミスによる誤
作動を防止するために、書込命令とのＡＮＤを取って初
期化信号を発生するようにした。しかし、プログラムミ
スを想定しなくてもよいのであれば、ＡＮＤを取らず初
期化用コントロールビット３２に単に“１”が立ってい
るとき初期化信号を発生するようにしてもよい。
けた初期化信号発生部８として、図３に示すように、マ
イクロインストラクション３０に初期化用コントロール
ビット３２を１ビット追加し、この初期化用コントロー
ルビット３２と書込命令ビット３１とのＡＮＤを取り、
被試験メモリ３に書込命令が出力されたとき、初期化信
号が形成されて不良解析メモリ７に出力されるように構
成されている。なお、ここではプログラムミスによる誤
作動を防止するために、書込命令とのＡＮＤを取って初
期化信号を発生するようにした。しかし、プログラムミ
スを想定しなくてもよいのであれば、ＡＮＤを取らず初
期化用コントロールビット３２に単に“１”が立ってい
るとき初期化信号を発生するようにしてもよい。
【００１６】さて、上述したような構成において、パタ
ーン発生器２から被試験メモリ３に書込命令が出ると、
アドレスにしたがって被試験メモリ３に試験パターンが
書き込まれていく。このとき、パターン発生器２の初期
化信号発生部８から初期化信号が出力されて次のように
不良解析メモリ７が初期化されていく。
ーン発生器２から被試験メモリ３に書込命令が出ると、
アドレスにしたがって被試験メモリ３に試験パターンが
書き込まれていく。このとき、パターン発生器２の初期
化信号発生部８から初期化信号が出力されて次のように
不良解析メモリ７が初期化されていく。
【００１７】初期化信号が出力されると、データセレク
タ５のデータ入力は“０”に設定変更され、データ入力
が“０”になる。また、試験開始前にＣＰＵ１からの制
御信号によって、データセレクタ１３の出力は内部アド
レスから外部アドレスに切り替えられ、被試験メモリ３
に与えられるのと同一のアドレスが不良解析メモリ７に
与えられる。そして、データセレクタ１４の出力も内部
クロックから外部クロックに切り替えられるので、不良
解析メモリ部１５に外部クロックが入力される状態にし
てある。このため初期化信号が出力されると、被試験メ
モリ３にアクセスしているアドレスと同一の不良解析メ
モリのアドレスにデータ入力“０”が強制的に書き込ま
れ、不良解析メモリ７が初期化される。
タ５のデータ入力は“０”に設定変更され、データ入力
が“０”になる。また、試験開始前にＣＰＵ１からの制
御信号によって、データセレクタ１３の出力は内部アド
レスから外部アドレスに切り替えられ、被試験メモリ３
に与えられるのと同一のアドレスが不良解析メモリ７に
与えられる。そして、データセレクタ１４の出力も内部
クロックから外部クロックに切り替えられるので、不良
解析メモリ部１５に外部クロックが入力される状態にし
てある。このため初期化信号が出力されると、被試験メ
モリ３にアクセスしているアドレスと同一の不良解析メ
モリのアドレスにデータ入力“０”が強制的に書き込ま
れ、不良解析メモリ７が初期化される。
【００１８】このように本実施の形態によれば、図４
（ｂ）に示すように、不良解析メモリ７のアイドリング
状態を利用して初期化処理を書込み処理と並列に実行す
るので、試験前に初期化を行っていた図４（ａ）に示す
従来の方法に比して、試験時間の短縮化を図ることがで
き、試験時間が低減する。例えば、４ＭＷのアドレス深
さを１ビットあたり５０ｎｓｅｃで初期化する場合に
は、初期化に要する約２１０ｍｓｅｃを短縮することが
できる。
（ｂ）に示すように、不良解析メモリ７のアイドリング
状態を利用して初期化処理を書込み処理と並列に実行す
るので、試験前に初期化を行っていた図４（ａ）に示す
従来の方法に比して、試験時間の短縮化を図ることがで
き、試験時間が低減する。例えば、４ＭＷのアドレス深
さを１ビットあたり５０ｎｓｅｃで初期化する場合に
は、初期化に要する約２１０ｍｓｅｃを短縮することが
できる。
【００１９】また、ハードウェア的には、ＡＮＤ回路３
３、ＯＲ回路１８、１７はパターン発生器２及び不良解
析メモリ７内の論理回路を使用することができるので、
実質的にマイクロインストラクションに１ビットを追加
するだけでよく、構成が非常に簡単である。
３、ＯＲ回路１８、１７はパターン発生器２及び不良解
析メモリ７内の論理回路を使用することができるので、
実質的にマイクロインストラクションに１ビットを追加
するだけでよく、構成が非常に簡単である。
【００２０】
【発明の効果】本発明方法によれば、被試験メモリへの
書込みと同時に不良解析メモリを初期化するようにした
ので、試験時間の低減が図れる。
書込みと同時に不良解析メモリを初期化するようにした
ので、試験時間の低減が図れる。
【００２１】また、パターン発生器に初期化信号発生部
を設けるだけの簡単な構成で、被試験メモリへの試験パ
ターンの書込み時に、不良解析メモリの初期化を行うこ
とができる。
を設けるだけの簡単な構成で、被試験メモリへの試験パ
ターンの書込み時に、不良解析メモリの初期化を行うこ
とができる。
【図１】本発明の実施の形態による半導体メモリ試験装
置の概略構成図である。
置の概略構成図である。
【図２】本実施の形態による半導体メモリ試験装置の要
部の詳細構成図である。
部の詳細構成図である。
【図３】本実施の形態によるマイクロインストラクショ
ンの構成図である。
ンの構成図である。
【図４】従来例と本実施の形態における不良解析メモリ
の初期化タイミングの比較図である。
の初期化タイミングの比較図である。
【図５】従来例による半導体メモリ試験装置の概略構成
図である。
図である。
【図６】従来例による半導体メモリ試験装置の要部の詳
細構成図である。
細構成図である。
１ ＣＰＵ ２ パターン発生器 ３ 被試験メモリ ４ 論理比較器 ５ データセレクタ ６ 書込制御器 ７ 不良解析メモリ ８ 初期化信号発生部
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G01R 31/28
Claims (2)
- 【請求項１】被試験メモリに試験パターンを書き込み、
書き込んだ試験パターンを読み出して期待値パターンと
比較し、その比較結果から被試験メモリの不良セルを検
出し、検出した不良セルの位置情報を初期化した不良解
析メモリに記憶する半導体メモリ試験方法において、 被試験メモリに試験パターンを書き込む際に不良解析メ
モリを初期化するようにした半導体メモリの試験方法。 - 【請求項２】被試験メモリに書き込む試験パターン及び
論理比較器に与える期待値パターンを出力するパターン
発生器と、被試験メモリから読み出した読み出しデータ
と上記パターン発生器から出力された期待値パターンと
を比較し、被試験メモリの不良セルを検出する論理比較
器と、上記パターン発生器から出力されるアドレスが与
えられ被試験メモリと同一アドレスがアクセスされて上
記論理比較器で検出された不良検出信号を記憶し被試験
メモリの不良セルの位置情報を記憶する不良解析メモリ
とを備えた半導体メモリ試験装置において、 前記パターン発生器に、試験パターンの書込命令が被試
験メモリに供給されるとき、前記不良解析メモリを初期
化するための初期化信号を発生する初期化信号発生部を
設けたことを特徴とする半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258436A JP2934608B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体メモリ試験方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258436A JP2934608B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体メモリ試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106293A JPH10106293A (ja) | 1998-04-24 |
| JP2934608B2 true JP2934608B2 (ja) | 1999-08-16 |
Family
ID=17320184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258436A Expired - Fee Related JP2934608B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体メモリ試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101169975B (zh) * | 2006-10-24 | 2011-05-04 | 英华达（上海）科技有限公司 | 内存测试方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| JP4119789B2 (ja) | 2003-05-23 | 2008-07-16 | 横河電機株式会社 | メモリ試験装置及びメモリ試験方法 |
| JP4859402B2 (ja) | 2005-07-04 | 2012-01-25 | 株式会社アドバンテスト | 試験装置、及び製造方法 |
| CN105182207B (zh) * | 2014-05-30 | 2020-10-16 | 国民技术股份有限公司 | 一种芯片错误注入测试方法及装置 |
-
1996
- 1996-09-30 JP JP8258436A patent/JP2934608B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101169975B (zh) * | 2006-10-24 | 2011-05-04 | 英华达（上海）科技有限公司 | 内存测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10106293A (ja) | 1998-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7721174B2 (en) | Full-speed BIST controller for testing embedded synchronous memories | |
| US6760865B2 (en) | Multiple level built-in self-test controller and method therefor | |
| US7159145B2 (en) | Built-in self test system and method | |
| US5982681A (en) | Reconfigurable built-in self test circuit | |
| US6662133B2 (en) | JTAG-based software to perform cumulative array repair | |
| US20060031725A1 (en) | Algorithm pattern generator for testing a memory device and memory tester using the same | |
| US6553527B1 (en) | Programmable array built-in self test method and controller with programmable expect generator | |
| KR20010071455A (ko) | 메모리 장치 테스트를 위한 온-칩 회로 및 방법 | |
| KR100269322B1 (ko) | 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법 | |
| KR19980064254A (ko) | 모니터 및 테스터 모드를 가진 내장 자가 테스트 회로를 구비한집적 회로 메모리 장치 | |
| JP2001148199A (ja) | 自己テスト回路内蔵半導体記憶装置 | |
| US5109382A (en) | Method and apparatus for testing a memory | |
| US7246279B2 (en) | Static random access memory (SRAM) unit and method for operating the same | |
| JPH10144095A (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| JP2934608B2 (ja) | 半導体メモリ試験方法及びその装置 | |
| JPH04178580A (ja) | 半導体メモリの故障自己診断装置 | |
| US6003149A (en) | Test method and apparatus for writing a memory array with a reduced number of cycles | |
| KR940002904B1 (ko) | 데이타 처리 시스템 및 이 시스템에 있어서의 다수 메모리 어레이 테스팅 방법 | |
| JP2002323993A (ja) | シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム | |
| US7028236B2 (en) | Semiconductor memory testing device | |
| US6553526B1 (en) | Programmable array built-in self test method and system for arrays with imbedded logic | |
| JP3321495B2 (ja) | ダイナミックランダムアクセスメモリ | |
| JPH08327703A (ja) | ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ | |
| JPH11238400A (ja) | 半導体集積回路装置、半導体集積回路装置のテスト装置およびテスト方法 | |
| JP2837615B2 (ja) | テスト容易化回路を備えたマイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |