JP2001148199A - 自己テスト回路内蔵半導体記憶装置 - Google Patents

自己テスト回路内蔵半導体記憶装置

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Abstract

(57)【要約】 【課題】 半導体記憶装置の記憶容量の増大に対してテ
ストのための設備投資を抑えることができる半導体記憶
装置を提供すること。 【解決手段】 自己テスト回路内蔵半導体記憶装置２０
は、半導体基板と、半導体基板上に形成されたメモリセ
ルアレイ３０と、半導体基板上に設けられ、プログラム
を記憶して記憶されたプログラムにしたがってメモリセ
ルアレイのテストを行ない、テスト結果を出力するため
のテスト回路５０，５４と、半導体基板上に設けられ、
テスト回路５０，５４に記憶されるプログラムの内容を
書き換えるためのコントローラ５２とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、組込み自己テスト回路（Ｂｕｉｌｔ−Ｉｎ
Ｓｅｌｆ Ｔｅｓｔ回路。以下「ＢＩＳＴ回路」と呼
ぶ。）を有する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、多数のメモリセルを
含むメモリセルアレイを含む。半導体記憶装置の微細化
に伴い、各メモリセルのサイズは小さくなり、製造工程
におけるゴミなどの付着により不良が生ずる可能性が高
い。またメモリの微細化とともに隣接セル間のデータの
干渉も無視できない。そのために、半導体記憶装置を製
品として出荷する前には、メモリセルを含む回路のテス
トを行なう必要がある。
【０００３】従来、半導体記憶装置のテストには、メモ
リテスタ（Ａｕｔｏ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ。
以下「ＡＴＥ」と呼ぶ。）を用いている。ＡＴＥは高価
な装置である。
【０００４】そうしたテストの際の構成の一例を図２１
に示す。図２１を参照して、従来は、テスト対象のメモ
リ２２０に、テスタ２２２を接続し、クロック信号線２
６およびクロック入力ピン３６を介してメモリ２２０に
クロック信号を、入力線２８を介してメモリ２２０に入
力データおよびアドレス信号を与え、入出力ピン４０お
よび入出力線２４を介してテスト結果をメモリ２２０か
ら読み出していた。
【０００５】メモリ２２０は、メモリアレイ２３０と、
入力バッファ２４２と、コントロール回路２３４と、入
出力回路２３２とを含む。
【０００６】テスト時、入出力線２４および入出力ピン
４０を介してテスタ２２２からメモリ２２０にメモリセ
ルに書き込むべきデータが与えられる。また、入力線２
８および入力ピン３８ならびに入力バッファ２４２を介
してコントロール回路２３４にアドレス信号およびコン
トロール信号が与えられる。メモリアレイ２３０の、指
定されたアドレスにデータを書き込んだ後、そのデータ
を読み出して入出力ピン４０および入出力線２４を介し
てテスタ２２２に与え、テスタ２２２がテスト結果を判
定する。
【０００７】この従来例の場合、メモリアレイ２３０が
４メガワード×４バンクの場合には、アドレス信号とし
て１３ビット、バンクアドレス信号として２ビット、入
出力制御信号として４ビット（／ＣＳ，／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥ）の合計１９本が入力線２８として必要で
ある。また入出力線２４としては１ワードが１６ビット
として１６本の線が必要である。ただし、後述するよう
に縮退テストを行なう際には入出力線２４として４本あ
れば足りる。
【０００８】いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる半
導体記憶装置は、最近の微細化技術の発達により容量が
増大している。テスト対象となるメモリセルの数も増大
するため、上記した方法ではテストにかかる時間も増大
する。さらに、メモリセルに保持されているデータは、
自身の値と、その周囲のメモリセルの値とによって影響
を受けるため、多くのテストパターンにしたがってテス
トを行なうことが必要である。この際、メモリセルの数
が増大すると、テストパターンの数が指数関数的に増大
する。そのためのテスト時間の増大も著しい。こうした
テスト時間の増大に対応できるＡＴＥを確保するため
に、半導体記憶装置の製造を行なうためには多額の設備
投資が必要であった。
【０００９】従来は、半導体記憶装置の利用者の立場と
して、できるだけ簡単に半導体記憶装置のテストが可能
となるように、という観点からテストが行なわれてい
た。たとえばそのために半導体記憶装置中にテストパタ
ーンを記憶したＲＯＭ（読出専用メモリ）を設けてお
き、テスト時にはこのＲＯＭから各メモリセルにテスト
パターンにしたがったデータを書込み、さらに読み出し
て書き込んだデータ（期待値）と比較することによりテ
ストすることも行なわれている。
【００１０】また、テストコストを削減するために、ウ
ェハテストにおいては、入出力（Ｉ／Ｏ）を縮退して同
測数を確保している。ここで「縮退」とは、次のような
ことをいう。メモリセルアレイ中においてメモリセルの
アドレスは、サブワード線単位で指定される。そして複
数本（たとえば４本）のサブワード線が１本の主ワード
線に接続されている。欠陥が見い出されたときには、こ
の主ワード線単位で救済（予備セルとの置き換え）が行
なわれるために、テストもこの主ワード線単位で行なえ
ばよい。そのためにアドレスの下位の何ビットかが不要
になる。これを「縮退」と呼ぶ。
【００１１】一方、昨今の半導体記憶装置は、データを
高速に読み出すためにマルチバンク構成とし、インター
リーブして読出が行なわれる。この際、各バンクから
は、入出力数と同じビット数を出力しなければならな
い。ところがコンピュータ等で一度に処理可能なビット
数が増大した結果、半導体記憶装置の入出力数も増大す
る。その結果、入出力データ間の干渉によるデータへの
影響が増大している。そのため、テスト項目として入出
力データの組合せテストが重要である。ところが、上述
した縮退テストではそのようなテストが困難である。
【００１２】
【発明が解決しようとする課題】上記したような半導体
記憶装置の微細化および容量の増大に伴い、テストパタ
ーンとして想定されるパターン数が大きくなる。する
と、それらパターンを記憶しておくＲＯＭの容量も増大
させなければならず、そのためのチップ面積もかなり大
きくなるという問題が生ずる。また、微細化により記憶
データの電荷のマージンが減少によって、たとえばグラ
ウンド電位がハイ（Ｈ）側に少し変動したりすることに
よって記憶データに影響が生ずることがある。そのた
め、実際に半導体記憶装置を設計し作成した後に特にテ
ストしたいパターンが出てくることがある。ＲＯＭを用
いた場合はそうした問題に対処することができない。
【００１３】こうした問題から、これからは半導体記憶
装置の製造者の観点から、よりフレキシブルにテストを
可能とすることが望ましい。テストをよりフレキシブル
にすることにより、半導体記憶装置自体にとってのオー
バヘッドの増加（たとえばチップ面積の増大）などがあ
ったとしても、半導体記憶装置の設計、製造、テストお
よび出荷というサイクル全体から見ると、そうしたオー
バヘッドの増加に十分見合うだけのメリットが期待でき
る。
【００１４】したがってこの発明の目的は、半導体記憶
装置の記憶容量の増大に対してテストのための設備投資
を抑えることができる半導体記憶装置を提供することで
ある。
【００１５】この発明の他の目的は、テストをよりフレ
キシブルに行なうことができる半導体記憶装置を提供す
ることである。
【００１６】この発明のさらに他の目的は、製造後に所
望のパターンでテストを行なうことができる半導体記憶
装置を提供することである。
【００１７】この発明の他の目的は、半導体記憶装置の
入出力の組合せデータのテストを容易に行なえる半導体
記憶装置を提供することである。
【００１８】
【課題を解決するための手段】請求項１に記載の発明に
かかる自己テスト回路内蔵半導体記憶装置は、半導体基
板と、半導体基板上に形成されたメモリセルアレイと、
半導体基板上に設けられ、プログラムを記憶して記憶さ
れたプログラムにしたがってメモリセルアレイのテスト
を行ない、テスト結果を出力するためのテスト回路と、
半導体基板上に設けられ、テスト回路に記憶されるプロ
グラムの内容を書き換えるための書換手段とを含む。
【００１９】書換手段によって所望のテストのためのプ
ログラムを外部からロードしテスト回路に記憶させて実
行させることにより、メモリセルアレイを様々なメモリ
パターンを用いてテストすることができる。
【００２０】請求項２に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項１に記載の発明の構
成に加えて、テスト回路は、半導体基板上に設けられ、
プログラムを記憶するための書換可能な記憶手段と、半
導体基板上に設けられ、テストデータをプログラムにし
たがって発生しメモリセルアレイ中の各メモリセルに書
込むための手段と、メモリセルからデータを読出して救
済テストのために外部のテスト装置に与えるための手段
とを含む。
【００２１】テスト装置から半導体記憶装置に与えるデ
ータはプログラムデータであり、アドレスまたはデータ
を指定するデータは必要がない。プログラムデータをロ
ードするためのピン数は固定されておりアドレスのビッ
ト数などとは関係がない。そのため、記憶装置と半導体
記憶装置との間の信号線を少なく、したがって半導体記
憶装置のピン数を少なくしながら、従来と同レベルまた
はそれ以上のレベルの救済テストを行なうことができ
る。
【００２２】請求項３に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項２に記載の発明の構
成に加えて、テスト回路の動作は、テスト装置の動作ク
ロック信号の周波数を逓倍した逓倍クロック信号に同期
して行なわれ、テスト回路は、逓倍クロック信号に同期
してテスト装置に対して出力されるメモリセルから読み
出されたデータを、逓倍の逓倍数以上の回数だけ繰返し
出力するとともに、テスト装置がデータを所定の順序で
受信することが可能なように、メモリセルからの読出ア
ドレスをスクランブルする。
【００２３】自己テスト回路内蔵半導体記憶装置から、
逓倍クロック信号の逓倍数に対応した回数だけ読出デー
タを出力すると、テスト装置の１クロックサイクル（自
己テスト回路内蔵半導体記憶装置の逓倍数回のクロック
サイクル）につき１つのデータをテスト装置が判定でき
る。したがって自己テスト回路内蔵半導体記憶装置が逓
倍数に対応した回数だけ読出データを出力することで、
テスト装置は全てのデータを判定することができる。こ
のとき、読出アドレスがスクランブルされているので、
テスト装置においてデータを所定の順番で容易に判定で
きる。
【００２４】請求項４に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項１に記載の発明の構
成に加えて、メモリセルアレイへのデータの読出および
書込を制御するための信号、およびテスト回路に格納さ
れるプログラムを含むロードデータを外部から受けるた
めの複数個の制御信号入力端子を有し、制御信号入力端
子の数はテスト回路に格納される各命令のビット数より
も小さく、ロードデータは、その各命令が複数個の制御
信号入力端子の数以下のビット数に分割して複数個の制
御信号入力端子に与えられ、書換手段は、複数個の制御
信号入力端子を介して外部から与えられる、分割された
ロードデータからプログラムの各命令を復元するように
してテスト回路に記憶させるための手段を含む。
【００２５】プログラムの各命令のビット数よりも少な
い入力端子を用いてプログラムをテスト回路にロードで
きるので、自己テスト回路内蔵半導体記憶装置に設けら
れるピン数を削減することができる。
【００２６】請求項５に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項４に記載の発明の構
成に加えて、メモリセルアレイは、複数個の入出力回路
を有し、ロードデータは、テスト回路が実行するプログ
ラムに加えて、メモリセルアレイの複数個の入出力回路
のテストを行なうための入出力組合せデータを含み、自
己テスト回路内蔵半導体記憶装置は、複数個の入出力回
路に対応して設けられ、複数個の入出力回路を経由して
メモリセルアレイに入出力組合せデータに対応したテス
ト用データを書込み、入出力回路を経由してメモリセル
アレイから読み出したデータが正当か否かを判定するた
めの入出力組合せテスト回路を含み、書換手段は、プロ
グラムをテスト回路に記憶させるとともに、入出力の組
合せデータを入出力組合せテスト回路に与える。
【００２７】半導体記憶装置の入出力数が増大するにし
たがって入出力回路におけるデータの相互の干渉が問題
となる。入出力の組合せデータをロードデータとしてロ
ードしテストすることにより、そうした入出力回路のデ
ータの所望の組合せに関して容易にテストを行なうこと
ができる。
【００２８】請求項６に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項５に記載の発明の構
成に加えて、テスト回路は、入出力回路のための１ビッ
トの期待値マスターデータを出力することが可能であ
り、入出力組合せテスト回路は、対応する入出力回路の
ための入出力組合せデータを記憶するための組合せデー
タ記憶手段と、期待値マスターデータと組合せデータ記
憶手段に記憶された入出力組み合わせデータとの論理を
とってメモリセルアレイに書き込むための手段と、メモ
リセルアレイから対応の入出力回路を経由して読み出さ
れたデータと、期待値マスターデータおよび組合せデー
タ記憶手段に記憶された入出力組合せデータとの間で論
理をとることによって得られた値との比較を行なうこと
によって対応の入出力回路の出力が正当か否かを判定す
るための手段を含む。
【００２９】実際にメモリセルアレイに書き込まれるデ
ータは、入出力組合せデータと期待値マスターデータと
の論理によって形成される。任意の入出力組合せデータ
を作成するためにテスト回路から入出力テスト組合せ回
路に与えられるデータとして期待値マスターデータが必
要なだけであるため、テスト回路から入出力テスト組合
せ回路への配線数が削減できる。
【００３０】請求項７に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項４に記載の発明の構
成に加えて、ロードデータは、自己テスト回路内蔵半導
体記憶装置のモードを設定するためのモードデータをさ
らに含み、書換手段はさらに、プログラムをテスト回路
に記憶させるとともに、モードデータにしたがって自己
テスト回路内蔵半導体記憶装置のモードを設定する。
【００３１】半導体記憶装置は、動作のための各種のモ
ードを持つ。こうした各モードでのテストをも行なうた
めに、ロードデータにモードデータを含ませると、デー
タのロード時に半導体記憶装置のモードを任意のモード
に設定することができる。
【００３２】請求項８に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項１に記載の発明の構
成に加えて、テスト回路は、メモリセルアレイの論理ア
ドレスにアドレススクランブルを行なってメモリセルア
レイのテストを行なうための手段を含む。
【００３３】論理アドレスに対してアドレススクランブ
ルをすることにより、実際のメモリセルの物理的配置に
即したメモリセル間のデータ干渉の試験を行なうことが
できる。
【００３４】請求項９に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置は、請求項１に記載の発明の構
成に加えて、テスト回路は、各メモリセルのアドレスに
対して所定の演算を行なうことにより各メモリセルに書
き込まれるべきデータを生成するデータスクランブルを
行なってメモリセルアレイのテストを行なうための手段
を含む。
【００３５】データスクランブルにより任意のテストパ
ターンが生成できるので、セルレベルで所望のテストパ
ターンによるテストを行なうことができる。
【００３６】請求項１０に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１に記載の発明の
構成に加えて、テスト回路は、半導体基板上に設けら
れ、プログラムを記憶するための書換可能な記憶手段
と、プログラムによって制御される、繰り返し動作を含
むアルゴリズムにしたがってメモリセルアレイ中の各メ
モリセルに書き込むべきデータを生成するための手段
と、繰返し動作中でデータを記憶するために使用される
汎用レジスタと、汎用レジスタに繰返し動作中の所定の
タイミングで書き込まれる値を保持するリロードレジス
タと、リロードレジスタに、記憶手段に記憶されたプロ
グラムによって指定された値を書き込むための手段とを
含む。
【００３７】繰返し制御中、通常は汎用レジスタの値は
所定のタイミングで初期値に書き換えられる。ところ
が、こうした汎用レジスタの初期値を任意の値に設定し
ようとすると、汎用レジスタは直接書込が行えなかっ
た。しかしこのようにリロードレジスタを設けそこに値
を書き込んでその値を汎用レジスタの初期値とすること
により、繰返し動作の制御により柔軟性を持たせること
ができる。
【００３８】請求項１１に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１に記載の発明の
構成に加えて、外部からテスト回路による繰返し動作を
制御するための外部信号を受信するための手段をさらに
含み、テスト回路は、外部信号の値を参照してメモリセ
ルアレイに対するテストにおける繰返し動作を制御する
ための手段を含む。
【００３９】長い時間同じ状態を繰返す試験において、
外部信号によってプログラム実行中の繰返し処理を制御
することができる。内部にカウンタなどを持たせる場合
と比較して回路規模の増大が防止でき、回路面積を小さ
くすることができる。
【００４０】請求項１２に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１に記載の発明の
構成に加えて、テスト回路のための命令セットは条件付
ジャンプ命令を含み、テスト回路は、条件付ジャンプ命
令による分岐動作を条件付きジャンプ命令を実行したサ
イクルより後のサイクルで実行する遅延ジャンプを行な
う。
【００４１】遅延ジャンプ命令とすることで、テスト回
路中の命令を記憶する部分の動作を高速化する必要がな
くなる。そのため、記憶装置として特殊なものを用いる
必要がなく、読出のための制御部分を簡略にできる。
【００４２】請求項１３に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１に記載の発明の
構成に加えて、テスト回路は、半導体基板上に設けら
れ、所定周波数のクロック信号で動作する制御回路と、
半導体基板上に設けられ、所定周波数を逓倍した逓倍ク
ロック信号で動作する、プログラムを記憶するための書
換可能な記憶手段と、半導体基板上に設けられ、逓倍ク
ロック信号で動作する、記憶手段に記憶されたプログラ
ムにしたがってテストデータおよびメモリセルアレイの
制御信号を生成するためのパターンジェネレータとを含
む。
【００４３】パターンジェネレータによって逓倍クロッ
ク信号にしたがってメモリセルアレイのテストを行なう
ことができるので、テストを高速化することができる。
【００４４】請求項１４に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１３に記載の発明
の構成に加えて、パターンジェネレータの発生するテス
トデータを外部に出力するための手段をさらに含む。
【００４５】パターンジェネレータの発生するテストデ
ータを外部でモニタすることができ、パターンジェネレ
ータの動作を外部から確認することができる。
【００４６】請求項１５に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置は、請求項１に記載の発明の
構成に加えて、テスト回路は、テストのパスをテスト結
果信号の第１のレベルで、テストのフェイルをテスト結
果信号の第２のレベルで出力し、テスト回路はさらに、
テスト結果を出力するに先立ち、テスト結果信号を第２
のレベルにする。
【００４７】テスト結果信号を、予めフェイルを表す第
２のレベルにしたのちにテスト結果を出力する。そのた
め結果がフェイルであるにもかかわらずパスとして外部
のテスト装置に判定されるおそれは少ななる。
【００４８】
【発明の実施の形態】図１を参照して、この発明の実施
の形態１にかかる自己テスト回路内蔵メモリ２０は、テ
スタ２２入出力ピン４０および入出力線２４、クロック
入力ピン３６およびクロック信号線２６、ならびに４本
の入力ピン３８および入力線２８によってテスタ２２に
接続されている。
【００４９】自己テスト回路内蔵メモリ２０は、いずれ
も同一の半導体基板上に形成された入力バッファ４２
と、内蔵自己テスト（ＢＩＳＴ）回路４６と、メモリセ
ルアレイ３０と、メモリセルアレイ３０の動作を制御す
るためのコントロール回路３４と、メモリセルアレイ３
０および入出力バッファ４８とデータを入出力するとと
もに、自己テストの結果を判定する機能を持つ入出力お
よびＢＩＳＴ書込／判定回路３２と、内蔵自己テスト
（ＢＩＳＴ）回路４６からコマンド／アドレス線６４を
介して与えられるコマンド／アドレスおよび入力バッフ
ァ４２を介して与えられる制御信号のいずれかを自己テ
スト動作時か否かにしたがって選択して出力６６に出力
しコントロール回路３４に与えるためのマルチプレクサ
４４とを含む。
【００５０】内蔵自己テスト（ＢＩＳＴ）回路４６は、
自己テスト動作を制御するためのＢＩＳＴコントローラ
５２と、命令データ１３０を記憶し、ＰＣ線７０上のプ
ログラムカウンタ値によって指定されるアドレスの命令
を命令入力線７２上に出力するための命令ＲＡＭ５０
と、ＰＣ線７０上に次に実行すべき命令のアドレスであ
るプログラムカウンタ値を出力し、それに応答して命令
入力線７２上に現れる命令を実行してメモリセルアレイ
３０のテストのためのテストパターンデータおよびメモ
リセルアレイ３０の制御のためのコマンド／アドレスデ
ータをコマンド／アドレス線６４上に出力するためのＡ
ＬＰＧ５４とを含む。命令ＲＡＭ５０はＳＲＡＭ（Stat
ic Random Access Memory）からなる。自己テスト動作
は、命令ＲＡＭ５０へのプログラムのロード、ＡＬＰＧ
５４の実行、自己テストの結果出力を含む。
【００５１】ＢＩＳＴコントローラ５２の制御は入力線
２８の組合せまたは入力線２８を介して与えられるシリ
アル入力により行なわれる。一旦プログラムデータのロ
ードが開始されるとＢＩＳＴコントローラ５２はプログ
ラムのロードシーケンサとして機能しこの間には他の自
己テスト動作のための外部入力を受け付けない。ＢＩＳ
Ｔコントローラ５２がもとの状態となり各種の自己テス
トのための外部入力を受け付けるようになるのは、プロ
グラムのロードが終了した時点である。プログラムのロ
ードの終了は、ロードされるデータ中に所定のロード終
了命令が発見されたときに行なわれる。
【００５２】図２を参照して、ＡＬＰＧ５４は、次に実
行されるべき命令のアドレスを計算するための演算器９
０と、計算されたアドレスを格納するためのプログラム
カウンタ９２と、繰返し数を計算するための演算器９４
と、繰返し数を格納するためのレジスタ９６と、条件分
岐の際の演算を行なうための演算器１００と、繰り返し
の際のカウンタとして使用される汎用レジスタ１０２
と、汎用レジスタ１０２の初期値を変更する際にその初
期値が格納されるリロードレジスタ９８ととを含む。
【００５３】ＡＬＰＧ５４はさらに、メモリセルアレイ
３０のバンクアドレスを計算するための演算器１０４
と、バンクアドレスを格納するためのレジスタ１０６
と、命令内の第１のオペランドを格納するためのレジス
タ１０８と、命令の内容とレジスタ１０８の内容とにし
たがってＸ方向の論理アドレスを計算するための演算器
１１０と、Ｘ方向の論理アドレスを格納するためのレジ
スタ１１５と、命令の第２オペランドを格納するための
レジスタ１１２と、命令の内容とレジスタ１１２との内
容にしたがってメモリセルアレイ３０のＹ方向の論理ア
ドレスを計算するための演算器１１４と、その出力を格
納するためのレジスタ１１６と、自己テスト回路内蔵メ
モリ２０の内部の物理アドレスを考慮したテストが可能
なように、レジスタ１１５およびレジスタ１１６の出力
するＸ方向およびＹ方向アドレスに対してアドレススク
ランブル（ウェアスクランブルを含む）を行なうための
アドレススクランブラ１１８と、アドレススクランブル
のかけられたアドレスを格納するためのアドレスレジス
タ１２０と、期待値マスターデータの元になるデータを
格納するためのレジスタ１２２と、レジスタ１２２の内
容と、レジスタ１１５およびレジスタ１１６から与えら
れるアドレス信号との間でテストパターンに応じた演算
を行なってテスト用データを生成するためのデータスク
ランブラ１２４と、データスクランブラ１２４の出力を
保持するためのデータレジスタ１２６とを含む。
【００５４】ＡＬＰＧ５４はさらに、命令の内容にした
がってコマンド（ＣＯＭＭＡＮＤ）信号および比較（Ｃ
ＭＰ）信号を出力する機能を有する。
【００５５】演算器１００は条件分岐のためのカウンタ
として使用される汎用レジスタ１０２に格納された値と
命令とによって条件コードを計算し汎用レジスタ１０２
に格納する。演算器１００の値は演算器９０に与えら
れ、後述するようにプログラムカウンタの計算に用いら
れる。なお汎用レジスタ１０２の初期値は固定であり、
通常は所定のカウント後にその初期値に戻る。ただし、
テストパターンによっては、リロードレジスタ９８にそ
の初期値を格納しておくことにより、汎用レジスタ１０
２の初期値はリロードレジスタ９８に格納された値とな
る。
【００５６】演算器９４は、繰返し演算における繰返し
数を計算するためのものであり、繰返し数はレジスタ９
６に格納される。所定のジャンプ条件が成立するとその
条件コード信号が演算器９４から演算器９０に与えられ
る。
【００５７】演算器９０は、ＲＵＮ信号線７４から実行
信号ＲＵＮが与えられることにより動作を開始し、命令
入力線７２から与えられる命令の内容と、外部信号ＥＸ
ＴＭの状態と、演算器１００から与えられる条件コード
と、演算器９４からあたえられる繰返し条件コードと、
プログラムカウンタ９２の値とにしたがって次の命令の
アドレスを計算し出力する。この値はプログラムカウン
タ９２に格納される。
【００５８】アドレススクランブラ１１８は、ＤＲＡＭ
のアドレススクランブルを行なうためのものである。こ
こで「アドレススクランブル」とは次のようなことをい
う。メモリ内の記憶位置はアドレスによって指定される
が、外部から指定される論理アドレスと、メモリ内のそ
の論理アドレスに対応する記憶位置の物理アドレスとは
必ずしも一致しない。たとえばメモリ内の回路のレイア
ウトの制約から、論理的には連続するアドレスが、メモ
リ内では互いに離れた場所に存在することがある。そう
した場合には、外部から与えられるアドレス信号を、メ
モリ内の実際のアドレスに対応したアドレスに変換する
必要がある。それが「アドレススクランブル」である。
このアドレススクランブルで行なわれるアドレス変換
は、設計ごとに、したがって製品ごとに固有である。図
３にアドレススクランブラ１１８で行なわれるアドレス
変換のための論理回路の一例を示す。
【００５９】図３に示す例では、アドレススクランブラ
１１８に入力されるアドレスＸＡ０〜ＸＡ１２のうち、
ＸＡ２とＸＡ４との排他的論理和がとられ、アドレスＡ
＜２＞として出力される。ＸＡ３とＸＡ４との排他的論
理和がとられ、アドレスＡ＜３＞として出力される。
【００６０】データスクランブラ１２４で行なわれるデ
ータスクランブルの例を図４〜図６に示す。データスク
ランブラ１２４は、入力されるアドレス信号のうちの一
部に対して論理演算を行なうことによりテストパターン
データを生成する機能を有する。たとえば図４（Ｂ）に
示すようなビット線ＢＬとビット線／ＢＬ（「／」は反
転を表わし、データを反転した値が印加される。）との
配列を持ち、かつこれらビット線がそれぞれワード線の
うち交互に配置されたものに接続されている配置を考え
る。この場合、アドレス信号の下位２ビットのみに着目
してこのアドレスにより指定されるメモリセルの順番を
考えると、図４（Ｂ）の各セル内に数字で示したとおり
となる。
【００６１】そこで、図４（Ａ）に示されるようにアド
レス信号の下位２ビットＸＡ０とＸＡ１との排他的論理
和をとることにより、図４（Ｂ）に示すように全てのセ
ルにハイの値が格納される。さらにこのデータを反転さ
せれば全てのセルにローの値が格納される。
【００６２】また、図５（Ａ）に示すようにアドレス信
号の１ビットＸＡ１を反転したものをデータ信号とする
と、図５（Ｂ）に示すような「セルチェッカー」と呼ば
れる市松模様のデータ配列が得られる。さらに、図６
（Ａ）に示すようにアドレス信号の１ビットＸＡ０を反
転してデータ信号とすることにより、図６（Ｂ）に示す
ように「セルロウストライプ」と呼ばれるデータ配列が
得られる。
【００６３】データスクランブラ１２４は、こうした各
種の論理演算を行なう論理回路を複数個備えており、デ
ータスクランブルとしてどのような処理を行なうか指定
されることにより、対応する論理回路の出力を選択して
データレジスタ１２６に与える機能を持つ。
【００６４】図７を参照して、テスタ２２から入力線２
８および入力ピン３８を介して入力バッファ４２に与え
られる、内蔵自己テスト（ＢＩＳＴ）回路４６のための
ロードデータの構成内容について説明する。この内蔵自
己テスト（ＢＩＳＴ）回路４６のＡＬＰＧ５４の１ワー
ド（１命令）は３２ビット長である。一方、入力線２８
の信号線は４本しかないので、ロードデータの各ワード
は、一度に４ビットずつ、複数回に分割して自己テスト
回路内蔵メモリ２０に与えられる。
【００６５】図７に示されるように、このロードデータ
は、複数個の命令データ１３０（１３０Ａ〜１３０Ｘ）
と、入出力組合せデータ１３２と、モードデータ１３４
とを含む。これらデータは入力バッファ４２で受け、プ
ログラムロード・ＢＩＳＴ制御線６２を介してＢＩＳＴ
コントローラ５２に与えられる。ＢＩＳＴコントローラ
５２は、これらデータのうち命令データ１３０を命令Ｒ
ＡＭ５０に、他のデータをそれぞれ所定のレジスタに格
納する。なお、この実施の形態の装置では、命令データ
１３０は前述のとおり３２ビットワードが複数個、入出
力組合せデータ１３２が１６ビット、モードデータ１３
４が１２ビットである。
【００６６】モードデータとは、ＤＲＡＭデバイスの動
作モードを指定するデータである。たとえばＳＤＲＡＭ
デバイスであれば図示しないモードレジスタの値、テス
ト容易化のためのテストモードデータ、リセット時にど
のようなモードで起動すべきか、バースト長はいくつ
か、などのデータを含む。
【００６７】図８を参照して、上述のようにしてテスタ
２２から与えられる４ビットずつに分割された命令デー
タは、命令ＲＡＭ５０内に次のように格納される。すな
わち、入力される４ビットずつに分割された命令データ
は、図８において矢印１３８で示した方向にしたがって
順次命令ＲＡＭ５０に格納される。命令ＲＡＭ５０の１
命令長に相当する３２ビットが格納されると、命令アド
レスが１進められ、同じようにデータの格納が行なわれ
る。ＡＬＰＧ５４が実行する命令のアドレスは、矢印１
３６で示される方向に沿ってプログラムカウンタ（Ｐ
Ｃ）の値によって指定される。
【００６８】ＡＬＰＧ５４は、アルゴリズムによってデ
ータパターンを生成する。そのため、プログラムシーケ
ンス中で繰返し動作を行なうために条件分岐動作が生ず
ることがある。この場合の条件分岐動作は条件付ジャン
プ命令で行なわれる。仮にこうした条件付ジャンプ命令
を１クロックサイクルで行なおうとすると、１クロック
サイクルの間に条件を判定し、ジャンプ先のアドレスの
命令を命令ＲＡＭ５０からフェッチする必要がある。こ
の場合、ＡＬＰＧ５４と命令ＲＡＭ５０との間のインタ
ーフェースが複雑になるとともに、高速動作が求められ
るために回路設計が困難となる。そこでこの実施の形態
の装置では、図９のプログラムリスト中、ＰＣ＝１５で
示されるジャンプ命令「ＪＭＰ」で示されるように、ジ
ャンプ動作を条件判定の次のプログラムステップで行な
うディレイドジャンプ処理を採用した。
【００６９】図９においては、ＰＣ＝１５のジャンプ命
令ではレジスタＣＸ＝０ならＰＣ＝１７に進み、それ以
外ならＰＣ＝ラベルＫ２のアドレス（＝１０）に進むべ
きことが示されている。この場合、図１１に示されるよ
うにＰＣ＝１６ではじめてジャンプ先のアドレス（１
０）を出力している。したがって図１０に示されるよう
に条件ジャンプ命令の実行が行なわれたクロックサイク
ル（ＰＣ＝１５）から１クロックサイクル遅れたサイク
ル（ＰＣ＝１６）ではじめてＰＣ＝１０へのジャンプが
実行される。
【００７０】このようなディレイドジャンプ処理を採用
することにより、命令ＲＡＭ５０からの命令フェッチを
高速で行なう必要がないため、回路構成が簡単になり自
己テスト回路内蔵メモリ２０の実現が容易になるという
効果を奏する。
【００７１】さらに、図２に示す演算器９０は、図１２
に示すように、外部信号ＥＸＴＭを受け、この信号ＥＸ
ＴＭによって条件付きジャンプ命令の制御を行なうマッ
チ機能を有する。この命令の一例を図９のＰＣ＝１９に
示す。図９に示されるようにこの命令「ＪＭＰ」には条
件として「ＥＸＴＭ」が指定されている。この場合演算
器９０は外部信号ＥＸＴＭの値によってジャンプ先を制
御する。したがって、繰返しを外部からこの信号ＥＸＴ
Ｍによって制御することが可能となる。またこのように
外部信号ＥＸＴＭによってプログラムの実行時の繰返し
制御を行なう場合、回路内にその信号に相当するデータ
を保持するためのレジスタを設ける必要がない。そのた
め、こうした機能を設けることによりペナルティを小さ
くすることができる。
【００７２】次に図１３を参照して、内蔵自己テスト
（ＢＩＳＴ）回路４６の各機能ブロック（命令ＲＡＭ５
０、ＢＩＳＴコントローラ５２およびＡＬＰＧ５４）に
供給されるクロック信号の関係について説明する。図１
３に示すように、ＢＩＳＴコントローラ５２には内部ク
ロック信号１４０が供給され、命令ＲＡＭ５０およびＡ
ＬＰＧ５４には内部逓倍クロック信号１４２が供給され
る。内部逓倍クロック信号１４２は内部クロック信号１
４０と位相が等しく、周波数が内部クロック信号１４０
と等しいか、整数倍に逓倍された信号である。内部逓倍
クロック信号１４２は、内部クロック信号１４０をたと
えば自己テスト回路内蔵メモリ２０内のＰＬＬ（Ｐｈａ
ｓｅ Ｌｏｃｋ Ｌｏｏｐ。図示せず。）を用いて周波
数を逓倍することにより生成される。
【００７３】このように内部逓倍クロック信号１４２を
用いることで、テスタ２２から供給されるクロック信号
が低速であったとしても内蔵自己テスト（ＢＩＳＴ）回
路４６ではテストを高速に実行することができる。
【００７４】図１４を参照して、入出力およびＢＩＳＴ
書込／判定回路３２は入出力の数に対応した複数個の入
出力回路１６０を含む。
【００７５】各入出力回路１６０は、図７に示した入出
力組合せデータ１３２を格納するための入出力組合せデ
ータレジスタ１７２と、ＡＬＰＧ５４によって生成され
ＥＸＰＤＭ信号線７８を介して与えられた期待値データ
のマスター信号と入出力組合せデータレジスタ１７２と
の間である論理演算を行なってメモリセルアレイ３０の
入出力回路に書込むための書込ドライバ１７０と、ＡＬ
ＰＧ５４からＣＭＰ信号線７６を介して与えられる判定
制御信号によって、書込時同様ＡＬＰＧ５４によって生
成されＥＸＰＤＭ信号線７８を介して与えられた期待値
データのマスター信号と入出力組合せデータレジスタ１
７２との論理演算を行なった判定期待値に対して、メモ
リセルアレイ３０の入出力回路からの出力と比較して出
力値が正当か否かを判定するための判定回路１７４とを
含む。
【００７６】この構成により、入出力およびＢＩＳＴ書
込／判定回路３２は、ＡＬＰＧ５４からＥＸＰＤＭ信号
線７８およびＣＭＰ信号線７６の２本の信号線で制御可
能となる。この数は、入出力回路１６０の数、すなわち
メモリセルアレイ３０からの入出力数がいくら増大して
も同じである。
【００７７】各入出力回路１６０の判定回路１７４で判
定された結果は、ワイヤードＲＯＭにより１ビットのパ
ス／フェイル結果にまとめられ（図示せず）、判定結果
の出力命令にしたがい入出力バッファ４８を介して出力
される。
【００７８】図１５を参照して、入出力ピン４０からテ
スタ２２に出力される１ビットにまとめられたパス／フ
ェイル結果の出力について説明する。テスタ２２として
安価なものを用いた場合、判定信号のレベルを検出する
際に、１レベル（判定のためのしきい値）が上下の二つ
ではなく一つしかないものがある。かつ、テスト時にテ
スト対象のデバイスを装着するＤＵＴ（Ｄｅｖｉｃｅ
Ｕｎｄｅｒ Ｔｅｓｔ）ボード（パフォーマンスボー
ド）で判定結果を出力するピンに負荷が付けられていな
い場合、正しく判定結果（パス／フェイル）を読み取る
ことができないおそれがある。
【００７９】そこで、この実施の形態１の装置では、判
定結果の出力の際には、図１５に示すように必ずまずフ
ェイル状態（ローレベルの信号）の信号を出力してから
自己テストの判定結果（パス／フェイル）を出力するよ
うにしている。こうすることによって、たとえば前の判
定結果がパス（ハイ）であった場合に、かならず判定結
果を出力する信号線上の電荷が一旦引き抜かれ、確実に
ローレベルとなる。したがって、次の判定結果がフェイ
ル（ロー）であるときに、前の判定結果の電荷が残留し
ているために誤ってハイレベル（パス）と判定されてし
まうおそれが小さい。したがって、判定スレッショルド
として１レベルしか設定できないような安価なテスタを
用いても信頼性高くテストを行なうことができる。
【００８０】また、この実施の形態１の装置では、図１
５に示すように判定結果の信号（パス／フェイル）を複
数クロックサイクルの間出力するようにしている。こう
することにより、パス／フェイル信号が出力されている
間は、テスタ２２は任意の時点で判定信号を読み取るこ
とができる。
【００８１】この実施の形態１の装置では、テストのた
めに必要なピン数は全部で６本である（入力線２８が４
本、クロック信号線２６が１本、入出力線２４が１
本）。図２１に示す従来例では縮退をしても必要なピン
数は２４本であったのと比較して、テストに必要なピン
数は大きく減少している。
【００８２】以上の実施の形態１の装置の概略の動作に
ついて説明する。通常動作時には、マルチプレクサ４４
はその出力６６に入力バッファ４２から与えられる制御
信号を出力し、これら信号はコントロール回路３４に与
えられる。一方、書込時には入出力ピン４０を介して外
部回路から与えられたデータは入出力バッファ４８を経
由して入出力およびＢＩＳＴ書込／判定回路３２に与え
られ、メモリセルアレイ３０の指定されたアドレスに書
き込まれる。読出時には、逆にメモリセルアレイ３０か
ら読み出されたデータは入出力バッファ４８およ入出力
ピン４０を介して外部に与えられる。したがって通常時
には自己テスト回路内蔵メモリ２０は通常のメモリとし
て動作する。
【００８３】テスト時には、まず入力線２８を介してテ
スタ２２からＡＬＰＧ５４のためのプログラムなどのロ
ードデータ（図７参照）が４ビットずつ自己テスト回路
内蔵メモリ２０に与えられる。入力バッファ４２はこの
データをプログラムロード・ＢＩＳＴ制御線６２を介し
て内蔵自己テスト（ＢＩＳＴ）回路４６に与える。内蔵
自己テスト（ＢＩＳＴ）回路４６は、与えられたデータ
のうち命令データ１３０を命令ＲＡＭ５０に、入出力組
合せデータ１３２を入出力組合せデータ線８０を介して
入出力およびＢＩＳＴ書込／判定回路３２に与え、入出
力およびＢＩＳＴ書込／判定回路３２内の入出力組合せ
データレジスタ１７２に格納し、モードデータ１３４は
モードデータ線６８を介してコントロール回路内の各モ
ードを制御するモードレジスタ（図示せず）に格納す
る。命令ＲＡＭ５０における命令データ１３０の格納径
形式については図８に示したとおりである。このプログ
ラムデータのロードのシーケンスはＢＩＳＴコントロー
ラ５２によって制御され、この間ＢＩＳＴコントローラ
５２は外部入力を受け付けない。ロードデータ中に所定
のロード終了命令が発見されるとＢＩＳＴコントローラ
５２はロード作業を終了し、外部入力を受け付けるよう
になる。必要なデータのロードが全て完了すると内蔵自
己テスト（ＢＩＳＴ）回路４６によるテストが可能とな
る。
【００８４】ＲＵＮ信号線７４上の実行信号ＲＵＮに応
答して、テストが開始されると、ＡＬＰＧ５４はクロッ
ク信号に同期してプログラムカウンタ９２の値をＰＣ線
７０上に出力する。命令ＲＡＭ５０はこのアドレスに格
納されている命令を命令入力線７２上に出力する。
【００８５】ＡＬＰＧ５４は、こうしてフェッチされた
命令にしたがって、処理を行なう。ＡＬＰＧ５４から出
力されたコマンド／アドレスはマルチプレクサ４４に与
えられ、マルチプレクサ４４はこれらコマンド／アドレ
スをコントロール回路３４に与え通常と同様の書込動作
が行なわれる。読出しについても同様にコマンド／アド
レスがコントロール回路３４に与えられメモリセルアレ
イ３０からデータが読出され、入出力およびＢＩＳＴ書
込／判定回路３２に与えられる。ＡＬＰＧ５４は、入出
力およびＢＩＳＴ書込／判定回路３２に対してＥＸＰＤ
Ｍ信号線７８を介して期待値のマスターデータＥＸＰＤ
Ｍを、ＣＭＰ信号線７６を介して判定制御信号ＣＭＰ
を、それぞれ与える。入出力およびＢＩＳＴ書込／判定
回路３２は、こうして与えられたデータに基づいてメモ
リセルアレイ３０のパス／フェイルの判定を行なう。
【００８６】一方、入出力組合せのテストでは、予め入
出力組合せデータレジスタ１７２に格納されていた組合
せデータとＥＸＰＤＭ信号線７８上の期待値マスターデ
ータＥＸＰＤＭとの間で所定の論理演算が行なわれメモ
リセルアレイ３０に与えられる。一方メモリセルアレイ
３０から読み出された値は、期待値マスターデータＥＸ
ＰＤＭと入出力組合せデータレジスタ１７２に格納され
た組合せデータとの間で行なわれる上記論理演算の結果
と比較され、両者が一致するか否かが判定回路１７４に
よって判定される。
【００８７】このようにしてメモリセルアレイ３０に対
する各種テストパターンと入出力組合せデータとによっ
て行なわれた結果、パス／フェイルの判定が行なわれ
る。テスタ２２からＢＩＳＴコントローラ５２に対して
判定結果の出力命令を与えることにより、ＢＩＳＴコン
トローラ５２は判定結果の出力のための制御を行なう。
判定結果は、入出力およびＢＩＳＴ書込／判定回路３２
から、入出力バッファ４８、入出力ピン４０および入出
力線２４を介してテスタ２２に与えられる。
【００８８】テスタ２２は、この結果を見ることにより
自己テスト回路内蔵メモリ２０のパス／フェイルに関す
る自己テストの結果を知ることができる。このとき、図
１５を参照して説明したように、自己テスト回路内蔵メ
モリ２０は一旦その出力をローレベルとし、その後にパ
ス／フェイルの判定結果を出力する。そのため、判定結
果信号のレベルがその前のテストの結果により左右され
ることがなく、判定結果信号のレベルを判定するしきい
値が一つしか設定できないＡＴＥであっても正しく判定
することができる。またパス／フェイル信号の出力は複
数サイクルの間連続して行なわれるので、テスタ２２は
その間の任意の時点で自己テストの結果を判定すること
ができる。
【００８９】次に、図１６を参照して本発明の実施の形
態２にかかる自己テスト回路内蔵半導体記憶装置につい
て説明する。この実施の形態の自己テスト回路内蔵メモ
リ１８０は、救済テストを容易に行えるようにするため
のものである。一般に、救済テストでは不良アドレスを
検知し記憶しておきどの不良メモリセルをどの冗長メモ
リセルと置き換えればよいかを判断する必要がある。そ
のため、通常、ＡＴＥにはファイルメモリと呼ばれる、
各アドレスごとに判定結果を記憶しておくメモリがが搭
載されている。上に述べた実施の形態１の装置は、自己
テスト回路内蔵メモリ２０のパス／フェイルのみが出力
されるので、救済テストには対応できない。この実施の
形態２の装置は、そうした救済テストを可能とするもの
である。
【００９０】図１６を参照して、この自己テスト回路内
蔵メモリ１８０が実施の形態１の自己テスト回路内蔵メ
モリ２０と異なるのは、メモリセルアレイ３０に書き込
まれたテストデータが、入出力およびＢＩＳＴ書込／判
定回路１９０、入出力バッファ４８および入出力ピン４
０を介して上記したファイルメモリを装備したテスタ１
８２に与えられる点である。図１６において、図１と同
じ部品には同じ参照番号を付してある。それらの名称お
よび機能も同一である。したがってここではそれらにつ
いての詳細な説明は繰返さない。
【００９１】この自己テスト回路内蔵メモリ１８０で
は、実施の形態１に示された自己テスト回路内蔵メモリ
２０と同様、テストパターンを生成するプログラムをテ
スタ１８２から命令ＲＡＭ５０にロードし、ＡＬＰＧ５
４によってコマンド、アドレスおよび書込データを発生
してメモリセルアレイ３０にテストデータを書き込む。
さらに読出時には、書込時と同様にコマンドおよびアド
レスをＡＬＰＧ５４で発生し、マルチプレクサ４４を介
して出力６６からコントロール回路３４に与えることで
メモリセルアレイ３０から対応するデータが読み出され
る。このデータは入出力およびＢＩＳＴ書込／判定回路
１９０、入出力バッファ４８、入出力ピン４０および入
出力線２４を介して通常のメモリの読出と同様にテスタ
１８２に与える。
【００９２】この構成により、テスタ１８２では、従来
と同様にして自己テスト回路内蔵メモリ１８０のパス／
フェイルの判定と救済解析とを行なうことができる。な
お、ＤＲＡＭデバイスでは、救済テスト時にはロウアド
レス、コラムアドレスが縮退されるので、入出力の必要
数は少なくなる。たとえば１６Ｉ／Ｏのデバイスでは、
Ｉ／Ｏの縮退により４Ｉ／Ｏで救済テストが可能であ
る。
【００９３】この実施の形態２の装置でも、比較的安価
なＡＴＥを用いてテストを行なうことができる。またＡ
ＬＰＧ５４によって、命令ＲＡＭ５０に格納されたプロ
グラムにしたがってテストパターンを生成でき、かつ命
令ＲＡＭ５０に格納されるプログラムはテスタ１８２か
ら入力線２８、入力ピン３８を介して自己テスト回路内
蔵メモリ１８０に与えることができるので、製品の製造
開始後にも必要なテストパターンでのテストを行なうこ
とが容易にでき、テストをフレキシブルに行なうことが
可能となる。
【００９４】さらに、この実施の形態２の装置では、テ
ストのために必要なピン数は全部で９本である（入力線
２８が４本、クロック信号線２６が１本、入出力線２４
が縮退により４本）。図２１に示す従来例では縮退をし
ても必要なピン数は２４本であったのと比較して、テス
トに必要なピン数は大きく減少している。
【００９５】また、上の説明ではメモリセルアレイ３０
からの読出データを入出力およびＢＩＳＴ書込／判定回
路１９０ならびに入出力バッファ４８を介してテスタ１
８２に出力するとしていたが、これと同様にしてＡＬＰ
Ｇ５４の発生したＥＸＰＤＭ信号線７８上の期待値マス
ターデータＥＸＰＤＭを入出力およびＢＩＳＴ書込／判
定回路１９０ならびに入出力バッファ４８を介してテス
タ１８２に出力することも可能である。この場合には、
ＡＬＰＧ５４が発生したデータをテスタ１８２がモニタ
でき、テストの信頼性をあげるとともに、効率化を図る
ことができる。
【００９６】さて、この実施の形態２の装置で、内部の
動作クロック信号として逓倍クロック信号を用いた場
合、入出力ピン４０から出力されるデータはこの内部逓
倍クロック信号によって定まるタイミングで出力される
一方、テスタ１８２は逓倍される前のクロック信号で動
作することになる。そのために、テスタ１８２がテスト
結果を読出す際には、通常のタイミングでの読出は行え
ない。たとえば、図１７の上に示されるようにテスタ１
８２が動作するクロック信号は２０ＭＨｚであるのに対
し、自己テスト回路内蔵メモリ１８０内部の逓倍クロッ
ク信号は８０ＭＨｚである。
【００９７】ＡＬＰＧ５４からメモリセルアレイ３０へ
のデータの書込は内部逓倍クロック信号にしたがって実
行され、テスタ１８２が関係することはないので、処理
は高速に行える。
【００９８】一方、読出データをテスタ１８２が受ける
際には、テスタ１８２は自己の動作タイミングを定めて
いるクロック信号の１周期に一回、ストローブ信号を出
力し、このストローブ信号により定まるタイミングでデ
ータの判定を行なうことができる。しかしこのストロー
ブ信号が出力されるタイミングは、自己テスト回路内蔵
メモリ１８０内部での動作タイミングを決めるクロック
信号よりずっと低い周波数を有する。そこで、テスタ１
８２から見て入出力ピン４０にあたかもテスタ１８２の
クロック信号と同じ周波数で読出データが現れるかのよ
うに見せるために工夫が必要となる。
【００９９】そこでこの実施の形態２では、通常のＡＴ
Ｅがストローブ信号のタイミングを１サイクル内で移動
できることを利用する。つまり、テスタ１８２の動作ク
ロック信号の１サイクルの間に自己テスト回路内蔵メモ
リ１８０からは４回データが出力されてくるが、１サイ
クルにはこのうち一つのデータの判定しか行なわない。
そして、４サイクルをかけて、ストローブ信号のタイミ
ングを１／４サイクルずつずらしてデータを判定するこ
とにより４つの出力データの全てを判定する。
【０１００】実際には、図１８および図１９に示すよう
に、コラム優先アドレスインクリメントで書込を行なう
場合にせよ、ロウ優先アドレスインクリメントで書込を
行なう場合にせよ、バースト長との関連で、読出のシー
ケンスを変える必要が有る。そこで、読出時のみアドレ
ススクランブルをかけるようにする。
【０１０１】図１８に示す例では、ＡＬＰＧ５４の出力
するＹ方向アドレスのＹＡ０〜ＹＡ２の間でアドレスス
クランブルをかけてＤＵＴのコラムアドレスＣＡ０〜Ｃ
Ａ２とする。こうすることにより、テスタ１８２の８サ
イクルの間に読出データＤ０、Ｄ２、Ｄ４、Ｄ６、Ｄ
１、Ｄ３、Ｄ５およびＤ７というシーケンスが都合４回
現れる。最初の２サイクルでは読出ストローブを最初の
１／４サイクルの間に置くことでＤ０、Ｄ１を読むこと
ができる。次の２サイクルでは読出ストローブを１／４
サイクルだけ後ろにずらすことによりＤ２、Ｄ３の読出
が行える。以下同様にストローブをずらすことで、３番
目のサイクルではＤ４およびＤ５、４番目のサイクルで
はＤ６およびＤ７が、それぞれ判定できる。
【０１０２】図１９に示す例ではＡＬＰＧ５４の出力す
るＸ方向アドレスＸＡ０、Ｙ方向アドレスＹＡ０、ＹＡ
１の間でスクランブルをかけてＤＵＴのロウアドレスＲ
Ａ０、コラムアドレスＣＡ０、ＣＡ１とする。これによ
り、図１８の場合と同様にテスタ１８２の８サイクルの
間に８つのデータの全てが読みだせる。
【０１０３】こうした処理によって、自己テスト回路内
蔵メモリ１８０内部では逓倍クロック信号にしたがって
テストが高速に行えるので、メモリセルアレイ３０を製
品動作周波数相当で救済テストできるとともにテスト時
間を短縮することが可能になる。一方で、テスタ１８２
に対してはテスタ１８２の動作する低速クロック信号で
データの出力が行える。また、アドレススクランブル機
能により、テストで読み取るデータの順番も、判定に都
合良い順番となっている。
【０１０４】したがって、従来よりも高速に半導体記憶
装置の救済テストを行なうことが可能になる。
【０１０５】図２０に、実施の形態３にかかる自己テス
ト回路内蔵メモリ２００のブロック図を示す。この自己
テスト回路内蔵メモリ２００は、図１に示す自己テスト
回路内蔵メモリ２０とほぼ同様であるが、入出力および
ＢＩＳＴ書込／判定回路３２にかえて、ＡＬＰＧ５４の
発生データ（ＥＸＰＤＭ）をテスタ２２にそのまま出力
する機能を有する入出力およびＢＩＳＴ書込／判定回路
２１０を有する点が異なる。
【０１０６】このようにＡＬＰＧ５４の発生データ（Ｅ
ＸＰＤＭ）を外部に出力することにより、実施の形態１
の効果に加えてさらに、外部から自己テスト回路内蔵メ
モリ２００の動作を確認することができるという効果を
奏する。
【０１０７】
【発明の効果】以上のように請求項１に記載の発明にか
かる自己テスト回路内蔵半導体記憶装置によれば、プロ
グラムを外部からロードしテスト回路に記憶させて実行
させることにより、メモリセルアレイを様々なメモリパ
ターンを用いてテストすることができる。その結果、半
導体記憶装置の製造後でも所望のパターンにしたがった
テストが可能になり、テストをより柔軟に行なうことが
できる。
【０１０８】請求項２に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項１に記載の発
明の効果に加えて、記憶装置と半導体記憶装置との間の
信号線を少なく、したがって半導体記憶装置のピン数を
少なくしながら、従来と同レベルまたはそれ以上のレベ
ルの救済テストを行なうことができる。
【０１０９】請求項３に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項２に記載の発
明の効果に加えて、自己テスト回路内蔵半導体記憶装置
が逓倍クロック信号によって高速で動作できる。かつ、
自己テスト回路内蔵半導体記憶装置が逓倍数に対応した
回数だけ読出データを出力し、その際に読出スクランブ
ルを行なうことで、テスト装置が全てのデータを正しい
順番で容易な処理で判定することができる。
【０１１０】請求項４に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項１に記載の発
明の効果に加えて、自己テスト回路内蔵半導体記憶装置
に設けられるピン数を削減することができ、チップの微
細化を阻害するおそれは少ない。
【０１１１】請求項５に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項４に記載の発
明の効果に加えて、入出力の組合せデータをロードデー
タとしてロードしテストすることにより、入出力回路の
データの所望の組合せに関して容易にテストを行なうこ
とができる。
【０１１２】請求項６に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項５に記載の発
明の効果に加えて、任意の入出力組合せデータを作成す
るためにテスト回路から入出力テスト組合せ回路に与え
られるデータとして期待値マスターデータが必要なだけ
であるため、テスト回路から入出力テスト組合せ回路へ
の配線数が削減できる。回路規模の増大を防止すること
ができる。
【０１１３】請求項７に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項４に記載の発
明の効果に加えて、データのロード時に半導体記憶装置
のモードを任意のモードに設定することができる。
【０１１４】請求項８に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項１に記載の発
明の効果に加えて、実際のメモリセルの物理的配置に即
したメモリセル間のデータ干渉の試験を行なうことがで
き、適切なメモリテストを行なうことができる。
【０１１５】請求項９に記載の発明にかかる自己テスト
回路内蔵半導体記憶装置によれば、請求項１に記載の発
明の効果に加えて、セルレベルで所望のテストパターン
によるテストを行なうことができる。
【０１１６】請求項１０に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１に記載の
発明の効果に加えて、繰返し動作の制御により柔軟性を
持たせることができる。
【０１１７】請求項１１に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１に記載の
発明の効果に加えて、外部信号によってプログラム実行
中の繰返し処理を制御することができる。内部にカウン
タなどを持たせる場合と比較して回路規模の増大が防止
でき、回路面積を小さくすることができる。
【０１１８】請求項１２に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１に記載の
発明の効果に加えて、プログラムを記憶するための記憶
装置として特殊なものを用いる必要がなく、読出のため
の制御部分を簡略にでき、結果として自己テスト回路内
蔵半導体記憶装置のコスト及びテストコストの増大を防
止できる。
【０１１９】請求項１３に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１に記載の
発明の効果に加えて、パターンジェネレータによって逓
倍クロック信号にしたがってメモリセルアレイのテスト
を行なうことができるので、テストを高速化することが
でき、半導体記憶装置の製品動作周波数相当で救済テス
トができるとともにテストコストも下げることができ
る。
【０１２０】請求項１４に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１３に記載
の発明の効果に加えて、パターンジェネレータの発生す
るテストデータを外部でモニタすることができ、パター
ンジェネレータの動作を外部から確認することができ、
テストの信頼性を上げることができる。
【０１２１】請求項１５に記載の発明にかかる自己テス
ト回路内蔵半導体記憶装置によれば、請求項１に記載の
発明の効果に加えて、結果がフェイルであるにもかかわ
らずパスとして外部のテスト装置に判定されるおそれは
少なくなり、テストの信頼性を上げることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる自己テスト
回路内蔵メモリ２０のブロック図である。
【図２】 この発明の実施の形態１のＡＬＰＧ５４のブ
ロック図である。
【図３】 この発明の実施の形態１のアドレススクラン
ブル機能を説明するための図である。
【図４】 この発明の実施の形態１のデータスクランブ
ル機能を説明するための図である。
【図５】 この発明の実施の形態１のデータスクランブ
ル機能を説明するための図である。
【図６】 この発明の実施の形態１のデータスクランブ
ル機能を説明するための図である。
【図７】 ＡＬＰＧに入力される命令データの構成の模
式図である。
【図８】 命令ＲＡＭに格納される命令データの構成を
示す図である。
【図９】 実施の形態１の条件ジャンプ命令における遅
延ジャンプを説明するための、プログラムを示す図であ
る。
【図１０】 実施の形態１の条件ジャンプ命令における
遅延ジャンプを説明するための、プログラムカウンタの
値と命令アドレスの移動との関係を示す図である。
【図１１】 実施の形態１の条件ジャンプ命令における
遅延ジャンプ時のタイミングを示す波形図である。
【図１２】 実施の形態１で採用した外部信号によるマ
ッチ機能を説明するための図である。
【図１３】 実施の形態１の内蔵自己テスト（ＢＩＳ
Ｔ）回路４６の各ブロックに供給されるクロック信号の
関係を模式的に示す図である。
【図１４】 実施の形態１における入出力およびＢＩＳ
Ｔ書込／判定回路３２の構成を示すブロック図である。
【図１５】 実施の形態１における判定出力波形を示す
タイミングチャートである。
【図１６】 実施の形態２にかかる自己テスト回路内蔵
メモリ１８０のブロック図である。
【図１７】 実施の形態２における内部クロック信号と
内部逓倍クロック信号との関係を示す波形図である。
【図１８】 実施の形態２において、コラム優先時のテ
スト結果の読出タイミングを示すタイミングチャートで
ある。
【図１９】 実施の形態２において、ロウ優先時のテス
ト結果の読出タイミングを示すタイミングチャートであ
る。
【図２０】 実施の形態３にかかる自己テスト回路内蔵
メモリ２００のブロック図である。
【図２１】 従来のメモリの構成を示すブロック図であ
る。
【符号の説明】
２０，１８０，２００ 自己テスト回路内蔵メモリ、２
２，１８２ テスタ、３０ メモリセルアレイ、３２，
１９０，２１０ 入出力およびＢＩＳＴ書込／判定回
路、３４ コントロール回路、４６ ＢＩＳＴ回路、５
０ 命令ＲＡＭ、５２ ＢＩＳＴコントローラ、５４
ＡＬＰＧ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ａ ９Ａ００１ (72)発明者 杉浦 和史 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 中島 雅美 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AE12 AG07 AK19 4M106 AA01 AB07 AC09 BA01 CA26 5B024 AA07 AA09 AA15 BA29 CA07 EA01 EA03 5B048 AA19 AA20 CC02 DD05 DD07 DD10 5L106 AA01 DD03 DD22 DD25 GG07 9A001 BB03 BB05 FZ01 HH34 KK37 LL02 LL06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成されたメモリセルアレイと、 前記半導体基板上に設けられ、プログラムを記憶して記
    憶されたプログラムにしたがって前記メモリセルアレイ
    のテストを行ない、テスト結果を出力するためのテスト
    回路と、 前記半導体基板上に設けられ、前記テスト回路に記憶さ
    れるプログラムの内容を書き換えるための書換手段とを
    含む、自己テスト回路内蔵半導体記憶装置。
  2. 【請求項２】 前記テスト回路は、 前記半導体基板上に設けられ、前記プログラムを記憶す
    るための書換可能な記憶手段と、 前記半導体基板上に設けられ、テストデータを前記プロ
    グラムにしたがって発生し前記メモリセルアレイ中の各
    メモリセルに書込むための手段と、 前記メモリセルからデータを読出して救済テストのため
    に外部のテスト装置に与えるための手段とを含む、請求
    項１に記載の自己テスト回路内蔵半導体記憶装置。
  3. 【請求項３】 前記テスト回路の動作は、前記テスト装
    置の動作クロック信号の周波数を逓倍した逓倍クロック
    信号に同期して行なわれ、 前記テスト回路は、前記逓倍クロック信号に同期して前
    記テスト装置に対して出力される前記メモリセルから読
    み出されたデータを、前記逓倍の逓倍数以上の回数だけ
    繰返し出力するとともに、前記テスト装置がデータを所
    定の順序で受信することが可能なように、前記メモリセ
    ルからの読出アドレスをスクランブルする、請求項２に
    記載の自己テスト回路内蔵半導体記憶装置。
  4. 【請求項４】 前記自己テスト回路内蔵半導体記憶装置
    は、前記メモリセルアレイへのデータの読出および書込
    を制御するための信号、および前記テスト回路に格納さ
    れるプログラムを含むロードデータを外部から受けるた
    めの複数個の制御信号入力端子を有し、 前記制御信号入力端子の数は前記テスト回路に格納され
    る各命令のビット数よりも小さく、 前記ロードデータは、その各命令が前記複数個の制御信
    号入力端子の数以下のビット数に分割して前記複数個の
    制御信号入力端子に与えられ、 前記書換手段は、前記複数個の制御信号入力端子を介し
    て外部から与えられる、分割された前記ロードデータか
    ら前記プログラムの各命令を復元するようにして前記テ
    スト回路に記憶させるための手段を含む、請求項１に記
    載の自己テスト回路内蔵半導体記憶装置。
  5. 【請求項５】 前記メモリセルアレイは、複数個の入出
    力回路を有し、 前記ロードデータは、 前記テスト回路が実行する前記プログラムに加えて、前
    記メモリセルアレイの前記複数個の入出力回路のテスト
    を行なうための入出力組合せデータを含み、 前記自己テスト回路内蔵半導体記憶装置は、 前記複数個の入出力回路に対応して設けられ、前記複数
    個の入出力回路を経由して前記メモリセルアレイに前記
    入出力組合せデータに対応したテスト用データを書込
    み、前記入出力回路を経由して前記メモリセルアレイか
    ら読み出したデータが正当か否かを判定するための入出
    力組合せテスト回路を含み、 前記書換手段は、前記プログラムを前記テスト回路に記
    憶させるとともに、前記入出力の組合せデータを前記入
    出力組合せテスト回路に与える、請求項４に記載の自己
    テスト回路内蔵半導体記憶装置。
  6. 【請求項６】 前記テスト回路は、前記入出力回路のた
    めの１ビットの期待値マスターデータを出力することが
    可能であり、 前記入出力組合せテスト回路は、 対応する入出力回路のための入出力組合せデータを記憶
    するための組合せデータ記憶手段と、 前記期待値マスターデータと前記組合せデータ記憶手段
    に記憶された入出力組み合わせデータとの論理をとって
    前記メモリセルアレイに書き込むための手段と、 前記メモリセルアレイから対応の前記入出力回路を経由
    して読み出されたデータと、前記期待値マスターデータ
    および前記組合せデータ記憶手段に記憶された入出力組
    合せデータとの間で前記論理をとることによって得られ
    た値との比較を行なうことによって対応の入出力回路の
    出力が正当か否かを判定するための手段を含む、請求項
    ５に記載の自己テスト回路内蔵半導体記憶装置。
  7. 【請求項７】 前記ロードデータは、前記自己テスト回
    路内蔵半導体記憶装置のモードを設定するためのモード
    データをさらに含み、 前記書換手段はさらに、前記プログラムを前記テスト回
    路に記憶させるとともに、前記モードデータにしたがっ
    て前記自己テスト回路内蔵半導体記憶装置のモードを設
    定する、請求項４に記載の自己テスト回路内蔵半導体記
    憶装置。
  8. 【請求項８】 前記テスト回路は、前記メモリセルアレ
    イの論理アドレスに、アドレススクランブルを行なって
    前記メモリセルアレイのテストを行なうための手段を含
    む、請求項１に記載の自己テスト回路内蔵半導体記憶装
    置。
  9. 【請求項９】 前記テスト回路は、各メモリセルのアド
    レスに対して所定の演算を行なうことにより各メモリセ
    ルに書き込まれるべきデータを生成するデータスクラン
    ブルを行なって前記メモリセルアレイのテストを行なう
    ための手段を含む、請求項１に記載の自己テスト回路内
    蔵半導体記憶装置。
  10. 【請求項１０】 前記テスト回路は、 前記半導体基板上に設けられ、前記プログラムを記憶す
    るための書換可能な記憶手段と、 前記プログラムによって制御される、繰り返し動作を含
    むアルゴリズムにしたがって前記メモリセルアレイ中の
    各メモリセルに書き込むべきデータを生成するための手
    段と、 前記繰返し動作中でデータを記憶するために使用される
    汎用レジスタと、 前記汎用レジスタに前記繰返し動作中の所定のタイミン
    グで書き込まれる値を保持するリロードレジスタと、 前記リロードレジスタに、前記記憶手段に記憶されたプ
    ログラムによって指定された値を書き込むための手段と
    を含む、請求項１に記載の自己テスト回路内蔵半導体記
    憶装置。
  11. 【請求項１１】 外部から前記テスト回路による繰返し
    動作を制御するための外部信号を受信するための手段を
    さらに含み、 前記テスト回路は、前記外部信号の値を参照して前記メ
    モリセルアレイに対するテストにおける繰返し動作を制
    御するための手段を含む、請求項１に記載の自己テスト
    回路内蔵半導体記憶装置。
  12. 【請求項１２】 前記テスト回路のための命令セットは
    条件付ジャンプ命令を含み、 前記テスト回路は、前記条件付ジャンプ命令による分岐
    動作を前記条件付きジャンプ命令を実行したサイクルよ
    り後のサイクルで実行する遅延ジャンプを行なう、請求
    項１に記載の自己テスト回路内蔵半導体記憶装置。
  13. 【請求項１３】 前記テスト回路は、 前記半導体基板上に設けられ、所定周波数のクロック信
    号で動作する制御回路と、 前記半導体基板上に設けられ、前記所定周波数を逓倍し
    た逓倍クロック信号で動作する、前記プログラムを記憶
    するための書換可能な記憶手段と、 前記半導体基板上に設けられ、前記逓倍クロック信号で
    動作する、前記記憶手段に記憶されたプログラムにした
    がってテストデータおよび前記メモリセルアレイの制御
    信号を生成するためのパターンジェネレータとを含む、
    請求項１に記載の自己テスト回路内蔵半導体記憶装置。
  14. 【請求項１４】 前記パターンジェネレータの発生する
    テストデータを外部に出力するための手段をさらに含
    む、請求項１３に記載の自己テスト回路内蔵半導体記憶
    装置。
  15. 【請求項１５】 前記テスト回路は、テストのパスをテ
    スト結果信号の第１のレベルで、テストのフェイルを前
    記テスト結果信号の第２のレベルで出力し、 前記テスト回路はさらに、テスト結果を出力するに先立
    ち、前記テスト結果信号を前記第２のレベルにする、請
    求項１に記載の自己テスト回路内蔵半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229000A (ja) * 2001-12-26 2003-08-15 Arm Ltd メモリ自己テストの方法と装置
JP2004030765A (ja) * 2002-06-25 2004-01-29 Fujitsu Ltd 自己診断機能内蔵の半導体記憶装置
US6930931B2 (en) 2002-10-30 2005-08-16 Renesas Technology Corp. Program counter circuit
US7032141B2 (en) 2002-01-25 2006-04-18 Renesas Technology Corp. Semiconductor device including test-facilitating circuit using built-in self test circuit
JP2007027642A (ja) * 2005-07-21 2007-02-01 Ricoh Co Ltd 半導体装置及び半導体装置のテスト方法
JP2007164839A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 不揮発性半導体記憶装置及びその自己テスト方法
JP2009259398A (ja) * 2004-11-18 2009-11-05 Mentor Graphics Corp プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置
CN104881338A (zh) * 2014-02-28 2015-09-02 瑞萨电子株式会社 半导体设备

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7734966B1 (en) 2002-12-26 2010-06-08 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
US20050034040A1 (en) * 2003-08-07 2005-02-10 Broadcom Corporation System and method for self-adaptive redundancy choice logic
US7631236B2 (en) * 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7370249B2 (en) * 2004-06-22 2008-05-06 Intel Corporation Method and apparatus for testing a memory array
KR100540506B1 (ko) * 2004-08-03 2006-01-11 주식회사 유니테스트 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터
US7409618B2 (en) * 2004-10-06 2008-08-05 Lsi Corporation Self verifying communications testing
US8161461B2 (en) * 2005-03-24 2012-04-17 Hewlett-Packard Development Company, L.P. Systems and methods for evaluating code usage
KR100788913B1 (ko) * 2005-11-18 2007-12-27 주식회사디아이 반도체 장치의 테스트 시스템을 위한 전치 분기 패턴 발생장치
DE102007013075A1 (de) * 2007-03-19 2008-09-25 Qimonda Ag Testverfahren, integrierte Schaltung und Testsystem
US8321726B2 (en) * 2008-06-18 2012-11-27 Arm Limited Repairing memory arrays
US8887019B2 (en) * 2010-11-16 2014-11-11 Cadence Design Systems, Inc. Method and system for providing efficient on-product clock generation for domains compatible with compression
US10818374B2 (en) * 2018-10-29 2020-10-27 Texas Instruments Incorporated Testing read-only memory using memory built-in self-test controller
KR20210073160A (ko) * 2019-12-10 2021-06-18 에스케이하이닉스 주식회사 테스트 제어 회로를 포함하는 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682325B2 (ja) * 1990-05-29 1994-10-19 株式会社東芝 情報処理装置のテスト容易化回路
US5254942A (en) * 1991-04-25 1993-10-19 Daniel D'Souza Single chip IC tester architecture
US5790564A (en) 1995-06-07 1998-08-04 International Business Machines Corporation Memory array built-in self-test circuit having a programmable pattern generator for allowing unique read/write operations to adjacent memory cells, and method therefor
JP2918019B2 (ja) 1995-08-30 1999-07-12 日本電気株式会社 シングルチップマイクロプロセッサのテスト回路
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
US5974579A (en) * 1996-09-03 1999-10-26 Credence Systems Corporation Efficient built-in self test for embedded memories with differing address spaces
JP3516834B2 (ja) 1997-06-10 2004-04-05 シャープ株式会社 半導体集積回路
JPH11329000A (ja) 1998-05-19 1999-11-30 Mitsubishi Electric Corp 内蔵メモリテスト方法、およびそれに用いるバスインタフェースユニット、コマンドデコーダ
US6249893B1 (en) * 1998-10-30 2001-06-19 Advantest Corp. Method and structure for testing embedded cores based system-on-a-chip

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229000A (ja) * 2001-12-26 2003-08-15 Arm Ltd メモリ自己テストの方法と装置
US7032141B2 (en) 2002-01-25 2006-04-18 Renesas Technology Corp. Semiconductor device including test-facilitating circuit using built-in self test circuit
JP2004030765A (ja) * 2002-06-25 2004-01-29 Fujitsu Ltd 自己診断機能内蔵の半導体記憶装置
US6819609B2 (en) 2002-06-25 2004-11-16 Fujitsu Limited Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device
US6930931B2 (en) 2002-10-30 2005-08-16 Renesas Technology Corp. Program counter circuit
JP2009259398A (ja) * 2004-11-18 2009-11-05 Mentor Graphics Corp プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置
JP2007027642A (ja) * 2005-07-21 2007-02-01 Ricoh Co Ltd 半導体装置及び半導体装置のテスト方法
JP2007164839A (ja) * 2005-12-09 2007-06-28 Toshiba Corp 不揮発性半導体記憶装置及びその自己テスト方法
US7739560B2 (en) 2005-12-09 2010-06-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of self-testing the same
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法
CN104881338A (zh) * 2014-02-28 2015-09-02 瑞萨电子株式会社 半导体设备
JP2015162215A (ja) * 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置
US9710174B2 (en) 2014-02-28 2017-07-18 Renesas Electronics Corporation Semiconductor device
CN104881338B (zh) * 2014-02-28 2019-08-13 瑞萨电子株式会社 半导体设备

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