JPH11329000A - 内蔵メモリテスト方法、およびそれに用いるバスインタフェースユニット、コマンドデコーダ - Google Patents

Abstract

(57)【要約】 【課題】 内蔵されたＤＲＡＭのテスト時間を短縮する
ことが可能な内蔵メモリテスト方法と、それに用いられ
るバスインタフェースユニットおよびコマンドデコーダ
を実現する。 【解決手段】 ＤＲＡＭ１１のテストパターンをメモリ
テストコマンドのシーケンスが共通な基本パターンに分
類して、その基本パターンを選択する基本パターン選択
信号を含んだ制御信号を、メモリテスタ２からＤＵＴ１
のＢＩＵ１３に印加し、ＢＩＵ１３内のコマンドシーケ
ンサ１５において、クロック生成回路１４が外部クロッ
クを逓倍して生成した内部クロックサイクルで、その基
本パターン選択信号に基づくメモリテストコマンドを生
成するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＲＡＭ内蔵プ
ロセッサ（以下、ＤＵＴという）に内蔵されたＤＲＡＭ
の機能テストを行うための内蔵メモリテスト方法、およ
びそれに用いるバスインタフェースユニット（以下、Ｂ
ＩＵという）、コマンドデコーダに関するものである。

【０００２】

【従来の技術】ＤＵＴはＣＰＵやＢＩＵなどのロジック
部とＤＲＡＭとを１つのチップに集積したＬＳＩであ
る。このＤＵＴのテストには、プロセッサとしての機能
テスト以外に、冗長解析等を行うための、内蔵するＤＲ
ＡＭ単体としてのテストモードが存在する。

【０００３】図１２はそのような従来の内蔵メモリテス
ト方法が適用されるＤＵＴの構成を示すブロック図であ
る。図において、１はＤＵＴ、２はこのＤＵＴ１の駆動
用のメモリテスタである。また、ＤＵＴ１内において、
１１はＤＲＡＭ、１２はＣＰＵ、１３はＢＩＵであり、
１４はメモリテスタ２からの外部クロックを逓倍してＤ
ＵＴ１内の内部クロックを生成するクロック生成回路で
ある。

【０００４】また、図１３は上記メモリテスタ２の内部
構成を示すブロック図である。図において、２１はシー
ケンス制御部、２２はインストラクションメモリ、２３
はＤＵＴ１への制御信号を生成する制御信号生成部であ
り、２４はそれらによって形成されるコントロール部で
ある。２５はＤＵＴ１に印加するアドレスを生成するア
ドレス生成部であり、２６はデータ生成部、２７はライ
ト時にデータ生成部２６の生成したデータをＤＵＴ１へ
送るドライバ、２８はリード時にＤＵＴ１から送られて
くるデータとデータ生成部２６の生成した期待値パター
ンとを比較する判定部である。

【０００５】次に動作について説明する。図１２に示す
ＤＵＴ１は、チップ内部にメモリテスタ２からの外部ク
ロックを逓倍して内部クロックを生成するためのＰＬＬ
によるクロック生成回路１４を持ち、このクロック生成
回路１４の生成した内部クロックに同期して内蔵された
ＤＲＡＭ１１を制御する。メモリテスタ２はこのＤＵＴ
１に対して、その制御信号生成部２３からは制御信号
を、アドレス生成部２５からはアドレスを、ドライバ２
７からはデータを送り、また、ＤＵＴ１より送られてく
るデータを判定部２８で期待値パターンと比較すること
により、そのＤＲＡＭ１１の機能をテストする。なお、
クロック生成回路１４はメモリテスタ２からの外部クロ
ックをＰＬＬで逓倍して内部クロックを生成している。

【０００６】ここで、ＤＵＴ１の従来の内蔵メモリテス
ト方法を説明する前に、ＤＲＡＭ１１の同期型制御につ
いて簡単に説明する。従来のＤＲＡＭ１１はメモリセル
アレイ部を非同期式で制御しており、ＤＲＡＭ１１の内
部ではユーザに見えない制御信号が多数ある。カラムア
ドレスのラッチ、イコライズしたビット線対の分離など
の手順を踏みながらメモリセルのデータを読み出す。そ
の際、各制御信号の立ち上りや降下のタイミングを非同
期方式で発生させていた。また、シンクロナスＤＲＡＭ
にしても入出力バッファのみ同期式であり、メモリセル
アレイ部は非同期方式であった。

【０００７】これに対して、同期型制御はＤＵＴのロジ
ック部で使用している内部クロックと、メモリコントロ
ーラからＤＲＡＭへの制御信号であるＰＣＧ（ｒｏｗ−
ｐｒｅｃｈａｒｇｅ−ｒｅｑｕｅｓｔ）、ＡＣＴ（ｒｏ
ｗ−ａｃｔｉｖｅ−ｒｅｑｕｅｓｔ）、ＲＲＥＱ（ｒｅ
ａｄ−ｏｐｅｒａｔｉｏｎ−ｒｅｑｕｅｓｔ）、ＮＯＰ
（ｎｏ−ｏｐｅｒａｔｉｏｎ−ｒｅｑｕｅｓｔ）を使っ
て、クロック同期のカウンタを制御し、カウンタの論理
状態の組み合わせに応じて、非同期型制御と同じ制御信
号を生成することを特徴とする。

【０００８】このような同期型制御のＤＲＡＭ１１を内
蔵したＤＵＴ１の従来のＤＲＡＭテストについて説明す
る。ここで、ＤＵＴ１駆動用のメモリテスタ２は図１３
に示すように、大きく分けてコントロール部２４、アド
レス生成部２５、およびデータ生成部２６の３つの部分
から構成されている。

【０００９】コントロール部２４は、ＤＵＴ１に印加す
るアドレス・パターンおよびデータ・パターンの流れを
制御する部分であり、そのインストラクションメモリ２
２には、制御信号生成部２３と、アドレス生成部２５お
よびデータ生成部２６に印加する演算または選択命令を
格納している。制御信号生成部２３はシーケンス制御部
２１の制御によってインストラクションメモリ２２より
送られてくる命令に従って、ＤＵＴ１への制御信号を生
成する。

【００１０】通常、標準のＤＲＡＭ１１においては、Ｒ
ＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ），ＣＡ
Ｓ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ），
Ｒ／Ｗ（Ｒｅａｄ／Ｗｒｉｔｅ）といった信号を、任意
のタイミングでメモリテスタ２からＤＵＴ１のチップ端
子に印加する。しかしながら、ＤＵＴ１では、ＲＡＳ，
ＣＡＳあるいはＰＣＧ，ＡＣＴ，ＲＲＥＱといった信号
はチップ内部で生成しており、ピン端子としては存在し
ない。そのためＤＲＡＭ１１の単体テストにおいては、
不必要なシステム制御ピン端子などをＲＡＳ，ＣＡＳと
いった制御信号に割り当てている。この割り当てられた
ピン端子の“Ｈ”、“Ｌ”の組み合わせをデコードした
結果を用いて、チップ内部でメモリテストコマンドを生
成しており、ＤＵＴ１のＤＲＡＭ１１のテスト時におけ
るメモリテスタ２の制御信号生成部２３は、デコードす
るための制御信号を生成している。

【００１１】アドレス生成部２５はテスト時にＤＵＴ１
にアドレスを印加するためにアドレス・パターンを生成
しており、コントロール部２４からのアドレスの演算命
令にしたがってアドレス演算をリアルタイムで実行し
て、生成したアドレス・パターンをＤＵＴ１に印加す
る。また、データ生成部２６はコントロール部２４から
の命令にしたがって、ライト時にはＤＵＴ１に印加する
データ・パターンを生成してドライバ２７に出力し、リ
ード時にはＤＵＴ１から読み出されたデータの判定に用
いられる期待値パターンを生成して判定部２８に出力す
る。

【００１２】次に、ＤＲＡＭ１１のテスト時におけるＤ
ＵＴ１の動作について説明する。ＤＵＴ１はメモリテス
タ２から生成される制御信号、アドレス・パターン（行
アドレス、列アドレス、バッファアドレス）、およびデ
ータ・パターンの組からなる系列（以下、テストパター
ンという）を、クロック生成回路１４を形成するＰＬＬ
のリファレンスクロックである、メモリテスタ２からの
外部クロックサイクルでＢＩＵ１３に取り込む。その取
り込んだパターンに対する動作（例えば、アドレスのラ
ッチやビット線のイコライズなど）を、クロック生成回
路１４で生成された内部クロックに同期させて実行す
る。ＤＲＡＭ１１から読み出されたデータは入力の場合
と同様に、外部クロックサイクルでＢＩＵ１３を介して
出力される。メモリテスタ２は判定部２８で、この出力
データをデータ生成部２６の生成した期待値と比較する
ことにより、ＤＲＡＭ１１のパス／フェイル（Ｐａｓｓ
／Ｆａｉｌ）の判定を行う。

【００１３】前述のようにＤＵＴ１における通常動作時
は、ＰＣＧ，ＡＣＴ，ＲＲＥＱといったメモリテストコ
マンドの生成およびそれに対する動作は、すべてクロッ
ク生成回路１４からの内部クロックに同期して行ってお
り、このようなメモリテストコードに対する動作を終了
するまでには、外部クロックの１サイクルも必要としな
い。したがって、外部クロックサイクルでメモリテスト
コマンドを印加している従来の内蔵メモリテスト方法に
おいては、テスト時間に無駄が生ずることになる。さら
に、外部クロックサイクルよりも短いシーケンス動作で
ある連続ぺージヒット、ヒットミス時の回路動作を網羅
的に検証することができず、メモリ単体テスト以外での
検証が必要である。また、ＰＬＬによるクロック生成回
路１４をＯＦＦにしてテストする方法もあるが、この場
合にはメモリテスタ２側から高い周波数の外部クロック
を印加する必要があるため、高価なメモリテスタ２が必
須となってくる。

【００１４】一方、データの入出力においては、これま
で内部バスと外部バスのデータの入出力のテスト時間の
短縮を図る手法として、内部バスを外部バス幅に縮退す
るＭＢＴ（Ｍｕｌｔｉ Ｂｉｔ Ｔｅｓｔ）があった。
これをＤＵＴ１に適用したとしても、データをチップ外
部に出力するためには、外部クロックの１サイクル分が
必要である。

【００１５】なお、このような従来の内蔵メモリテスト
方法に関連する記載がある文献としては、例えば特開平
９−１４５７９０号公報などがある。

【００１６】

【発明が解決しようとする課題】従来の内蔵メモリテス
ト方法は以上のように構成されているので、内部クロッ
クを生成するＰＬＬによるクロック生成回路１４を持
ち、この内部クロック同期型制御のＤＲＡＭ１１を内蔵
したＤＵＴ１において、メモリ単体のテストを行う場
合、メモリテストコマンドがメモリテスタ２から外部ク
ロックサイクルで印加されるため、ＤＲＡＭ１１のテス
トに長時間を要し、また、外部クロックよりも短いサイ
クルのシーケンス動作のテストが不可能であるなどの課
題があった。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、内蔵されたＤＲＡＭのテスト時間
を短縮し、かつ、ＤＲＡＭのシーケンス動作を通常動作
時と同じサイクルで網羅的に検証することが可能な内蔵
メモリテスト方法と、それに用いられるバスインタフェ
ースユニットおよびコマンドデコーダを得ることを目的
とする。

【００１８】

【課題を解決するための手段】この発明に係る内蔵メモ
リテスト方法は、ＤＲＡＭのテストパターンをメモリテ
ストコマンドのシーケンスが共通な基本パターンに分類
して、その基本パターンを選択する基本パターン選択信
号を制御信号が含み、外部クロックを逓倍した内部クロ
ックサイクルでその基本パターン選択信号に基づくメモ
リテストコマンドを生成するようにしたものである。

【００１９】この発明に係る内蔵メモリテスト方法は、
ＤＵＴの内部において、メモリテスタから送られてくる
制御信号に基づいたアドレスとデータの生成を行うとと
もに、内部バス幅によるＤＲＡＭのパス／フェイルの判
定を行うようにしたものである。

【００２０】この発明に係るバスインタフェースユニッ
トは、メモリテスタからの制御信号中の基本パターン選
択信号より、内部クロックサイクルでメモリテストコマ
ンドおよびアドレスカウントアップ信号を生成するコマ
ンドシーケンサを有する制御信号生成部と、内部アドレ
スを、そのアドレスカウントアップ信号と制御信号中の
アドレス推移選択信号より、内部クロックに同期して生
成するアドレス生成回路と、内部データの入出力を、制
御信号中のデータセレクト信号とデータ反転信号にした
がって、内部クロックサイクルで行うデータ生成回路
と、その内部データをＤＲＡＭに出力するドライバと、
ＤＲＡＭから読み出された内部データとデータ生成回路
からの期待値パターンと比較して、内部バス幅によるパ
ス／フェイルの判定を行う判定部とを備えたものであ
る。

【００２１】この発明に係る内蔵メモリテスト方法は、
複数のメモリテストコマンドを表す制御信号を外部クロ
ックサイクルで印加して、その複数のメモリテストコマ
ンドを順に、ＤＵＴ内部で内部クロックを用いてデコー
ドするようにしたものである。

【００２２】この発明に係るコマンドデコーダは、複数
のメモリテストコマンドを表す制御信号を取り込むバッ
ファと、各バッファが取り込んだ制御信号を内部クロッ
クの各パルスにしたがってラッチするラッチ回路と、各
ラッチ回路にラッチされた制御信号をメモリテストコマ
ンドにデコードするデコーダとを備えたものである。

【００２３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による内
蔵メモリテスト方法が適用されるＤＵＴの構成を示すブ
ロック図である。図において、１はＣＰＵやＢＩＵなど
のロジック部とＤＲＡＭとを１つのチップに集積したＬ
ＳＩによるＤＵＴであり、２はこのＤＵＴ１を駆動して
そのテストを行うＤＵＴ１駆動用のメモリテスタであ
る。なお、このメモリテスタ２によるＤＵＴ１のテスト
には、プロセッサとしての機能テスト以外に、冗長解析
等を行うためのＤＲＡＭ単体としてのテストモードが存
在する。

【００２４】また、上記ＤＵＴ１内において、１１は当
該ＤＵＴ１に内蔵されたＤＲＡＭであり、１２はＤＵＴ
１の制御処理を実行するＣＰＵ、１４はメモリテスタ２
からの外部クロックを逓倍してＤＵＴ１内の内部クロッ
クを生成するＰＬＬによるクロック生成回路である。１
３はメモリテスタ２とのインタフェースをとるＢＩＵで
あり、メモリテスタ２からの制御信号に基づいて、内部
アドレス、内部データ、およびメモリテストコマンド
を、クロック生成回路１４の生成する内部クロックに同
期して生成し、さらにＤＲＡＭ１１から読み出されたデ
ータと期待値とを比較して内部バス幅での判定を行う点
で図１２に同一符号を付して示したものとは異なってい
る。１５はこのＢＩＵ１３内で、メモリテスタ２からの
制御信号よりメモリテストコマンドを生成するコマンド
シーケンサである。

【００２５】図２は上記ＢＩＵ１３の内部構成を示すブ
ロック図である。図において、３１はメモリテスタ２か
ら送られてくる制御信号中の基本パターン選択信号よ
り、内部クロックに同期したＰＣＧ，ＡＣＴ等のメモリ
テストコマンド、およびアドレスカウントアップ信号
を、そのコマンドシーケンサ１５にて生成する制御信号
生成部である。３２はこの制御信号生成部３１からのア
ドレスカウントアップ信号と、メモリテスタ２からの制
御信号中のアドレス推移選択信号より、内部クロックサ
イクルで内部アドレスを生成するアドレス生成回路であ
る。

【００２６】また、３３はメモリテスタ２からの制御信
号中のデータセレクト信号とデータ反転信号を受けて、
内部クロックサイクルで内部データの入出力を行うデー
タ生成回路である。３４はライト時にデータ生成回路３
３からの内部データをＤＲＡＭ１１に出力するドライバ
であり、３５はリード時にＤＲＡＭ１１から読み出され
た内部データをデータ生成回路３３からの期待値パター
ンと比較して、内部バス幅によるパス／フェイルの判定
を行う判定部である。３６は判定部３５でフェイルと判
定された時のアドレスをフェイルアドレスとしてメモリ
テスタ２に出力するフェイルアドレスバッファである。

【００２７】次に動作について説明する。メモリテスタ
２とのインターフェースとなるＢＩＵ１３は内部の制御
信号生成部３１において、そのコマンドシーケンサ１５
により、クロック生成回路１４がＰＬＬでメモリテスタ
２からの外部クロックを逓倍して生成した内部クロック
に同期して、ＤＲＡＭ１１を機能テストするためのメモ
リテストコマンドを生成している。そのとき制御信号生
成部３１に接続されている制御信号は基本パターン選択
信号である。なお、この場合、アドレスおよびデータの
入出力は、従来の内蔵メモリテスト方法のように外部ク
ロックサイクルでは行わず、この外部クロックサイクル
でのアドレス、データの入出力を削除して、代わりにＢ
ＩＵ１３内にアドレス生成回路３２、データ生成回路３
３、ドライバ３４および判定部３５を配置して、内部ク
ロックサイクルでのアドレスおよびデータの入出力を行
っている。

【００２８】さらに、判定部３５によるパス／フェイル
の判定は、ＤＲＡＭ１１から読み出されたデータとデー
タ生成回路３３が生成した期待値パターンとを内部バス
幅で比較することにより行っている。この判定部３５で
フェイルと判定された場合には、その時のアドレスをフ
ェイルアドレスとして、フェイルアドレスバッファ３６
を介してメモリテスタ２に、冗長解析用に出力する。ま
た、アドレス生成回路３２に接続されている制御信号
は、アドレス生成順を表すインクリメント、ディクリメ
ント、行ファースト（Ｒｏｗ Ｆｉｒｓｔ）および列フ
ァースト（Ｃｏｌｕｍｎ Ｆｉｒｓｔ）を選択するアド
レス推移選択信号であり、データ生成回路３３に接続さ
れている制御信号は、データセレクト信号（Ｃｈｅｃｋ
ｅｒ，Ｒｏｗ Ｂａｒ，Ｃｅｌｌ−Ａｌｌ−０／１等）
およびデータの反転を選択するデータ反転信号である。

【００２９】このように、この実施の形態１による内蔵
メモリテスト方法では、内部クロックサイクルでのメモ
リテストコマンド生成によるテスト時間の短縮に加え
て、ＤＲＡＭ１１からの出力データと期待値との比較の
判定をＢＩＵ１３内部にて内部バス幅で行っているの
で、チップ外部へのデータ出力に要するクロックサイク
ル（外部クロック１サイクル分）の削除が可能となる。

【００３０】以下、制御信号生成部３１、アドレス生成
回路３２、およびデータ生成回路３３のそれぞれについ
て説明する。なお、その際、クロック生成回路１４のＰ
ＬＬは、内部クロックとしてＰ１相クロックとＰ２相に
よる４逓倍クロックを生成しているものとする。

【００３１】まず、制御信号生成部３１について説明す
る。いくつかあるメモリファンクションテスト項目のテ
ストパターンを細分化していくと、リード／ライト（Ｃ
ｈｅｃｋｅｒ，Ｒｏｗ Ｂａｒ等）やアドレス印加順
（行ファースト，列ファースト、アドレスインクリメン
トおよびアドレスディクリメント）は異なるけれども、
メモリテストコマンドのシーケンスは共通であるような
基本パターンに分類することができる。例えば、初期サ
イクル、全面リード、全面ライト、オートリフレッシュ
サイクル（Ａｕｔｏ ＲｅｆｌｅｓｈＣｙｃｌｅ）、デ
ィスターブリフレッシュスサイクル（Ｄｉｓｔｕｒｂ
Ｒｅｆｌｅｓｈ Ｃｙｃｌｅ）といったものである。テ
ストパターンはこのような基本パターンの組み合わせで
構成されることから、基本パターンをＰ１，Ｐ２の２相
による内部クロックに同期して生成するコマンドシーケ
ンサ１５を構成し、メモリテスタ２からその基本パター
ンを選択するための基本パターン選択信号、およびアド
レス推移選択信号、データセレクト信号、データ反転信
号を制御信号として印加することで、テストパターンの
生成が可能となる。

【００３２】図３にこの実施の形態１による制御信号生
成部３１の構成とその入出力の関係を示す。前述のとお
り、この実施の形態１による内蔵メモリテスト方法にお
いては、メモリテストコマンドをＤＵＴ１の内部で生成
するため、メモリテスタ２からの入力はメモリテストコ
マンドそのものではなく、基本パターン選択信号、アド
レス推移選択信号、データセレクト信号およびデータ反
転信号となる。さらに、メモリテスタ２からの入力はコ
マンドシーケンサ１５からＥｎｄ信号が出力されること
より、次に印加すべき基本パターン選択信号（およびア
ドレス推移選択信号、データセレクト信号、データ反転
信号）となる。

【００３３】コマンドシーケンサ１５の一部の構成例を
示すものとして、全面リード、全面ライトの回路構成を
図４に示す。図において、４１，４２はそれぞれＪ−Ｋ
フリップフロップであり、Ｊ−Ｋフリップフロップ４１
の正相出力Ｑ０がＪ−Ｋフリップフロップ４２のＪ入力
に印加されている。４３は列アドレスインクリメント信
号とＪ−Ｋフリップフロップ４１の逆相出力Ｑ０￣の排
他的論理和をとってＪ−Ｋフリップフロップ４２のＫ入
力に印加する排他的論理和回路、４４はＪ−Ｋフリップ
フロップ４１および４２の逆相出力Ｑ０￣とＱ１￣の論
理積をとってＪ−Ｋフリップフロップ４１のＪ入力に印
加するアンド回路であり、４５はＪ−Ｋフリップフロッ
プ４１および４２に供給されるＰ２相の内部クロックを
全面リード／ライト信号でゲートするアンド回路であ
る。４６はＪ−Ｋフリップフロップ４１および４２の出
力より、ＰＣＧ，ＡＣＴ，ＮＯＰ，Ｒ／ＷＲＥＱなどの
メモリテストコマンドを生成するデコーダを構成するア
ンド回路であり、４７はそのＲ／ＷＲＥＱと基本パター
ン選択信号の一部であるＲｅａｄ，ＷｒｉｔｅからＲＲ
ＥＱおよびＷＲＥＱを生成するアンド回路である。

【００３４】上記のように構成されたコマンドシーケン
サ１５の状態遷移を図５に、タイミングチャートを図６
に示す。全面リード／ライト信号がアサートされると、
メモリテストコマンドがＰ２相の内部クロックに同期し
て生成される。全面リード／ライトのメモリテストコマ
ンドの生成の順番はともに、ＰＣＧ→ＡＣＴ→ＮＯＰ→
Ｒ／ＷＲＥＱである。アドレスの推移が行ファーストの
場合は、Ｒ／ＷＲＥＱの後、ＰＣＧへの遷移をとり、列
ファーストの場合はＲ／ＷＲＥＱを列アドレスの全ビッ
トパターン回繰り返した後、ＰＣＧに遷移する。そこ
で、Ｒ／ＷＲＥＱ（Ｑ０＝０，Ｑ１＝１）の後、列アド
レスインクリメント信号により遷移を決めている。この
列アドレスインクリメント信号はアドレス生成回路３２
からの制御信号であり、アドレス推移選択信号で列アド
レスインクリメント時にアサートされる。

【００３５】次に、アドレス生成回路３２について説明
する。なお、このアドレス生成回路３２の構成を図７に
示す。図において、５１はリセット付きのカウンタによ
って形成されるアドレスインクリメンタであり、５２は
アドレスインクリメンタ５１からのアドレス・パターン
を受けて、アドレスインクリメント／デクリメント信号
によりアドレス反転を行うアドレス反転ＯＮ／ＯＦＦ部
である。

【００３６】このアドレス生成回路３２によるアドレス
・パターンの生成は、行アドレスおよび列アドレスのそ
れぞれに対して行われる。その基本動作は、リセット付
きのカウンタによるアドレスインクリメンタ５１にコマ
ンドシーケンサ１５からの行（または列）のアドレスカ
ウントイネーブル信号を印加して、アドレス・パターン
のカウントアップを行わせる。アドレスインクリメンタ
５１でカウントアップされたアドレス・パターンはアド
レス反転ＯＮ／ＯＦＦ部５２に送られ、アドレスインク
リメント／デクリメント信号にしたがって、ディクリメ
ント時には反転信号型によりアドレス反転される。この
アドレス反転ＯＮ／ＯＦＦ部５２より出力されるアドレ
ス・パターンは、内部アドレスとしてＤＲＡＭ１１に送
られるとともに、データ生成回路３３にも送られる。

【００３７】次に、データ生成回路３３について説明す
る。なお、このデータ生成回路３３の構成を図８に示
す。図において、６１は入力されたアドレス・パターン
と制御信号中のデータセレクト信号よりデータ・パター
ンを発生するデータ発生部であり、６２はこのデータ発
生部６１の発生したデータ・パターンを受けて、データ
反転信号によりデータ反転を行うデータ反転ＯＮ／ＯＦ
Ｆ部である。

【００３８】このデータ生成回路３３のデータ発生部６
１は、データスクランブル（例えば、Ｃｈｅｃｋｅｒ，
Ｒｏｗ Ｂａｒ等）の論理演算を実行するための回路が
組み込まれており、アドレス生成回路３２からのアドレ
ス・パターンと、メモリテスタ２からの制御信号中のデ
ータセレクト信号により、所望のデータ・パターンが出
力される。メモリテストのデータ・パターンにおける正
相のデータＤａｔａと逆相のデータＤａｔａ￣を印加す
る場合のため、このデータ発生部６１の発生したデータ
・パターンはデータ反転ＯＮ／ＯＦＦ部６２に入力され
て、メモリテスタ２からの制御信号中のデータ反転信号
に応じてデータ反転される。

【００３９】このように、この実施の形態１によれば、
外部クロックを逓倍して生成した内部クロックに同期し
てメモリテストコマンドを生成しているため、ＤＵＴ１
に内蔵されているＤＲＡＭ１１のテスト時間を短縮する
ことが可能となり、かつＤＲＡＭ１１のシーケンス動作
を通常動作時と同じサイクルで網羅的に検証できるばか
りか、アドレスおよびデータを内部クロック同期でＤＵ
Ｔ１内で行っているため、ＤＲＡＭ１１の出力データと
期待値パターンとの比較判定を内部バス幅で行うことが
可能となり、内部バス幅を外部バス幅に縮退するＭＢＴ
のように、データをチップの外部に出力するために外部
クロックの１サイクル分を必要としなくなって、ＤＲＡ
Ｍ１１のテスト時間のさらなる短縮が可能となるなどの
効果が得られる。

【００４０】実施の形態２．図９はこの発明の実施の形
態２による内蔵メモリテスト方法が適用されるＤＵＴの
構成を示すブロック図である。図において、１はＤＵ
Ｔ、２はメモリテスタ、１１はＤＲＡＭ、１２はＣＰ
Ｕ、１３はＢＩＵ、１４はクロック生成回路であり、こ
れらは図１２に同一符号を付して示した従来のそれらに
相当する部分である。また、１６はＢＩＵ１３内に配置
され、メモリテスタ２より外部クロックサイクルで印加
される、複数のメモリテストコマンドを表す制御信号
を、クロック生成回路１４で外部クロックを逓倍して生
成した内部クロックに同期してデコードすることによ
り、内部クロック同期のメモリテストコマンドを生成す
るコマンドデコーダである。

【００４１】また、図１０は上記ＢＩＵ１３内のコマン
ドデコーダ１６の構成を示すブロック図である。図にお
いて、７１はメモリテスタ２から送られてくる、２つの
メモリテストコマンド（＃１コマンドおよび＃２コマン
ド）を表す制御信号の内の＃１コマンドを表す制御信号
を外部クロックに同期して取り込むバッファであり、７
２は複数のメモリテストコマンドを表す制御信号の内の
＃２コマンドを表す制御信号を外部クロックに同期して
取り込むバッファである。７３，７４はバッファ７１あ
るいは７２が取り込んだ制御信号を、内部クロックの各
パルスにしたがって交互にラッチするラッチ回路であ
り、７５はこのラッチ回路７３および７４にてラッチさ
れた制御信号をＰＣＧ，ＡＣＴなどのメモリテストコマ
ンドにデコードするデコーダである。

【００４２】このように、この実施の形態２による内蔵
メモリテスト方法では、複数のメモリテストコマンドを
表す制御信号を１つの外部クロックサイクルで印加し、
それを外部クロックを逓倍した内部クロックに同期して
デコードすることにより、内部クロック同期のメモリテ
ストコマンドを生成している点で、外部クロックの１サ
イクル分で１つのメモリテストコマンドを表す制御信号
を印加している従来の内蔵メモリテスト方法とは異なっ
ている。なお、このような実施の形態２による内蔵メモ
リテスト方法は、ＢＩＵ１３からＤＲＡＭ１１への同期
型制御信号の数が少なく、さらにメモリ単体テストにお
いて不必要なピン端子（システム制御ピンなど）を割り
当てることができるＤＵＴ１の特性を利用して実現可能
となる。

【００４３】次に動作について説明する。ここで、図１
０に示したコマンドデコーダ１６によるメモリテストコ
マンド生成のタイミングチャートを図１１に示す。実施
の形態１の場合と同様に、４逓倍クロック（Ｐ１相クロ
ック，Ｐ２相クロック）のＰ２相に同期したメモリテス
トコマンド生成としている。その場合、Ｐ２相クロック
では、パルスＰ２１とパルスＰ２２とが交互に繰り返さ
れるものとする。メモリテスタ２から外部クロックサイ
クルで２つのメモリテストコマンド（＃１コマンドと＃
２コマンド）を表す制御信号を並列に印加するようにテ
ストパターンを作成する。ただし、メモリテストコマン
ドに対する動作が終了するまでに、Ｐ２相クロックで２
サイクル以上要するメモリテストコマンドも存在するた
め、２サイクル以上要する場合にはあらかじめメモリテ
ストコマンドにＮＯＰを挿入し、パターン作成の段階で
調節する。

【００４４】メモリテスタ２から送られてくる＃１コマ
ンドを表す制御信号がバッファ７１に、＃２コマンドを
表す制御信号がバッファ７２に、それぞれ外部クロック
サイクルで取り込まれる。バッファ７１に取り込まれた
制御信号はＰ２相クロックのパルスＰ２１でラッチ回路
７３にラッチされて、デコーダ７５により＃１コマンド
にデコードされる。同様に、バッファ７２に取り込まれ
た制御信号はＰ２相クロックのパルスＰ２２でラッチ回
路７４にラッチされて、デコーダ７５により＃２コマン
ドにデコードされる。このように、Ｐ２相のクロックの
パルスＰ２１とＰ２２とで＃１コマンドを表す制御信号
と＃２コマンドを表す制御信号を順にデコードさせるこ
とにより、Ｐ２相のクロックに同期したメモリテストパ
ターンが生成できる。

【００４５】以上のように、この実施の形態２によれ
ば、複数のメモリテストコマンドを表す制御信号を外部
クロックサイクルで印加し、それをＤＵＴ１内の逓倍し
た内部クロックでデコードすることにより、通常動作に
あった内部クロックサイクルでのメモリテストコマンド
の生成が可能となり、ＤＵＴ１に内蔵されているＤＲＡ
Ｍ１１のテスト時間を短縮することができる効果が得ら
れる。

【００４６】

【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭのテストパターンをメモリテストコマンドのシーケ
ンスが共通な基本パターンに分類して、その基本パター
ンを選択する基本パターン選択信号に基づいて、内部ク
ロックサイクルでのメモリテストコマンドの生成を行う
ように構成したので、通常動作にあった内部クロックサ
イクルでメモリテストコマンドを生成することが可能と
なり、ＤＵＴに内蔵されているＤＲＡＭのテスト時間を
短縮できる内部メモリテスト方法が得られる効果があ
る。

【００４７】この発明によれば、メモリテスタから制御
信号に基づいたアドレスとデータの生成、および内部バ
ス幅によるＤＲＡＭのパス／フェイルの判定を、ＤＵＴ
の内部において行うように構成したので、チップ外部へ
データを出力するために要するクロックサイクルを削除
でき、内蔵するＤＲＡＭのテスト時間をさらに短縮する
ことが可能になる効果がある。

【００４８】この発明によれば、制御信号生成部のコマ
ンドシーケンサによって、制御信号中の基本パターン選
択信号よりメモリテストコマンドおよびアドレスカウン
トアップ信号を生成し、アドレス生成回路でそのアドレ
スカウントアップ信号と制御信号中のアドレス推移選択
信号より内部アドレスを生成するとともに、データ生成
回路で制御信号中のデータセレクト信号とデータ反転信
号をもとに内部データの入出力を行い、その内部データ
をドライバよりＤＲＡＭに出力し、ＤＲＡＭから読み出
された内部データとデータ生成回路からの期待値パター
ンを、判定部において内部バス幅で比較してパス／フェ
イルの判定を行うように構成したので、内蔵するＤＲＡ
Ｍのテスト時間を短縮するのに有効なバスインタフェー
スユニットが得られる効果がある。

【００４９】この発明によれば、複数のメモリテストコ
マンドを表す制御信号を外部クロックサイクルで入力
し、内部クロックを用いてその複数のメモリテストコマ
ンドをＤＵＴ内部で順にデコードするように構成したの
で、通常動作にあった内部クロックサイクルでメモリテ
ストコマンドを生成することが可能となり、内蔵するＤ
ＲＡＭのテスト時間を短縮できる内部メモリテスト方法
が得られる効果がある。

【００５０】この発明によれば、各バッファが取り込ん
だ複数のメモリテストコマンドを表す制御信号を、内部
クロックの各パルスにしたがって各ラッチ回路にラッチ
し、デコーダにて、それら各ラッチ回路にラッチされた
制御信号をメモリテストコマンドにデコードするように
構成したので、内蔵するＤＲＡＭのテスト時間を短縮す
るのに有効なコマンドデコーダが得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による内蔵メモリテ
スト方法が適用されるＤＵＴの構成を示すブロック図で
ある。

【図２】 実施の形態１におけるＢＩＵの構成を示すブ
ロック図である。

【図３】 実施の形態１における制御信号生成部の構成
とその入出力の関係を示すブロック図である。

【図４】 実施の形態１におけるコマンドシーケンサの
構成の一部を示す回路図である。

【図５】 実施の形態１におけるコマンドシーケンサの
状態遷移を示す説明図である。

【図６】 実施の形態１におけるコマンドシーケンサの
動作を示すタイミングチャートである。

【図７】 実施の形態１におけるアドレス生成回路の構
成を示すブロック図である。

【図８】 実施の形態１におけるデータ生成回路の構成
を示すブロック図である。

【図９】 この発明の実施の形態２による内蔵メモリテ
スト方法が適用されるＤＵＴの構成を示すブロック図で
ある。

【図１０】 実施の形態２におけるコマンドデコーダの
構成を示すブロック図である。

【図１１】 実施の形態２におけるコマンドデコーダの
動作を示すタイミングチャートである。

【図１２】 従来の内蔵メモリテスト方法が適用される
ＤＵＴの構成を示すブロック図である。

【図１３】 従来の内蔵メモリテスト方法が適用される
メモリテスタの構成を示すブロック図である。

【符号の説明】

１ ＤＵＴ（ＤＲＡＭ内蔵プロセッサ）、２ メモリテ
スタ、１１ ＤＲＡＭ、１３ ＢＩＵ（バスインタフェ
ースユニット）、１５ コマンドシーケンサ、１６ コ
マンドデコーダ、３１ 制御信号生成部、３２ アドレ
ス生成回路、３３ データ生成回路、３４ ドライバ、
３５ 判定部、７１，７２ バッファ、７３，７４ ラ
ッチ回路、７５ デコーダ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリテスタから外部クロックサイクル
   にて入力される制御信号より、メモリテストコマンドを
   ＤＲＡＭ内蔵プロセッサの内部クロックサイクルで生成
   して、当該ＤＲＡＭ内蔵プロセッサに内蔵されたＤＲＡ
   Ｍの機能テストを行う内蔵メモリテスト方法において、 前記ＤＲＡＭのテストパターンをメモリテストコマンド
   のシーケンスが共通である基本パターンに分類し、 前記メモリテスタから外部クロックサイクルで入力され
   る制御信号が、前記基本パターンを選択する基本パター
   ン選択信号を含み、 前記基本パターン選択信号に基づくメモリテストコマン
   ドを、前記外部クロックを逓倍した前記内部クロックに
   同期して生成することを特徴とする内蔵メモリテスト方
   法。
2. 【請求項２】 アドレスおよびデータの生成を、メモリ
   テスタからの制御信号に基づいてＤＲＡＭ内蔵プロセッ
   サの内部で行い、 さらに、前記ＤＲＡＭ内蔵プロセッサの内部において、
   内蔵するＤＲＡＭのパス／フェイルの判定を内部バス幅
   で行うことを特徴とする請求項１記載の内蔵メモリテス
   ト方法。
3. 【請求項３】 ＤＲＡＭ内蔵プロセッサ内に配置され、 コマンドシーケンサを内蔵して、メモリテスタから前記
   ＤＲＡＭ内蔵プロセッサに送られてくる制御信号中の基
   本パターン選択信号より、内部クロックに同期したメモ
   リテストコマンド、およびアドレスカウントアップ信号
   を、そのコマンドシーケンサにて生成する制御信号生成
   部と、 前記制御信号生成部からのアドレスカウントアップ信号
   と、前記メモリテスタからの制御信号中のアドレス推移
   選択信号より、内部クロックサイクルで内部アドレスを
   生成するアドレス生成回路と、 前記メモリテスタから送られてきた制御信号中のデータ
   セレクト信号とデータ反転信号とを受けて、内部データ
   の入出力を内部クロックサイクルで行うデータ生成回路
   と、 前記データ生成回路からの内部データをＤＲＡＭに出力
   するドライバと、 前記ＤＲＡＭから読み出された内部データを前記データ
   生成回路の生成する期待値パターンと比較して、内部バ
   ス幅によるパス／フェイルの判定を行う判定部とを備え
   たバスインタフェースユニット。
4. 【請求項４】 メモリテスタから外部クロックサイクル
   にて入力される制御信号より、メモリテストコマンドを
   ＤＲＡＭ内蔵プロセッサの内部クロックサイクルで生成
   して、当該ＤＲＡＭ内蔵プロセッサに内蔵されたＤＲＡ
   Ｍの機能テストを行う内蔵メモリテスト方法において、 前記メモリテスタから複数のメモリテストコマンドを表
   す制御信号を、外部クロックサイクルで入力し、 前記ＤＲＡＭ内蔵プロセッサの内部で、前記制御信号の
   複数のメモリテストコマンドを順に、前記外部クロック
   を逓倍した内部クロックを用いてデコードして、前記内
   部クロックに同期したメモリテストコマンドを生成する
   ことを特徴とする内蔵メモリテスト方法。
5. 【請求項５】 ＤＲＡＭ内蔵プロセッサのバスインタフ
   ェースユニット内に配置され、 メモリテスタから前記ＤＲＡＭ内蔵プロセッサに送られ
   てくる、複数のメモリテストコマンドを表す制御信号を
   取り込む複数のバッファと、 前記複数のバッファが取り込んだ制御信号を、それぞれ
   外部クロックを逓倍した内部クロックの各パルスにした
   がってラッチする複数のラッチ回路と、 前記複数のラッチ回路にラッチされた制御信号をそれぞ
   れメモリテストコマンドにデコードするデコーダとを備
   えたコマンドデコーダ。