JP2004319066A - 相対アドレス方式ですべてのメモリセルのアクセスを可能にする半導体メモリ装置 - Google Patents
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Abstract
【解決手段】 本発明による半導体メモリ装置は、ウェーハレベルテストモードでアドレスピンのうち一部のみを利用してすべてのメモリセルをアクセスするように構成され、一部アドレスピンはテスト装置からのアドレス信号が入力されるのに使用される。入力されたアドレス信号は、ウェーハレベルテストモードの間、メモリセルを指定するために使用されるのではなく、現在選択されたメモリセルから次に選択されるメモリセルまでの移動距離(またはジャンプ距離)を指定するために使用される。すなわち、本発明による半導体メモリ装置は、相対アドレス指定方式を使用してメモリセルを選択する。
【選択図】 図2
Description
110 行デコーダ回路
120 感知増幅回路
130 列デコーダ回路
140 データ入出力回路
150 アドレスバッファ回路
160,220,230 スイッチ回路
170 モードレジスタセット回路
180,190 信号発生回路
200,210 内部アドレス発生回路
Claims (23)
- M個のチャンネルを有するテスト装置と、
各々が外部とのインタフェースのためのN個のチャンネルを有する複数個の集積回路装置とを含み、
前記集積回路装置をテストする動作モードの間、前記テスト装置のM個のチャンネルには前記集積回路装置各々のN個のチャンネルのうちK個のチャンネルが連結され、ここで、NはMより小さく、MはR*K(Rはプラスの整数)と同一、またはより大きいことを特徴とする集積回路システム。 - 前記集積回路装置は半導体メモリ装置を含むことを特徴とする請求項1に記載の集積回路システム。
- 前記集積回路装置はウェーハレベルでテストされることを特徴とする請求項1に記載の集積回路システム。
- 前記集積回路装置各々のN個のチャンネルは制御信号を受け入れるチャンネル、アドレス信号を受け入れるチャンネル、及びデータを入出力するチャンネルを含むことを特徴とする請求項1に記載の集積回路システム。
- 前記集積回路装置各々のK個のチャンネルはアドレス信号を受け入れるチャンネルのうち一部を含み、前記一部アドレスチャンネルは前記テスト動作モード時にデータを入出力するチャンネルとして、そしてKビットアドレスで表現されるアドレスジャンプ命令を受け入れるチャンネルとして使用されることを特徴とする請求項4に記載の集積回路システム。
- 前記集積回路装置の各々は半導体メモリ装置を含み、
前記半導体メモリ装置は、
行と列に配列されたメモリセルのアレイと、
行アドレスに応答して前記行を選択する行選択回路と、
前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるKビットアドレスジャンプ命令に応答して前記行アドレスを発生し、前記行アドレスは前記Kビットアドレスジャンプ命令の最上位値に従って増加/減少する第1アドレス発生回路とを含むことを特徴とする請求項5に記載の集積回路システム。 - 前記各半導体メモリ装置は、
列アドレスに応答して前記列を選択する列選択回路と、
前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるKビットアドレスジャンプ命令に応答して前記列アドレスを発生し、前記列アドレスは前記Kビットアドレスジャンプ命令の最上位値に従って増加/減少する第2アドレス発生回路とをさらに含むことを特徴とする請求項6に記載の集積回路システム。 - 前記第1及び第2アドレス発生回路は前記テスト動作モードへの進入時に初期値を有するように初期化されることを特徴とする請求項7に記載の集積回路システム。
- 行と列に配列されたメモリセルのアレイと、
行アドレスに応答して前記行を選択する行選択回路と、
第1グループのアドレスパッドと第2グループのアドレスパッドに区分される複数個のアドレスパッドと、
アクティブ命令に応答して第1ラッチイネーブル信号を発生する第1ラッチイネーブル回路と、
テスト動作の間、前記第1ラッチイネーブル信号に応答して前記第1グループのアドレスパッドを通じて入力される第1アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第1ジャンプ信号を発生する第1信号発生回路と、
前記第1ジャンプ信号に応答して前記行アドレスを発生する行アドレス発生回路とを含み、前記行アドレス発生回路は前記第1アドレスジャンプ命令に従って現在の行アドレスを増加/減少させて、次の行アドレスを発生することを特徴とする半導体メモリ装置。 - 前記第2グループのアドレスパッドは前記テスト動作の間使用されないことを特徴とする請求項9に記載の半導体メモリ装置。
- 列アドレスに応答して前記列を選択する列選択回路と、
読み出し/書き込み命令に応答して第2ラッチイネーブル信号を発生する第2ラッチイネーブル回路と、
前記テスト動作の間、前記第2ラッチイネーブル信号に応答して前記第1グループのアドレスパッドを通じて入力される第2アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第2ジャンプ信号を発生する第2信号発生回路と、
前記第2ジャンプ信号に応答して、前記列アドレスを発生する列アドレス発生回路とをさらに含み、前記列アドレス発生回路は前記第2アドレスジャンプ命令に従って現在の列アドレスを増加/減少させて、次の列アドレスを発生することを特徴とする請求項9に記載の半導体メモリ装置。 - 前記行アドレス発生回路は、前記行アドレスのうち下位アドレス信号を発生する下位アドレス発生回路と、上位アドレス信号を発生する上位アドレス発生回路とを含むことを特徴とする請求項9に記載の半導体メモリ装置。
- 前記下位アドレス発生回路は前記下位アドレス信号に各々対応するアドレス信号発生器を含み、
前記各アドレス信号発生器は、
第1レジスタと、
初期化信号に応答して前記第1レジスタを初期化させる第1初期化回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを、そして対応するジャンプ信号が活性化したか否かを検出する第1検出回路と、
前記第1検出回路の出力信号と前記第1レジスタの出力信号に応答してキャリー信号及び和/差信号を出力する第1加減算回路とを含み、前記キャリー信号は次の段のアドレス信号発生器に伝達され、前記和/差信号は前記第1レジスタに伝達されることを特徴とする請求項12に記載の半導体メモリ装置。 - アドレス入力信号に応答して前記第1レジスタの値を貯蔵し、アドレス出力信号に応答して前記貯蔵された値を前記第1レジスタに伝達する第2レジスタをさらに含むことを特徴とする請求項13に記載の半導体メモリ装置。
- 前記上位アドレス発生回路は前記上位アドレス信号に各々対応するアドレス信号発生器を含み、
前記各アドレス信号発生器は、
第3レジスタと、
前記初期化信号に応答して前記第3レジスタを初期化させる第2初期化回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを検出する第2検出回路と、
前記第2検出回路の出力信号と前記第3レジスタの出力信号に応答してキャリー信号及び和/差信号を出力する第2加減算回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを検出する第3検出回路と、
前記第3検出回路の出力信号と前記第3レジスタの出力信号に応答してキャリー信号及び和/差信号を出力する第3加減算回路とを含むことを特徴とする請求項13に記載の半導体メモリ装置。 - 前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成したか否かに従って、前記第2及び第3加減算回路の出力信号のうち一つが前記第3レジスタに伝達されることを特徴とする請求項15に記載の半導体メモリ装置。
- アドレス入力信号に応答して前記第3レジスタの値を貯蔵し、アドレスの出力信号に応答して前記貯蔵された値を前記第3レジスタに伝達する第4レジスタをさらに含むことを特徴とする請求項15に記載の半導体メモリ装置。
- 前記第2加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されないと仮定して、キャリー信号及び和/差信号を発生し、前記第3加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されたと仮定して、キャリー信号及び和/差信号を発生することを特徴とする請求項15に記載の半導体メモリ装置。
- 前記アクティブ命令と前記読み出し/書き込み命令が入力される制御パッドをさらに含み、前記制御パッドは/RAS、/CAS、/WE、/CLK、/CKE信号が各々入力されるパッドを含むことを特徴とする請求項11に記載の半導体メモリ装置。
- データを入出力するための複数個のデータパッドをさらに含み、前記データパッドのうち一部は前記テスト動作の間、前記第1グループのアドレスパッドと各々連結され、前記テスト動作の間、前記第1グループのアドレスパッドを通じてデータが入出力されることを特徴とする請求項9に記載の半導体メモリ装置。
- 複数個の半導体装置のうち一つ、またはそれより多い半導体装置の相対アドレスを発生することによって、単一のテスタで前記複数個の半導体装置を同時にテストする段階を含むことを特徴とする方法。
- 前記相対アドレスを発生する段階は、アドレスジャンプ命令を発生する段階と、前記複数個の半導体装置に前記アドレスジャンプ命令を提供する段階とを含み、前記アドレスジャンプ命令は第1メモリ位置と第2メモリ位置間の相対的な距離を示すことを特徴とする請求項21に記載の方法。
- 前記アドレスジャンプ命令を提供する段階は、前記複数個の半導体装置のうち一つまたはそれ以上の前記半導体装置のデータチャンネルとしての、そしてアドレスチャンネルとしての単一チャンネルを使用することを含むことを特徴とする請求項21に記載の方法。
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