KR20200016680A - 피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치 - Google Patents

피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치 Download PDF

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Abstract

피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치가 개시된다. 본 개시의 기술적 사상의 일측면에 따른 테스트 장치는, 다수의 반도체 장치들이 피시험장치(Device Under Test, DUT)로서 장착되는 DUT 장착 회로와, 상기 다수의 반도체 장치들 내의 타겟 회로들로 제공되는 테스트 입력을 생성하고, 상기 다수의 반도체 장치들로부터의 테스트 출력에 기반하여 DUT 의 불량 여부를 판단하는 테스트 로직을 구비하고, 상기 테스트 로직은 상기 다수의 반도체 장치들로 제공되는 테스트 입력을 병렬하게 출력하고, 상기 DUT 장착 회로에 장착되는 상기 다수의 반도체 장치들 중 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍과, 다른 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍이 상이한 것을 특징으로 한다.

Description

피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치{Test Device and Test Method reducing peak noise and Semiconductor Device under test}
본 개시의 기술적 사상은 반도체 장치의 테스트 방법에 관한 것으로서, 상세하게는 피크 노이즈 발생을 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고기능화 및 대용량화되고 있다. 이에 따라 전자기기에 포함되는 반도체 장치에 대한 테스트 또한 복잡해지고 있다. 일 예로서, 양산 테스트 환경에서 수십 또는 수백 개의 웨이퍼 다이(DIE) 또는 반도체 패키지 등의 반도체 장치가 피시험장치(Device Under Test, DUT)로서 동시에 테스트될 수 있으며, DUT가 다 채널 또는 고용량 메모리에 해당하는 경우에는 동작 전류가 수십 A 수준으로 증가함에 따라 테스트 환경에서의 피크 노이즈(Peak noise)가 과도하게 발생할 수 있는 문제가 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 테스트 환경에서 피크 노이즈에 따른 테스트 성능 저하를 감소할 수 있는 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 테스트 장치는, 다수의 반도체 장치들이 피시험장치(Device Under Test, DUT)로서 장착되는 DUT 장착 회로와, 상기 다수의 반도체 장치들 내의 타겟 회로들로 제공되는 테스트 입력을 생성하고, 상기 다수의 반도체 장치들로부터의 테스트 출력에 기반하여 DUT 의 불량 여부를 판단하는 테스트 로직을 구비하고, 상기 테스트 로직은 상기 다수의 반도체 장치들로 제공되는 테스트 입력을 병렬하게 출력하고, 상기 DUT 장착 회로에 장착되는 상기 다수의 반도체 장치들 중 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍과, 다른 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍이 상이한 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 테스트 모드에서 외부의 테스트 로직으로부터 제공되는 테스트 입력을 수신하고, 수신된 테스트 입력을 지연하여 출력하는 지연 제어회로 및 상기 지연 제어회로로부터 상기 테스트 입력을 수신하는 타겟 회로를 구비하고, 상기 지연 제어회로는, 상기 테스트 모드에서 지연 제어신호에 응답하여 설정된 지연 량에 따라 상기 테스트 입력을 지연시키는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치의 테스트 방법에 있어서, 상기 반도체 장치는 프로그램 가능한 지연 량을 갖는 지연 제어회로를 포함하고, 테스트 모드에서 지연 제어신호에 응답하여 상기 지연 제어회로의 지연 량을 설정하는 단계와, 외부의 테스트 로직으로부터 테스트 입력을 수신하는 단계;
상기 수신된 테스트 입력에 대해 상기 설정된 지연 량에 따른 지연 처리를 수행하는 단계 및 지연된 테스트 입력을 상기 반도체 장치 내의 타겟 회로로 전달하는 단계를 구비하고, 상기 설정된 지연 량에 따라, 상기 타겟 회로로 상기 테스트 입력이 전달되는 타이밍이 조절되는 것을 특징으로 한다.
본 발명의 기술적 사상의 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치에 따르면, 병렬 테스트 환경에서 다수의 반도체 장치들의 동시 테스트에 기인한 피크 전류 및 피크 노이즈를 감소함과 함께, 테스트 속도의 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예에 따른 테스트 장치를 나타내는 블록도이다.
도 2 및 도 3은 반도체 장치에 구비되는 지연 제어회로의 일 구현 예를 나타내는 블록도이다.
도 4a,b는 본 발명의 예시적인 실시예들에 따른 DFT 회로의 구현 예들을 나타내는 도면이다.
도 5 및 도 6은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 플로우차트이다.
도 7a,b는 본 발명의 예시적인 실시예에 따라 반도체 웨이퍼에 대한 테스트 동작의 일 예를 나타내는 도면이다.
도 8 및 도 9는 테스트 보드에 배치된 다수의 DUT들에 대한 그룹 설정 및 이에 따른 테스트 입력의 지연 예를 나타내는 도면이다.
도 10 및 도 11은 DUT 들에 대해 다양한 방식에 따라 지연 량을 설정하는 예를 나타내는 블록도이다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 장치가 HBM(high bandwidth memory)으로 구현되는 일 예를 나타내는 블록도이다.
도 13 및 도 14는 본 발명의 예시적인 실시예들에 따라 지연 제어회로를 구현한 일 예를 나타내는 회로도이다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 장치가 메모리 장치로 구현되는 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 테스트 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치를 테스트하기 위한 테스트 장치(100)는 테스터(또는, 테스트 로직)(110)와 함께, 테스트가 수행될 하나 이상의 피시험장치(Device Under Test, DUT)를 포함할 수 있다. 일 구현 예로서, 테스트 장치(100)는 테스트 보드(Test board)를 포함하고, 테스트 보드는 다수의 DUT 들이 장착되는 DUT 장착 회로(120)를 포함할 수 있다. 또한, 도 1에는 테스트 로직(110)이 테스트 보드 상에 장착되는 예가 도시되었으나 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, 테스트 로직(110)은 테스트 보드의 외부에 위치하는 것으로 정의될 수도 있을 것이다.
DUT 장착 회로(120)는 DUT 들로서 다수 개의 반도체 장치들(121_1 ~ 121_N)이 장착되는 다수 개의 소켓들(미도시)을 포함할 수 있다. 또한, 도 1에는 도시되지 않았으나, 테스트 장치(100)는 테스트를 요청하는 외부의 호스트와 통신하는 통신 장치, 각종 테스트에 관련된 각종 정보들을 일시적으로 저장하는 메모리, 테스트 장치(100) 내에 구비되는 각종 장치들로 전원을 제공하는 전원 공급회로(이상, 미도시)를 더 포함할 수도 있다. 또한, 본 발명의 예시적인 실시예들에 따른 테스트 장치(100)는 다양하게 정의가 가능하며, 일 예로서 도 1에서 다수 개의 반도체 장치들(121_1 ~ 121_N)을 제외한 나머지 구성 요소들이 상기 테스트 장치(100)를 구성하는 것으로 정의될 수도 있을 것이다.
일 실시예에 따라, 테스트 로직(110)은 FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), AP(Application Processor) 등과 같은 반도체 칩으로 구현될 수 있으며, 반도체 장치들(121_1 ~ 121_N)와 병렬 통신 방식에 따라 각종 정보를 송수신할 수 있다. 예컨대, 테스트 로직(110)은 다수 개의 채널들을 통해 테스트 입력을 DUT 장착 회로(120)로 제공할 수 있으며, DUT 장착 회로(120) 내의 다수의 반도체 장치들(121_1 ~ 121_N)은 테스트 로직(110)으로부터 테스트 입력을 병렬하게 수신할 수 있다.
반도체 장치의 불량 여부를 판별하는 테스트 공정은 반도체 공정의 다양한 단계에서 수행될 수 있으며, 일 예로서 웨이퍼 레벨 테스트와 웨이퍼 레벨 이후의 테스트를 포함할 수 있다. 웨이퍼 레벨 테스트는 웨이퍼 레벨의 개별 반도체 다이들에 대한 테스트에 해당할 수 있다. 또한, 웨이퍼 레벨 이후의 테스트는 패키징이 수행되기 전의 반도체 다이에 대한 테스트거나, 또는 하나의 반도체 다이(또는, 반도체 칩)가 패키징된 반도체 패키지에 대한 테스트일 수 있다. 또는, 반도체 패키지에 대한 테스트는 다수의 반도체 칩들을 포함하는 반도체 패키지에 대한 테스트일 수 있다. 일 실시예에 따라, 도 1에 도시된 테스트 장치가 웨이퍼 레벨 테스트를 수행하는 장치인 경우에는, 다수의 반도체 장치들(121_1 ~ 121_N)은 반도체 웨이퍼에 형성된 다수의 반도체 다이들에 해당할 수 있으며, 또한 DUT 장착 회로(120)는 반도체 웨이퍼가 놓여지는 장치일 수 있다. 또는, 도 1에 도시된 테스트 장치(100)가 반도체 패키지를 테스트하는 장치인 경우에는 DUT 장착 회로(120)에 장착되는 반도체 장치들(121_1 ~ 121_N) 각각은 반도체 패키지일 수 있다.
한편, 반도체 장치들(121_1 ~ 121_N)은 다양한 기능들을 수행하는 장치일 수 있으며, 일 예로서 반도체 장치들(121_1 ~ 121_N)은 메모리 셀 어레이를 포함하는 메모리 장치일 수 있다. 예컨대, 메모리 장치는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있다. 또는, 메모리 장치는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리에 해당할 수도 있을 것이다.
일 실시예에 따라, 테스트 로직(110)으로부터의 테스트 입력(Input_1 ~ Input_M)은 병렬하게 DUT 장착 회로(120) 내의 반도체 장치들(121_1 ~ 121_N)로 제공될 수 있다. 또한, 반도체 장치들(121_1 ~ 121_N) 각각은 지연 제어회로(122)를 포함하고, 지연 제어회로(122)는 수신되는 테스트 입력을 지연하여 반도체 장치 내부의 타겟 회로(미도시)로 테스트 입력(예컨대, 지연된 테스트 입력)을 제공할 수 있다. 예컨대, 제1 반도체 장치(121_1)를 참조하면, 지연 제어회로(122)는 제1 테스트 입력(Input_1)을 수신하고 이를 지연하며, 지연된 제1 테스트 입력을 제1 반도체 장치(121_1) 내부의 타겟 회로로 전달할 수 있다.
일 실시예에 따라, 다수의 반도체 장치들(121_1 ~ 121_N)은 서로 다른 지연 량에 따라 테스트 입력을 지연시킬 수 있다. 이에 따라, DUT 장착 회로(120)로 테스트 입력(Input_1 ~ Input_M)이 병렬하게(또는, 동시에) 제공되는 반면에, 다수의 반도체 장치들(121_1 ~ 121_N)은 서로 다른 시점에 테스트 입력을 내부의 타겟 회로로 제공할 수 있다. 이에 따라, 다수의 반도체 장치들(121_1 ~ 121_N)은 서로 다른 타이밍에서 테스트를 수행할 수 있으며, 이에 따라 동시에 테스트가 수행됨에 의해 발생될 수 있는 큰 피크 노이즈(peak noise)를 분산시킬 수 있으며, 병렬 테스트 환경에서 DUT의 특성 저하가 방지될 수 있다.
일 실시예에 따라, 테스트 입력(Input_1 ~ Input_M)의 개수는 반도체 장치들(121_1 ~ 121_N)의 개수와 동일할 수 있다. 또는, 테스트 입력(Input_1 ~ Input_M)의 개수는 반도체 장치들(121_1 ~ 121_N)의 개수보다 많거나 또는 적을 수 있다. 예컨대, 반도체 장치들(121_1 ~ 121_N) 각각으로 하나의 테스트 입력이 제공되는 경우에는 테스트 입력(Input_1 ~ Input_M)의 개수는 반도체 장치들(121_1 ~ 121_N)의 개수와 동일할 수 있을 것이다. 또는, 반도체 장치들(121_1 ~ 121_N)이 다수의 그룹으로 분류되고, 각각의 그룹마다 동일한 테스트 입력이 제공되는 경우에는 테스트 입력(Input_1 ~ Input_M)의 개수는 반도체 장치들(121_1 ~ 121_N)의 개수 보다 적을 수 있을 것이다. 또는, 반도체 장치들(121_1 ~ 121_N) 각각이 독립한 인터페이스를 통해 통신하는 다수의 채널들을 포함하고, 각각의 채널 마다 별도의 테스트 입력이 제공되는 경우에는, 테스트 입력(Input_1 ~ Input_M)의 개수는 반도체 장치들(121_1 ~ 121_N)의 개수 보다 많을 수 있다.
일 실시예에 따라, 반도체 장치들(121_1 ~ 121_N) 각각의 지연 제어회로(122)는 프로그램 가능한 지연 량에 따라 테스트 입력을 지연시킬 수 있다. 일 예로서, 반도체 장치들(121_1 ~ 121_N) 각각은 지연 제어회로(122)의 지연 량을 설정하기 위한 지연 제어신호를 생성하기 위한 구성요소를 포함하고, 테스트 모드에서 상기 설정된 지연 량에 따라 테스트 입력을 지연시킬 수 있다. 또는, 테스트 모드에서 테스트 로직(110)이 지연 제어신호(Ctrl_delay)를 반도체 장치들(121_1 ~ 121_N)로 제공하고, 반도체 장치들(121_1 ~ 121_N) 각각은 수신된 지연 제어신호(Ctrl_delay)에 응답하여 지연 량을 설정할 수 있다.
일 실시예에 따라, 반도체 장치들(121_1 ~ 121_N)의 지연 제어회로(122)의 지연 량이 모두 다르게 설정됨에 따라, 반도체 장치들(121_1 ~ 121_N)의 타겟 회로들로 테스트 입력(Input_1 ~ Input_M)이 제공되는 타이밍이 서로 다를 수 있으며, 이에 따라 반도체 장치들(121_1 ~ 121_N)이 테스트를 수행하는 타이밍이 서로 다를 수 있다.
또는, 다수의 반도체 장치들(121_1 ~ 121_N)은 하나 이상의 그룹으로 분류되고, 각각의 그룹은 하나 이상의 반도체 장치들을 포함할 수 있다. 또한, 그룹 단위로 지연 제어회로(122)의 지연 량이 다르게 설정됨에 따라, 동일한 그룹에 속하는 반도체 장치들의 타켓 회로로는 테스트 입력이 동시에 제공될 수 있다. 예컨대, 동일한 그룹에 속하는 반도체 장치들의 지연 제어회로(122)는 테스트 입력을 서로 동일한 지연 량에 따라 지연시킬 수 있다. 반면에, 상이한 그룹에 속하는 반도체 장치들의 지연 제어회로(122)는 테스트 입력을 서로 상이한 지연 량에 따라 지연시킬 수 있다.
한편, 전술한 바와 같이 어느 하나의 반도체 장치가 독립한 인터페이스를 통해 테스트 입력을 수신하는 다수의 채널들을 포함하는 경우, 반도체 장치들(121_1 ~ 121_N) 각각의 다수의 채널들은 서로 다른 타이밍에 테스트를 수행할 수 있다. 일 구현 예로서, 반도체 장치들(121_1 ~ 121_N) 각각은 다수의 채널들에 대응하는 다수의 지연 제어회로(122)들 및 이에 대응하는 타겟 회로들을 포함하고, 다수의 채널들의 지연 제어회로(122)들은 서로 다른 지연 량에 따라 테스트 입력을 지연시킬 수 있다.
상기와 같은 실시예에 따라, 병렬 테스트 환경에서 많은 전류를 소모하는 반도체 장치들(121_1 ~ 121_N)이 동시에 동일한 동작을 수행하는 것을 방지할 수 있고, 이에 따라 테스트 장치(100)의 피크 전류 및 피크 노이즈를 감소시킬 수 있으며, 테스트 환경에서 DUT의 특성 저하를 방지할 수 있다. 또한, 테스트 로직(110) 관점에서 테스트 입력(Input_1 ~ Input_M)을 반도체 장치 별로 순차적으로 제공할 필요가 없으므로, 병렬 테스트 환경에서 테스트 속도가 저하되는 것을 방지할 수 있다.
한편, 반도체 장치들(121_1 ~ 121_N)이 테스트 입력(Input_1 ~ Input_M)을 이용한 처리 동작을 순차적으로 수행함에 따라, 테스트 로직(110)은 DUT 장착 회로(120)의 반도체 장치들(121_1 ~ 121_N)로부터 순차적으로 테스트 결과를 수신할 수 있으며, 소정의 로직 처리에 기반하여 반도체 장치들(121_1 ~ 121_N)의 불량 여부를 판별할 수 있다. 예컨대, 테스트 로직(110)은 반도체 장치들(121_1 ~ 121_N)로 제공된 테스트 입력(Input_1 ~ Input_M)의 패턴과, 반도체 장치들(121_1 ~ 121_N)로부터 제공된 테스트 출력의 패턴의 동일성 여부를 판단함에 기반하여 반도체 장치들(121_1 ~ 121_N)의 불량 여부를 판별할 수 있다.
도 2 및 도 3은 반도체 장치에 구비되는 지연 제어회로의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 반도체 장치(200A)는 테스트 입력을 수신하는 타겟 회로(220A)와, 전술한 지연 제어회로를 포함할 수 있다. 지연 제어회로는 반도체 장치(200A) 내에서의 테스트 동작을 관리하기 위한 회로로서 DFT(Design for Testability) 회로(210A)로 지칭될 수 있다. 외부의 테스트 로직으로부터의 테스트 입력(Input)은 DFT 회로(210A)를 거쳐 타겟 회로(220A)로 전달된다.
DFT 회로(210A)는 외부의 테스트 로직으로부터 테스트 입력(Input)을 수신하는 버퍼 회로(예컨대, DFT 버퍼(211A))와, DFT 버퍼(211A)로부터 출력되는 테스트 입력(Input)을 수신하고 이를 지연시켜 출력하는 타이밍 제어회로(212A)를 포함할 수 있다. 한편, 타겟 회로(220A)는 지연된 테스트 입력(Input)을 수신하는 버퍼(211A)를 포함할 수 있으며, 버퍼(211A)는 지연된 테스트 입력(Input)을 반도체 장치(200A) 내의 다른 회로 블록(미도시)으로 제공할 수 있다. 일 예로서, 반도체 장치(200A)가 메모리 셀 어레이를 포함하는 메모리 장치에 해당하는 경우, 테스트 입력(Input)은 메모리 셀 어레이 내에 저장되는 소정의 패턴을 가지고, 테스트 입력(Input)은 반도체 장치(200A) 내의 메모리 셀 어레이로 제공될 수 있다.
일 실시예에 따라, 타이밍 제어회로(212A)는 프로그램 가능한 지연 회로를 포함할 수 있으며, 일 예로서 퓨즈(Fuse) 컷팅 등 다양한 방식에 의해 타이밍 제어회로(212A)의 지연 량이 프로그램될 수 있다. 예컨대, 반도체 장치(200A) 내에 소정의 모드에 따라 지연 제어신호를 발생하는 제어 로직(미도시)이 구비되고, 테스트 모드에서 상기 제어 로직의 제어에 기반하여 타이밍 제어회로(212A)의 지연 량이 설정될 수 있다. 또는, 전술한 실시예에서의 외부의 테스트 로직이 지연 제어신호를 반도체 장치(200A)로 제공함에 따라 타이밍 제어회로(212A)의 지연 량이 설정될 수 있다.
일 예로서, 대량의 반도체 장치(200A)들이 양산되고, 대량의 반도체 장치(200A)들 각각에 DFT 회로(210A)가 구비되며, 테스트 모드에서 반도체 장치(200A)들로 서로 다른 지연 제어신호가 제공될 수 있다. 이에 따라, 하나의 테스트 보드에 장착되는 다수의 반도체 장치(200A)들의 테스트 입력(Input)에 대한 지연 량이 다르게 설정되고, 이를 통해 테스트 입력(Input)이 타겟 회로(220A)에 전달되는 타이밍이 다르게 조절될 수 있다. 따라서, 병렬 테스트 환경에서 테스트를 진행하는 경우, 외부의 테스트 로직으로부터 테스트 입력(Input)이 인가되는 시점과 무관하게, 반도체 장치(200A)들은 서로 다른 타이밍에서 테스트를 수행할 수 있다. 만약, 전술한 예시에 따라 다수의 반도체 장치(200A)들이 하나의 그룹으로 설정되고, 동일한 그룹의 반도체 장치(200A)들은 동일한 타이밍에서 테스트를 수행하는 경우, 동일한 그룹의 반도체 장치(200A)들의 타이밍 제어회로(212A)에는 동일한 지연 량이 설정될 수 있다. 반면에, 서로 다른 그룹에 포함되는 반도체 장치(200A)들에 대해서는 그룹 별로 서로 다른 지연 량이 설정될 수 있다.
한편, 반도체 장치(200A)는 수신된 테스트 입력(Input)을 이용한 소정의 신호 처리를 수행하고, 처리 결과를 테스트 출력(Output)으로서 외부의 테스트 로직으로 제공할 수 있다. 일 예로서, DFT 버퍼(211A)는 입력 버퍼 및 전송 버퍼를 포함하고, 입력 버퍼를 통해 출력되는 테스트 입력(Input)은 타이밍 제어회로(212A)를 통해 타겟 회로(220A)로 제공되는 반면에, 타겟 회로(220A)로부터의 테스트 출력(Output)은 타이밍 제어회로(212A)를 통함이 없이 DFT 버퍼(211A)로 제공될 수 있다.
한편, 테스트 입력(Input)이 타겟 회로(220A)가 버퍼(221A)를 포함하는 예가 도시되었으나, 테스트 입력(Input)이 제공되는 타겟 회로(220A)는 다양하게 정의가 가능하다. 일 예로서, 반도체 장치(200A)가 메모리 장치에 해당하는 경우, 테스트 입력(Input)은 버퍼(221A)를 거쳐 메모리 장치 내에서 메모리 동작에 관련된 다양한 회로 블록들로 제공될 수 있으며, 타겟 회로(220A)는 상기 다양한 회로 블록들을 포함하는 것으로 정의될 수 있을 것이다. 일 예로서, 타이밍 제어회로(212A)의 지연 처리에 따라, 테스트 입력(Input)이 상기 회로 블록들 중 적어도 일부로 제공되는 타이밍이 조절되는 것으로 설명될 수도 있을 것이다.
한편, 도 3에서는 하나의 반도체 장치가 다수 개의 채널들을 포함하는 예가 도시된다.
도 3을 참조하면, 반도체 장치(200B)는 DFT 회로(210B)와 타겟 회로(220B)를 포함할 수 있으며, 외부의 테스트 로직으로부터의 테스트 입력(Input)은 DFT 회로(210B)를 통해 타겟 회로(220B)로 제공될 수 있다. 또한, DFT 회로(210B)는 DFT 버퍼(211B)와 타이밍 제어회로(212B)를 포함할 수 있다. 반도체 장치(200B)가 A 개의 채널들을 포함하는 것으로 가정할 때, 타겟 회로(220B)는 제1 내지 제A 채널 버퍼들(221B_1 ~ 221B_A)을 포함할 수 있다.
도 3에서는 하나의 테스트 입력(Input)이 DFT 버퍼(211B)를 통해 타이밍 제어회로(212B)로 제공되고, 타이밍 제어회로(212B)가 테스트 입력(Input)을 분기하여 제1 내지 제A 채널 버퍼들(221B_1 ~ 221B_A)로 제공하는 예가 도시되었으나, 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, DFT 회로(210B)는 다수의 DFT 버퍼(211B)들을 포함하고, 외부의 테스트 로직은 다수의 채널들에 대응하여 다수의 테스트 입력(Input)들을 DFT 회로(210B)로 제공하며, 타이밍 제어회로(212B)는 다수의 테스트 입력(Input)들에 대한 지연 처리 동작을 수행할 수 있다. 예컨대, 다수의 테스트 입력(Input)들에 대해 서로 다른 지연 량이 적용되고, 타겟 회로(220B)의 제1 내지 제A 채널 버퍼들(221B_1 ~ 221B_A)로 테스트 입력(Input)들이 서로 다른 타이밍에 제공될 수 있다.
제1 내지 제A 채널 버퍼들(221B_1 ~ 221B_A)에 제공된 테스트 입력(Input)들은 다수의 채널들에 포함되는 회로 블록들로 독립적으로 전달될 수 있으며, 일 예로서 테스트 입력(Input)들이 메모리 셀 어레이에 기록될 패턴에 해당하는 경우, 테스트 입력(Input)들은 다수의 채널들에 구비되는 메모리 셀 어레이들로 서로 다른 타이밍에 제공될 수 있다.
도 4a,b는 본 발명의 예시적인 실시예들에 따른 DFT 회로의 구현 예들을 나타내는 도면이다. 도 4a에서는 테스트 모드에서 테스트 입력과 노멀 모드에서 노멀 입력이 서로 다른 패드를 통해 수신되는 경우가 예시된다. 반면에, 도 4b에서는 테스트 입력과 노멀 입력이 동일한 패드를 통해 수신되는 경우가 예시된다.
도 4a를 참조하면, 반도체 장치는 노멀 모드에서 제1 패드(PAD 1)를 통해 노멀 입력을 수신하는 제1 입출력 버퍼(IO Buf_N)와, 테스트 모드에서 제2 패드(PAD 2)를 통해 테스트 입력을 수신하는 제2 입출력 버퍼(IO Buf_T)를 포함할 수 있다. 도 4a에서는 노멀 입력을 수신하는 하나의 제1 패드(PAD 1)와 테스트 입력을 수신하는 하나의 제2 패드(PAD 2)가 예시되었으나, 반도체 장치는 노멀 입력을 수신하는 다수의 제1 패드(PAD 1)들과 테스트 입력을 수신하는 다수의 제2 패드(PAD 2)를 포함할 수 있다. 일 예로서, 반도체 장치는 외부의 메모리 컨트롤러와 제1 패드(PAD 1)를 통해 정보를 송수신할 수 있으며, 테스터(또는, 테스트 로직)와 제2 패드(PAD 2)를 통해 정보를 송수신할 수 있다.
일 실시예에 따라, 제2 입출력 버퍼(IO Buf_T)를 통해 테스트 입력이 전송되는 경로 상에 지연 제어회로(Delay Ctrl)가 배치될 수 있으며, 테스트 모드에서 소정의 지연 제어신호에 응답하여 지연 제어회로(Delay Ctrl)의 지연 량이 설정될 수 있다. 전술한 바와 같이, 지연 제어회로(Delay Ctrl)는 테스트 모드에서 외부의 테스트 로직이나 반도체 장치 내부의 제어 로직으로부터의 지연 제어신호에 응답하여 그 지연 량이 설정될 수 있다.
테스트 입력이 타겟 회로로 제공된 후 소정의 지연 시간 후에 테스트 출력이 발생될 수 있다. 일 실시예에 따라, 테스트 출력은 상기 지연 제어회로(Delay Ctrl)를 통함이 없이 제2 패드(PAD 2)를 통해 외부로 전송될 수 있다.
한편, 도 4b를 참조하면, 반도체 장치의 입출력 버퍼(IO Buf)는 노멀 모드에서 패드(PAD)를 통해 노멀 입력을 수신하고, 또한 테스트 모드에서 상기 입출력 버퍼(IO Buf)는 상기 패드(PAD)를 통해 테스트 입력을 수신할 수 있다. 또한, 반도체 장치의 테스트 모드에서 전술한 실시예들에 따라 지연 제어회로(Delay Ctrl)의 지연 량이 설정되고, 테스트 입력은 지연 제어회로(Delay Ctrl)를 통해 타겟 회로로 제공될 수 있다.
한편, 상기 입출력 버퍼(IO Buf)는 노멀 모드에서 노멀 입력을 수신하는 용도로 이용될 수 있으며, 노멀 입력은 지연 없이 타겟 회로로 제공될 수 있다. 일 실시예에 따라, 지연 제어회로(Delay Ctrl)는 모드 제어신호(Ctrl_mode)를 수신할 수 있으며, 모드 제어신호(Ctrl_mode)에 따라 지연 동작이 인에이블되거나 디스에이블될 수 있다. 일 예로서, 반도체 장치 내에서 모드 제어신호(Ctrl_mode)가 생성되고, 노멀 모드에서 모드 제어신호(Ctrl_mode)는 지연 제어회로(Delay Ctrl)를 디스에이블시키기 위한 정보를 포함하고, 이에 따라 노멀 입력에 대해서는 지연 처리가 적용되지 않을 수 있다. 또한, 일 구현 예로서, 지연 제어회로(Delay Ctrl)는 지연이 적용되는 전달 경로(제1 경로)와 지연이 적용되지 않는 전달 경로(제2 경로)를 함께 포함할 수 있으며, 모드 제어신호(Ctrl_mode)에 응답하여 테스트 입력을 제1 경로를 통해 전달하거나 노멀 입력을 제2 경로를 통해 전달할 수 있다.
도 5 및 도 6은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 플로우차트이다.
도 5를 참조하면, 반도체 장치의 제조 공정에서 웨이퍼 레벨 테스트 및/또는 웨이퍼 레벨 이후의 테스트가 수행될 수 있으며, 이에 따라 반도체 장치는 외부의 테스터로부터의 제어에 기반하여 테스트 모드로 진입할 수 있다(S11). 또한, 반도체 장치는 테스트 입력에 대해 지연 처리를 수행하는 지연 제어회로를 포함할 수 있으며, 상기 지연 제어회로의 지연 량은 소정의 지연 제어신호에 응답하여 프로그램될 수 있다. 일 예로서, 테스트 모드에서, 반도체 장치는 외부의 테스터로부터 지연 제어신호를 수신하고, 이에 응답하여 상기 지연 제어회로의 지연 량이 설정될 수 있다(S12). 일 예로서, 다수의 반도체 장치들이 양산되고, 상기 다수의 반도체 장치들이 동일한 테스터에 의해 테스트될 때(또는, 동일한 테스트 보드에 장착될 때), 상기 다수의 반도체 장치들에 대해 적용되는 지연 량은 서로 상이할 수 있다.
상기 지연 량이 설정된 후 반도체 장치는 테스터로부터 테스트 입력을 수신하고, 수신된 테스트 입력에 대한 지연 처리를 수행할 수 있다(S13). 또한, 지연된 테스트 입력은 반도체 장치 내의 타겟 회로로 전달될 수 있다(S14). 일 예로서 타겟 회로는 하나 이상의 다양한 종류의 회로 블록에 해당할 수 있으며, 반도체 장치가 메모리 장치이고 상기 테스트 입력이 메모리 셀 어레이에 기록될 패턴 정보를 갖는 경우, 상기 지연된 테스트 입력은 데이터 입력 버퍼를 통해 메모리 셀 어레이로 제공될 수 있다.
또한, 전술한 실시예들에 따라, 동일한 테스터에 의해 테스트되는 다수의 반도체 장치들에 대해, 상기 지연 제어신호에 기반하여 서로 다른 지연 량이 설정되며, 이에 따라 테스터로부터 테스트 입력이 다수의 반도체 장치들에 동시에 제공되더라도, 다수의 반도체 장치들은 서로 다른 타이밍에서 테스트를 위한 신호 처리를 수행할 수 있다.
도 6은 본 발명의 실시예들에 따른 테스트 동작을 위한 테스트 장치의 동작 예를 나타낸다. 테스트 장치는 테스트 입력을 생성하는 테스트 로직과, DUT 들로서 다수의 반도체 장치들이 장착되는 DUT 장착 회로를 포함할 수 있으며, 일 동작 예로서 제1 DUT와 제2 DUT가 예시된다.
테스트 로직은 다수의 DUT 들을 테스트하기 위해 다수의 테스트 입력들을 병렬하게 출력할 수 있으며(S21), 다수의 테스트 입력들은 DUT 장착 회로로 동시에 제공될 수 있다. 일 에로서, 제1 테스트 입력은 제1 DUT로 제공되고 제2 테스트 입력은 제2 DUT로 제공되며, 제1 테스트 입력이 제1 DUT로 제공되는 타이밍과 제2 테스트 입력이 제2 DUT로 제공되는 타이밍은 실질적으로 동일할 수 있다.
제1 DUT는 내부적으로 제1 테스트 입력에 대한 지연 처리를 수행한 후 상기 제1 테스트 입력을 제1 DUT의 타겟 회로로 제공할 수 있다(S22). 또한, 제2 DUT는 내부적으로 제2 테스트 입력에 대한 지연 처리를 수행한 결과에 따라, 제1 테스트 입력이 제1 DUT의 타겟 회로로 제공되고 제1 딜레이 후에 상기 제2 테스트 입력을 제2 DUT의 타겟 회로로 제공할 수 있다(S23). 즉, 제1 DUT에서의 지연 량과 제2 DUT에서의 지연 량의 차이는 제1 딜레이에 상응할 수 있다.
한편, 제1 DUT는 제1 테스트 입력을 이용하여 내부 신호 처리를 수행하고, 제1 DUT로부터의 제1 테스트 결과는 상기 테스트 로직으로 제공될 수 있다(S24). 또한, 제1 테스트 결과는 상기 테스트 로직으로 제공된 후 제2 딜레이 후에 제2 DUT로부터의 제2 테스트 결과가 상기 테스트 로직으로 제공될 수 있다(S25). 즉, 테스트 로직 관점에서, 제1 DUT와 제2 DUT로 테스트 입력을 동시에 제공한 반면에, 상기 제1 DUT와 제2 DUT로부터 테스트 결과를 수신하는 타이밍에는 제2 딜레이 만큼의 차이가 발생될 수 있다.
테스트 로직은 상기 제1 및 제2 테스트 결과들을 포함하는 다수의 테스트 결과들을 이용하여 DUT 장착 회로에 장착된 DUT 들의 불량 여부를 판단할 수 있다(S26).
도 7a,b는 본 발명의 예시적인 실시예에 따른 반도체 웨이퍼에 대한 테스트 동작의 일 예를 나타내는 도면이다.
도 7a를 참조하면, 반도체 웨이퍼 상에 반도체 제조 공정에 의해 제조된 다수의 반도체 다이들이 어레이 형태로 배치될 수 있으며, 웨이퍼 레벨에서의 테스트 동작에서 다수의 반도체 다이들 각각은 DUT를 구성할 수 있다. 일 예로서, 반도체 다이들 각각에는 내부의 회로들과 외부의 장치를 전기적으로 연결할 수 있는 콘택 패드들(미도시)이 형성될 수 있다. 또한, 도 7a에는 도시되지 않았으나, 전술한 실시예들에 따라 테스트 입력에 대한 지연 처리를 수행하는 지연 제어회로가 반도체 다이들 각각에 형성될 수 있다.
한편, 도 7b를 참조하면, 웨이퍼 레벨에서의 테스트 수행을 위해 본 발명의 예시적인 테스트 장치(300)는 프로브 카드(310)를 포함할 수 있으며, 프로브 카드(310)의 일 면에는 반도체 다이들의 콘택 패드들과 전기적으로 접촉될 수 있는 핀들(312)이 배치될 수 있다. 또한, 본 발명의 예시적인 실시예에 따른 테스트 장치(300)는 다양한 구성 요소들을 포함하는 것으로 정의될 수 있으며, 일 예로서 테스트 대상으로서 반도체 웨이퍼(320) 상에 형성된 다수의 반도체 다이들이 테스트 장치에 더 포함되는 것으로 정의될 수 있다. 또한, 반도체 웨이퍼(320)는 웨이퍼 프로버 상에 배치될 수 있으며, 웨이퍼 프로버는 반도체 웨이퍼(320)의 콘택 패드들과 프로브 카드(310)의 핀들(312)이 서로 전기적으로 접촉하도록 반도체 웨이퍼(320)의 위치를 조절할 수 있다.
프로브 카드(310)는 전술한 핀들이 배치되는 제1 면 및 로직 회로가 형성되는 제2 면을 포함하는 평판 구조를 가질 수 있다. 일 예로서, 프로브 카드(310)는 인쇄회로 기판으로 구현될 수 있으며, 상기 제2 면 또는 제2 면에 근접하게 테스트 로직(311)이 구현될 수 있다.
본 발명의 예시적인 실시예에 따라, 프로브 카드(310)의 테스트 로직(311)은 반도체 웨이퍼(320)에 형성된 다수의 반도체 다이들에 대한 테스트 동작을 제어할 수 있으며, 일 예로서 반도체 다이들로 제공되는 테스트 입력의 타겟 회로로의 전달 타이밍을 조절하기 위한 지연 제어신호를 반도체 다이들로 제공할 수 있다. 일 실시예에 따라, 반도체 웨이퍼(320)에 형성된 다수의 반도체 다이들은 다수의 그룹으로 분류될 수 있으며, 그룹 별로 서로 다른 지연 량이 설정될 수 있다. 또는, 각각의 반도체 다이는 다수의 채널들을 포함할 수 있으며, 다수의 채널들에 대해 서로 다른 지연 량이 설정될 수 있다.
도 8 및 도 9는 테스트 보드에 배치된 다수의 DUT들에 대한 그룹 설정 및 이에 따른 테스트 입력의 지연 예를 나타내는 도면이다.
도 8을 참조하면, 테스트 장치(400A)에 구비되는 테스트 보드에는 DUT 들로서 다수의 반도체 장치들이 장착되고, 다수의 반도체 장치들은 제1 내지 제B 그룹들(Group 1 ~ Group B)로 분류되며, 각각의 그룹에는 다수의 반도체 장치들이 포함될 수 있다. 도 8의 예에서는 제1 내지 제B 그룹들(Group 1 ~ Group B)이 서로 동일한 개수의 반도체 장치들을 포함하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 제1 내지 제B 그룹들(Group 1 ~ Group B)은 서로 다른 개수의 반도체 장치들을 포함하여도 무방할 것이다. 또한, 도 8에서는 테스트가 수행되는 DUT는 반도체 다이 또는 반도체 패키지일 수 있다.
도 9는 도 8의 테스트 보드에 장착된 다수의 DUT 들에서 테스트 입력이 타겟 회로로 전달되는 타이밍을 나타낸다. 일 예로서, 테스터(또는, 테스트 로직)는 하나 이상의 비트 정보들을 갖는 비트 스트림을 테스트 입력으로서 다수의 반도체 장치들로 제공할 수 있으며, 테스트 입력이 다수의 반도체 장치들로 제공되는 타이밍은 실질적으로 동일할 수 있다. 즉, 테스터는 병렬 테스트 환경에서 테스트 입력을 다수의 반도체 장치들로 동시에 제공할 수 있다.
일 실시예에 따라, 제1 그룹(Group 1)에 포함되는 반도체 장치들의 지연 제어회로는 제1 지연 량(Delay 1)에 따라 테스트 입력을 지연시킬 수 있으며, 또한 제2 그룹(Group 2)에 포함되는 반도체 장치들의 지연 제어회로는 제2 지연 량(Delay 2)에 따라 테스트 입력을 지연시킬 수 있다. 이와 유사하게, 제B 그룹(Group B)에 포함되는 반도체 장치들의 지연 제어회로는 제B 지연 량(Delay B)에 따라 테스트 입력을 지연시킬 수 있다. 지연이 적용되어 타겟 회로로 제공된 테스트 입력은 실질적으로 테스트에 유효하게 제공되는 비트스트림(valid bitstream)으로 지칭될 수 있다.
도 10 및 도 11은 DUT 들에 대해 다양한 방식에 따라 지연 량을 설정하는 예를 나타내는 블록도이다. 도 10에서는 DUT 별로 서로 다른 지연 량이 설정되는 예가 도시되고, 도 11에서는 하나의 DUT 내의 채널 별로 서로 다른 지연 량이 설정되는 예가 도시된다.
도 10의 테스트 장치(400B)를 참조하면, 테스트 보드 상에 DUT들로서 다수의 반도체 장치들이 장착된다. 일 예로서 도 10에서는 다수의 반도체 장치들이 매트릭스 형태로 배치된 예가 도시되었으나, 상기 다수의 반도체 장치들은 테스트 보드 상에서 다양한 형태로 배치될 수 있다. 또한, 다수의 반도체 장치들이 I 행 및 J 열의 배치 형태를 가짐에 따라 I*J 개의 반도체 장치들이 테스트 보드 상에 장착되고, 상기 I*J 개의 반도체 장치들에 대해 서로 다른 지연 량(Delay 1 ~ Delay I*J)이 설정될 수 있다. 이에 따라, 병렬 테스트 환경에서 테스트 보드 상에 장착된 I*J 개의 반도체 장치들로 동일한 시점에 테스트 입력이 제공되더라도, I*J 개의 반도체 장치들 내부의 타겟 회로로 실질적으로 다른 시점에 테스트 입력이 전달되고, 이에 따라 서로 다른 시점에 테스트가 수행될 수 있다.
한편, 도 11의 테스트 장치(400C)를 참조하면, 테스트 보드 상에 DUT들로서 다수의 반도체 장치(410C)들이 장착되고, 각각의 반도체 장치(410C)는 다수의 채널들(CH 1 ~ CH A)을 포함할 수 있다. 전술한 실시예들에 따라, 어느 하나의 반도체 장치(410C)로 제공된 테스트 입력은 반도체 장치(410C) 내의 다수의 채널들(CH 1 ~ CH A)로 제공될 수 있으며, 다수의 채널들(CH 1 ~ CH A)에 대해 테스트 입력의 지연 량이 서로 다르게 설정될 수 있다. 도 11에서는 제1 채널(CH 1)에는 제1 지연 량(Delay 1)이 설정되고, 제2 채널(CH 2)에는 제2 지연 량(Delay 2)이 설정되며, 제A 채널(CH A)에는 제A 지연 량(Delay A)이 설정되는 예가 도시된다. 이에 따라, 어느 하나의 반도체 장치(410C)에서, 다수의 채널들(CH 1 ~ CH A)에 대해 동일한 시점에 테스트 입력이 제공되더라도, 상기 다수의 채널들(CH 1 ~ CH A)의 타겟 회로들로는 서로 다른 시점에 테스트 입력이 전달될 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 장치가 HBM(high bandwidth memory)으로 구현되는 일 예를 나타내는 블록도이다.
도 12를 참조하면, HBM(500)는 다수의 반도체 다이들을 포함할 수 있으며, 일 예로서 로직 다이(또는, 버퍼 다이(510))와, 메모리 셀 어레이(521)를 포함하는 하나 이상의 코어 다이들(520)을 포함할 수 있다. HBM(500)는 서로 독립된 인터페이스를 갖는 다수의 채널들(CH1~CH8)을 포함함으로써 증가된 대역폭(Bandwidth)을 가질 수 있으며, 도 12에는 일 예로서 HBM(500)가 4 개의 코어 다이들(520)을 포함하고, 코어 다이들(520) 각각의 두 개의 채널들을 포함하는 예가 도시된다. 그러나, HBM(500)에 구비되는 코어 다이들(520)의 개수 및 채널들(CH1~CH8)의 개수는 다양하게 변경될 수 있다.
로직 다이(510)는 TSV 영역(511), 물리(PHY) 영역(512) 및 다이렉트 억세스 영역(513)을 포함할 수 있다. 또한, 로직 다이(510)는 HBM(500) 내의 전반적인 동작을 제어하는 컨트롤 로직(미도시)을 더 포함할 수 있으며, 일 예로서 외부의 컨트롤러로부터의 커맨드에 응답하여 내부 제어 동작을 수행할 수 있다. 또한, 전술한 실시예들에 따라, 테스트 입력을 지연하기 위한 지연 제어회로(514)가 로직 다이(510)에 더 포함될 수 있다.
한편, TSV 영역(511)은 코어 다이들(520)과의 통신을 위한 TSV가 형성되는 영역에 해당한다. 또한, 물리(PHY) 영역(512)은 외부의 컨트롤러와의 통신을 위해 다수의 입출력 회로를 포함할 수 있으며, 다이렉트 억세스 영역(513)은 HBM(500)에 대한 테스트 모드에서 HBM(500)의 외면에 배치되는 도전 수단을 통해 외부의 테스터와 직접 통신할 수 있다. 테스터로부터 제공되는 각종 신호들은 다이렉트 억세스 영역(513) 및 TSV 영역(511)을 통해 코어 다이들(520)로 제공될 수 있다. 전술한 실시예들에서, 외부의 테스터로부터의 테스트 입력은 다이렉트 억세스 영역(513)을 통해 지연 제어회로(514)로 제공되고, 지연된 테스트 입력이 TSV 영역(511)을 통해 코어 다이들(520)로 제공될 수 있다.
본 발명의 예시적인 실시예에 따라, HBM(500)는 테스트 모드에서 테스트 보드 상에 장착되어 테스트 입력을 수신할 수 있으며, 일 예로서 다수의 HBM(500) 들이 테스트 보드 상에 장착될 수 있다. 또한, 지연 제어회로(514)는 다수의 채널들(CH1~CH8)에 대해 공통하게 제공되는 테스트 입력을 수신하고, 상기 테스트 입력을 지연한 후, 지연된 테스트 입력을 다수의 채널들(CH1~CH8)로 제공할 수 있다. 또는, 지연 제어회로(514)는 다수의 채널들(CH1~CH8)에 대해 별개로 제공되는 테스트 입력들을 수신하고, 상기 테스트 입력들에 대한 지연 동작을 통해 지연된 테스트 입력을 출력할 수 있다.
일 실시예에 따라, 다수의 채널들(CH1~CH8)에 구비되는 타겟 회로들로 서로 다른 타이밍에 테스트 입력이 제공될 수 있다. 또는, 다수의 채널들(CH1~CH8)이 다수의 채널 그룹들로 분류되고, 채널 그룹 별로 테스트 입력이 서로 다른 타이밍에 타겟 회로들로 제공될 수도 있을 것이다. 제1 코어 다이(Core Die 1)와 제2 코어 다이(Core Die 2)를 예로 들면, 제1 코어 다이(Core Die 1)의 제1 채널(CH 1) 및 제3 채널(CH 3)의 타겟 회로로 테스트 입력이 제공된 후에, 제2 코어 다이(Core Die 2)의 제2 채널(CH 2) 및 제4 채널(CH 4) 의 타겟 회로로 테스트 입력이 제공될 수 있다. 또는, 다양한 예시적인 실시예들로서, 로직 다이에 적층된 다수의 코어 다이들의 적층 순서와 무관하게 테스트 입력이 채널들(CH1~CH8)의 타겟 회로로 제공될 수 있을 것이다.
도 13 및 도 14는 본 발명의 예시적인 실시예들에 따라 지연 제어회로를 구현한 일 예를 나타내는 회로도이다.
도 13을 참조하면, 반도체 장치(600A)는 지연 제어회로와 타겟 회로(630A)를 포함하고, 지연 제어회로는 DFT 버퍼(610A)와 타이밍 제어회로(620A)를 포함할 수 있다. 또한, 타이밍 제어회로(620A)는 테스트 입력을 전달하는 다수의 전달 경로들을 포함하고, 상기 다수의 전달 경로들에는 서로 다른 지연 량이 적용될 수 있다. 또한, 상기 다수의 전달 경로들 중 어느 하나를 선택하기 위해 다수의 스위치들(SW1 ~ SW C)이 타이밍 제어회로(620A)에 더 포함될 수 있다.
다수의 스위치들(SW1 ~ SW C)은 전술한 실시예들에 따른 지연 제어신호(Ctrl_delay)에 응답하여 스위칭이 제어될 수 있다. 일 예로서, 반도체 장치(600A)는 테스트 모드에서 다수의 스위치들(SW1 ~ SW C) 중 어느 하나를 선택적으로 턴 온함으로써 테스트 입력의 지연 량을 설정할 수 있다. 예컨대, 반도체 장치(600A)의 테스트 모드에서, 테스트 로직으로부터의 지연 제어신호(Ctrl_delay)에 따라 다수의 전달 경로들 중 어느 하나의 전달 경로가 선택되고, 이를 통해 테스트 입력의 지연 량이 조절될 수 있다.
한편, 도 14를 참조하면, 반도체 장치(600B)는 지연 제어회로와 타겟 회로(630B_1 ~ 630B_A)를 포함하고, 지연 제어회로는 DFT 버퍼(610B)와 타이밍 제어회로(620B)를 포함할 수 있다. 도 14에서는 하나의 반도체 장치(600B)가 다수 개의 채널들(CH1 ~ CHA)을 포함하는 경우가 예시되며, 도 13의 실시예에서와 같이 타이밍 제어회로(620B)는 테스트 입력을 전달하는 다수의 전달 경로들을 포함하고, 상기 다수의 전달 경로들에는 서로 다른 지연 량이 적용될 수 있다. 또한, 타이밍 제어회로(620B)는 다수 개의 채널들(CH1 ~ CHA)에 대응하여 다수 개의 스위치 블록들(SW BLK 1 ~ SW BLK A)을 더 포함할 수 있으며, 다수 개의 스위치 블록들(SW BLK 1 ~ SW BLK A)은 지연 제어신호(Ctrl_delay)에 의해 스위칭이 제어될 수 있다.
예시적인 실시예에 따라, 반도체 장치(600B)의 테스트 모드에서 스위치 블록들(SW BLK 1 ~ SW BLK A)의 스위칭 상태는 다르게 제어될 수 있다. 이에 따라, 다수 개의 채널들(CH1 ~ CHA)의 타겟 회로들로 테스트 입력이 전달되는 경로는 서로 상이할 수 있다. 이에 따라, 반도체 장치(600B)의 다수 개의 채널들(CH1 ~ CHA)의 타겟 회로들로 테스트 입력이 제공되는 타이밍이 서로 다르게 조절될 수 있다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 장치가 메모리 장치로 구현되는 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 장치(700)는 데이터를 저장 및 독출하기 위한 메모리 동작을 위해 메모리 셀 어레이(711), 로우 디코더(712) 및 칼럼 디코더(713)를 포함할 수 있으며, 메모리 장치(700) 내부의 전반적인 동작을 제어하는 제어 로직(720)과 입출력 데이터를 일시적으로 저장하는 데이터 버퍼(730)를 더 포함할 수 있다. 이외에도 메모리 장치(700)는 전압 생성기, 기록 드라이버/센스앰프 등 메모리 동작에 관련된 다른 다양한 구성들을 더 포함할 수도 있을 것이다.
제어 로직(720)은 메모리 컨트롤러(미도시)로부터의 각종 신호에 따라 메모리 동작을 제어할 수 있다. 일 예로, 제어 로직(720)은 메모리 컨트롤러로부터 어드레스(ADD)를 수신하고, 메모리 셀 어레이(711)의 워드라인들을 선택하기 위한 로우 어드레스를 로우 디코더(712)로 제공하고, 메모리 셀 어레이(711)의 비트라인들을 선택하기 위한 칼럼 어드레스를 칼럼 디코더(713)로 제공할 수 있다. 또한, 제어 로직(720)은 메모리 컨트롤러로부터의 커맨드(CMD)를 디코딩하여 메모리 장치(700) 내부의 동작을 제어하는 커맨드 디코더(721)를 포함할 수 있다.
한편, 본 발명의 예시적인 실시예들에 따라, 메모리 장치(700)에 대한 테스트 환경에서 테스트 로직으로부터의 커맨드/어드레스(CMD/ADD)에 상응하는 정보가 테스트 입력(예컨대, 제1 테스트 입력)으로서 메모리 장치(700)로 제공될 수 있으며, 또한 데이터(DATA)에 상응하는 정보가 테스트 입력(예컨대, 제2 테스트 입력)으로서 메모리 장치(700)로 제공될 수 있다. 테스트 환경에서, 전술한 실시예들에 따라 제1 테스트 입력 및 제2 테스트 입력 각각은 DFT 버퍼 및 타이밍 제어회로를 통해 메모리 장치(700) 내부의 타겟 회로로 제공될 수 있다. 일 예로서, 제1 테스트 입력은 DFT 버퍼(741) 및 타이밍 제어회로(742)를 통해 소정의 지연 량 만큼 지연되어 제어 로직(720)으로 제공될 수 있으며, 또한 제2 테스트 입력은 DFT 버퍼(751) 및 타이밍 제어회로(752)를 통해 소정의 지연 량 만큼 지연되어 데이터 버퍼(730)로 제공될 수 있다.
테스트 모드에서, 메모리 장치(700)는 제1 테스트 입력 및 제2 테스트 입력을 이용한 신호 처리를 수행하고 그 결과로서 테스트 출력을 발생하여 이를 외부의 테스트 로직으로 제공할 수 있다. 또한, 메모리 장치(700)는 노멀 모드에서 메모리 동작을 위한 커맨드/어드레스(CMD/ADD) 및 데이터(DATA)를 각각 CA 버퍼(743) 및 데이터 버퍼(753)를 통해 수신할 수 있으며, 수신된 신호들은 지연 처리 없이 메모리 장치(700) 내부의 회로 블록들로 제공될 수 있다. 한편, 도 15에서는 테스트 모드와 노멀 모드에서 각종 정보들을 수신하는 패드 및 버퍼들이 별개로 구비되는 구성이 예시되었으나, 전술한 실시예에서와 같이 테스트 모드와 노멀 모드에서 패드 및 버퍼들이 공유되는 구조로서 메모리 장치(700)가 구현될 수도 있을 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 다수의 반도체 장치들이 피시험장치(Device Under Test, DUT)로서 장착되는 DUT 장착 회로; 및
    상기 다수의 반도체 장치들 내의 타겟 회로들로 제공되는 테스트 입력을 생성하고, 상기 다수의 반도체 장치들로부터의 테스트 출력에 기반하여 DUT 의 불량 여부를 판단하는 테스트 로직을 구비하고,
    상기 테스트 로직은 상기 다수의 반도체 장치들로 제공되는 테스트 입력을 병렬하게 출력하고,
    상기 DUT 장착 회로에 장착되는 상기 다수의 반도체 장치들 중 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍과, 다른 일부의 반도체 장치 내의 타겟 회로로 상기 테스트 입력이 전달되는 타이밍이 상이한 것을 특징으로 하는 테스트 장치.
  2. 제1항에 있어서,
    상기 다수의 반도체 장치들 각각에는 상기 테스트 입력을 수신하고 이를 지연하여 출력하는 지연 제어회로가 구비되고,
    상기 테스트 로직은, 상기 테스트 입력에 대한 서로 다른 지연량을 설정하기 위한 지연 제어신호를 상기 다수의 반도체 장치들로 제공하는 것을 특징으로 하는 테스트 장치.
  3. 제1항에 있어서,
    상기 다수의 반도체 장치들은 제1 내지 N 그룹들로 분류되고(단, N은 2 이상의 정수), 각각의 그룹은 하나 이상의 반도체 장치들을 포함하며,
    동일한 그룹에 속하는 반도체 장치들 내의 타겟 회로들은 상기 테스트 입력을 동시에 수신하고,
    서로 다른 그룹에 속하는 반도체 장치들 내의 타겟 회로들은 서로 다른 타이밍에 상기 테스트 입력을 수신하는 것을 특징으로 하는 테스트 장치.
  4. 제1항에 있어서,
    상기 다수의 반도체 장치들은 M 개의 반도체 장치들을 포함하고(단, M 은 2 이상의 정수),
    상기 M 개의 반도체 장치들 내의 타겟 회로들은 서로 다른 타이밍에 상기 테스트 입력을 수신하는 것을 특징으로 하는 테스트 장치.
  5. 제1항에 있어서,
    상기 다수의 반도체 장치들은 제1 반도체 장치를 포함하고, 상기 제1 반도체 장치는 각각 독립한 인터페이스를 통해 상기 테스트 입력을 수신하는 다수 개의 채널들을 포함하며,
    상기 다수 개의 채널들 내의 타겟 회로들은 서로 다른 타이밍에 상기 테스트 입력을 수신하는 것을 특징으로 하는 테스트 장치.
  6. 제5항에 있어서,
    상기 제1 반도체 장치는 고 대역 메모리(high bandwidth memory, HBM)인 것을 특징으로 하는 테스트 장치.
  7. 제1항에 있어서,
    상기 다수의 반도체 장치들은 반도체 패키지들이고,
    상기 테스트 로직은 상기 DUT 장착 회로를 포함하는 테스트 보드 상에 형성되는 것을 특징으로 하는 테스트 장치.
  8. 제1항에 있어서,
    상기 다수의 반도체 장치들은 반도체 웨이퍼에 형성된 다이(DIE)들이고,
    상기 테스트 로직은 상기 반도체 웨이퍼의 다이들을 테스트하기 위한 프로브 카드 내에 구비되는 것을 특징으로 하는 테스트 장치.
  9. 테스트 모드에서 외부의 테스트 로직으로부터 제공되는 테스트 입력을 수신하고, 수신된 테스트 입력을 지연하여 출력하는 지연 제어회로; 및
    상기 지연 제어회로로부터 상기 테스트 입력을 수신하는 타겟 회로를 구비하고,
    상기 지연 제어회로는, 상기 테스트 모드에서 지연 제어신호에 응답하여 설정된 지연 량에 따라 상기 테스트 입력을 지연시키는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 지연 제어회로는,
    상기 테스트 로직으로부터 상기 테스트 입력을 수신하는 버퍼 회로; 및
    상기 설정된 지연 량에 따른 지연 동작을 통해 상기 테스트 입력이 상기 타겟 회로로 전달되는 타이밍을 조절하는 타이밍 제어회로를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 버퍼 회로는, 상기 테스트 입력을 수신하는 수신 버퍼와, 상기 테스트 입력을 이용하여 생성된 테스트 출력을 상기 테스트 로직으로 전송하는 전송 버퍼를 포함하고,
    상기 타이밍 제어회로는 상기 수신 버퍼의 출력단에 배치되어 상기 테스트 입력을 지연시키고,
    상기 테스트 출력은 상기 타이밍 제어회로를 경유함이 없이 상기 전송 버퍼로 제공되는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 지연 제어신호는 상기 테스트 로직으로부터 제공되는 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서,
    상기 반도체 장치는 반도체 웨이퍼에 형성된 다이(DIE)이고,
    상기 지연 제어신호는 외부의 프로브 카드로부터 상기 지연 제어회로로 제공되는 것을 특징으로 하는 반도체 장치.
  14. 제9항에 있어서,
    상기 반도체 장치는 하나 이상의 반도체 칩들을 포함하는 반도체 패키지이고,
    상기 지연 제어신호는 테스트 보드에 형성된 배선을 통해 외부의 테스트 로직으로부터 상기 지연 제어회로로 제공되는 것을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서,
    상기 반도체 장치는 각각 독립한 인터페이스를 통해 상기 테스트 입력을 수신하는 다수 개의 채널들을 포함하고, 상기 지연 제어회로는 상기 다수 개의 채널들로 상기 테스트 입력을 제공하며,
    상기 지연 제어신호에 응답하여 설정된 지연 량에 따라 다수 개의 채널들에 구비되는 타겟 회로들로 서로 다른 타이밍에 상기 테스트 입력이 제공되는 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 지연 제어회로는, 상기 테스트 로직으로부터 상기 테스트 입력을 수신하는 버퍼 회로와, 상기 설정된 지연 량에 따른 지연 동작을 수행하는 타이밍 제어회로를 포함하고,
    상기 버퍼 회로는 상기 반도체 장치의 노멀 모드에서 외부로부터 노멀 입력을 더 수신하며,
    상기 노멀 모드에서 상기 타이밍 제어회로가 디스에이블됨에 따라 상기 노멀 입력은 지연됨이 없이 상기 타겟 회로로 제공되는 것을 특징으로 하는 반도체 장치.
  17. 반도체 장치의 테스트 방법에 있어서, 상기 반도체 장치는 프로그램 가능한 지연 량을 갖는 지연 제어회로를 포함하고,
    테스트 모드에서 지연 제어신호에 응답하여 상기 지연 제어회로의 지연 량을 설정하는 단계;
    외부의 테스트 로직으로부터 테스트 입력을 수신하는 단계;
    상기 수신된 테스트 입력에 대해 상기 설정된 지연 량에 따른 지연 처리를 수행하는 단계; 및
    지연된 테스트 입력을 상기 반도체 장치 내의 타겟 회로로 전달하는 단계를 구비하고,
    상기 설정된 지연 량에 따라, 상기 타겟 회로로 상기 테스트 입력이 전달되는 타이밍이 조절되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  18. 제17항에 있어서,
    상기 반도체 장치는 제1 및 제2 반도체 칩들을 포함하는 반도체 패키지이고,
    상기 지연 처리를 수행하는 단계는, 상기 제1 반도체 칩의 타겟 회로로 제공되는 제1 지연된 테스트 입력과 상기 제2 반도체 칩의 타겟 회로로 제공되는 제2 지연된 테스트 입력을 생성하는 단계를 포함하고,
    상기 제1 지연된 테스트 입력이 상기 제1 반도체 칩의 타겟 회로로 제공되는 타이밍과 상기 제2 지연된 테스트 입력이 상기 제2 반도체 칩의 타겟 회로로 제공되는 타이밍이 상이한 것을 특징으로 하는 반도체 장치의 테스트 방법.
  19. 제17항에 있어서,
    상기 반도체 장치는 서로 독립한 인터페이스를 통해 통신하는 제1 및 제2 채널들을 포함하는 반도체 칩이고,
    상기 지연 처리를 수행하는 단계는, 상기 제1 채널의 제1 타겟 회로로 제공되는 제1 지연된 테스트 입력과 상기 제2 채널의 제2 타겟 회로로 제공되는 제2 지연된 테스트 입력을 생성하는 단계를 포함하고,
    상기 제1 지연된 테스트 입력이 상기 제1 타겟 회로로 제공되는 타이밍과 상기 제2 지연된 테스트 입력이 상기 제2 타겟 회로로 제공되는 타이밍이 상이한 것을 특징으로 하는 반도체 장치의 테스트 방법.
  20. 제17항에 있어서,
    상기 반도체 장치는 다수의 다이(DIE)들이 형성되는 반도체 웨이퍼이고, 상기 다수의 다이(DIE)들은 제1 다이와 제2 다이를 포함하며, 상기 제1 다이 및 상기 제2 다이는 각각 지연 제어회로를 포함하고,
    상기 지연 제어신호에 응답하여, 상기 제1 다이에는 제1 값을 갖는 지연 량이 설정되고, 상기 제2 다이에는 상기 제1 값과는 다른 제2 값을 갖는 지연 량이 설정되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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